DE102012102783A1 - Rippenfeldeffekttransistoren und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Die vorliegende Erfindung betrifft einen Rippenfeldeffekttransistor (FinFET). Ein beispielhafter Aufbau eines FinFET (200) umfasst ein Substrat (202) mit einer oberen Oberfläche (202s); eine erste Rippe (212_1) und eine zweite Rippe (212_2), die sich über der oberen Substratoberfläche (202s) erstrecken, wobei jede der Rippen (212_1, 212_2) eine obere Oberfläche (222t_1, 222t_2) und Seitenwände (222s_1, 222s_2) aufweist; eine Isolationsschicht (217) zwischen der ersten und der zweiten Rippe (212_1, 212_2), die sich von der oberen Substratoberfläche (202s) aus teilweise die Rippen (212_1, 212_2) hinauf erstreckt; ein erstes Gate-Dielektrikum (224a), das die obere Oberfläche (222t_1) und die Seitenwände (222s_1) der ersten Rippe (212_1) mit einer ersten Dicke (tx) bedeckt, und ein zweites Gate-Dielektrikum (234), das die obere Oberfläche (222t_2) und Seitenwände (222s_2) der zweiten Rippe (212_2) mit einer zweiten Dicke (t2), die kleiner als die erste Dicke (tx) ist, bedeckt; und einen leitenden Gatestreifen (226), der das erste Gate-Dielektrikum (224a) und das zweite Gate-Dielektrikum (234) überlagert oder überliegt.

Description

  • Die vorliegende Erfindung betrifft eine Herstellung von integrierten Schaltkreisen, und insbesondere einen Rippenfeldeffekttransistor.
  • Mit dem Vordringen der Halbleiterindustrie in Nanometertechnologieprozesse zum Zwecke einer höheren Vorrichtungsdichte, einer höheren Leistungsfähigkeit und geringerer Kosten sind Herausforderungen hinsichtlich sowohl der Herstellung als auch der Gestaltung bei der Entwicklung von dreidimensionalen Designs, wie beispielsweise eines Rippenfeldeffekttransistors (FinFET), entstanden. Ein typischer FinFET wird mit einer dünnen vertikalen Rippe (oder Rippenstruktur), die sich von einem Substrat erstreckt, beispielsweise durch Ätzen in eine Siliziumschicht des Substrats hergestellt. Der Kanal des FinFETs wird in dieser vertikalen Rippe ausgebildet. Ein Gate wird über drei Seiten der Rippe bereitgestellt (z.B. Umhüllung). Mit einem Gate auf beiden Seiten des Kanals ist es möglich, eine Gatesteuerung des Kanals von beiden Seiten durchzuführen. Weiter können gespannte oder gestreckte Materialien in vertieften Source/Drain(S/D)-Bereichen des FinFETs unter Verwendung von selektiv gewachsenem Silizium/Germanium (SiGe) verwendet werden, um eine Ladungsträgermobilität zu erhöhen.
  • Es ist jedoch eine Herausforderung, solche Eigenschaften und Prozesse bei der Herstellung von komplementären Metalloxidhalbleitern (CMOS) zu realisieren. Beispielsweise ist es schwierig, eine flexible Schaltkreisgestaltung unter Verwendung eines FinFET zu erreichen, da der FinFET für eine Einfachheit der FinFET-Herstellung aus mehreren identischen Rippen ausgebildet wird.
  • Dementsprechend wird eine verbesserte FinFET-Struktur und ein Herstellungsverfahren des FinFET benötigt.
  • Die vorliegende Erfindung kann am besten aus der folgenden detaillierten Beschreibung verstanden werden, wenn sie zusammen mit den angehängten Zeichnungen gelesen wird. Es sollte herausgestellt werden, dass gemäß den Standardpraktiken der Industrie verschiedene Strukturen nicht maßstabsgetreu gezeichnet sind und lediglich Illustrationszwecken dienen. Tatsächlich können die Dimensionen der verschiedenen Strukturen zum Zwecke der Klarheit der Diskussion beliebig vergrößert oder verkleinert sein. Es zeigen:
  • 1 ein Flussdiagramm eines Herstellungsverfahrens eines FinFETs gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • 2 bis 10B schematische Schnittansichten eines FinFETs in verschiedenen Herstellungsstadien gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • Es ist zu verstehen, dass die folgende Beschreibung viele verschiedene Ausführungsformen, oder Beispiele für das Realisieren verschiedener Strukturen der Erfindung aufzeigt. Besondere Beispiele von Komponenten oder Anordnungen sind unten stehend beschrieben, um die vorliegende Beschreibung zu vereinfachen. Diese sind jedoch nur Beispiele und nicht als begrenzend beabsichtigt. Beispielsweise kann das Ausbilden einer ersten Struktur über oder auf einer zweiten Struktur in der folgenden Beschreibung Ausführungsformen umfassen, in denen die erste und die zweite Struktur mit direktem Kontakt zueinander ausgebildet sind, und können auch Ausführungsformen umfassen, in denen zusätzliche Strukturen zwischen der ersten und der zweiten Struktur ausgebildet sind, so dass die erste und die zweite Struktur nicht in direktem Kontakt sind. Weiter kann die vorliegende Beschreibung Bezugszeichen und/oder Zeichen in den verschiedenen Beispielen wiederholen.
  • Bezugnehmend auf 1 ist ein Flussdiagramm eines Herstellungsverfahrens 100 eines Rippenfeldeffekttransistors (FinFET) gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung gezeigt. Das Verfahren 100 beginnt mit Schritt 102, in dem ein Substrat mit einer ersten Rippe und einer zweiten Rippe, die sich über eine obere Substratoberfläche erstrecken, bereitgestellt wird, wobei jede der Rippen eine obere Oberfläche und Seitewände aufweist. Das Verfahren 100 fährt mit Schritt 104 fort, in dem eine Isolationsschicht zwischen der ersten und der zweiten Rippe ausgebildet wird, die sich teilweise von der oberen Substratoberfläche aus die Rippen hinauf erstreckt. Das Verfahren 100 fährt mit Schritt 106 fort, in dem eine fotosensitive Schicht über drei Oberflächen der ersten und der zweiten Rippe ausgebildet wird (also diese umhüllt oder umgibt). Das Verfahren 100 geht zu Schritt 108, in dem die fotosensitive Schicht strukturiert wird, um den Bereich der ersten Rippe oberhalb der Isolationsschicht freizulegen, während die zweite Rippe bedeckt bleibt. Das Verfahren 100 fährt mit Schritt 110 fort, in dem unter Verwendung eines Plasmadotierprozesses ein erstes Gate-Dielektrikum mit einer ersten Dicke ausgebildet wird, so dass es die obere Oberfläche und Seitenwände der ersten Rippe bedeckt (also einhüllt/umwickelt). Das Verfahren 100 geht zu Schritt 112, in dem die fotosensitive Schicht entfernt wird. Das Verfahren 100 fährt mit Schritt 114 fort, in dem ein zweites Gate-Dielektrikum mit einer Dicke, die geringer als die erste Dicke ist, so ausgebildet wird, dass es die obere Oberfläche und Seitenwände der zweiten Rippe bedeckt (also umhüllt oder umgibt). Das Verfahren 100 geht zu Schritt 116, in dem ein leitender Gatestreifen so ausgebildet wird, dass er das erste Gate-Dielektrikum und das zweite Gate-Dielektrikum überlagert. Die folgende Diskussion zeigt eine Ausführungsform des Verfahrens gemäß 1.
  • 2 bis 10B sind schematische Schnittansichten eines FinFET 200 an verschiedenen Stufen einer Herstellung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Wie in der vorliegenden Offenbarung gezeigt ist, bezieht sich der FinFET 200 auf jeden rippenbasierten Multigatetransistor. Der FinFET 200 kann in einem Mikroprozessor, einer Speicherzelle und/oder anderen integrierten Schaltungen (IC) enthalten sein. Es wird angemerkt, dass das Verfahren der 1 keinen vollständigen FinFET 200 erzeugt. Der vollständige FinFET 200 kann hergestellt werden, indem Prozesse der komplementäre Metalloxidhalbleiter(CMOS)-Technologie verwendet werden. Dementsprechend ist zu verstehen, dass weitere Prozesse vor, während und nach dem Verfahren 100 der 1 durchgeführt werden können, und dass einige andere Prozesse hier nur kurz beschrieben sein können. Auch sind die 1 bis 10B für ein besseres Verständnis der vorliegenden Offenbarung vereinfacht. Obwohl die Figuren den FinFET 200 zeigen, ist zu verstehen, dass der IC beispielsweise eine Anzahl von anderen Vorrichtungen enthalten kann, umfassend Widerstände, Kondensatoren, Induktivitäten, Sicherungen und/oder andere bekannte Vorrichtungen.
  • Bezugnehmend auf 2 wird ein Substrat 202 bereitgestellt. In einer Ausführungsform umfasst das Substrat 202 ein kristallines Siliziumsubstrat (beispielsweise einen Wafer). Das Substrat 202 kann verschiedene dotierte Bereiche in Abhängigkeit von Gestaltungsanforderungen umfassen (beispielsweise ein Substrat des p-Typs oder ein Substrat des n-Typs). In einigen Ausführungsformen können die dotierten Bereiche mit Dotierstoffen des p-Typs oder des n-Typs dotiert sein. Beispielsweise können die dotierten Bereiche mit einem Dotierstoff des p-Typs dotiert sein, wie Bor oder BF2, mit Dotierstoffen des n-Typs, wie Phosphor oder Arsen, und/oder Kombinationen damit. Die dotierten Bereiche können für einen FinFET des n-Typs ausgelegt sein, oder alternativ für einen FinFET des p-Typs.
  • Das Substrat 202 kann alternativ einige andere geeignete elementare Halbleiter umfassen, wie Diamant oder Germanium, einen geeigneten Verbindungshalbleiter, wie Galliumarsenid, Siliziumkarbid, Indiumarsenid, Indiumarsenid oder Indiumphosphid, oder einen geeigneten Legierungshalbleiter, wie Siliziumgermaniumkarbid, Galliumarsenphosphid oder Galliumindiumphosphid. Weiter kann das Substrat 202 eine Epitaxialschicht (epi-Schicht) umfassen, für eine Leistungserhöhung gestreckt oder gespannt sein und/oder eine Siliziumauf-Isolator (silicon-on-insulator (SOI))-Struktur umfassen.
  • Die Rippen erstrecken sich oberhalb einer oberen Substratoberfläche und werden nach einem Ätzen in das Substrat 202 ausgebildet, wobei jede der Rippen eine obere Oberfläche und Seitenwände aufweist. In einigen Ausführungsformen werden eine Kontaktflächenschicht 204a und eine Maskenschicht 204b auf dem Halbleitersubstrat 202 ausgebildet. Die Kontaktflächenschicht 204a kann ein dünner Film sein, beispielsweise umfassend Siliziumoxid, der unter Verwendung eines thermischen Oxidationsprozesses ausgebildet wird. Die Kontaktflächenschicht 204a kann als eine Adhäsionsschicht zwischen dem Halbleitersubstrat 202 und der Maskenschicht 204b dienen. Die Kontaktflächenschicht 204a kann auch als eine Ätzstoppschicht für das Ätzen der Maskenschicht 204b dienen. Die Kontaktflächenschicht 204a kann auch als eine Ätzstoppschicht für das Ätzen der Maskenschicht 204 dienen. In einigen Ausführungsformen ist die Maskenschicht 204b beispielsweise aus Siliziumnitrid ausgebildet, unter Verwendung einer chemischen Dampfabscheidung mit geringem Druck (LPCVD) oder einer plasmaverstärkten chemischen Dampfabscheidung (PECVD). Die Maskenschicht 204b kann als eine Hartmaske während nachfolgenden Fotolithographieprozessen verwendet werden. Eine fotosensitive Schicht 206 wird auf der Maskenschicht 204b ausgebildet und dann strukturiert, um Öffnungen 208 in der fotosensitiven Schicht 206 auszubilden.
  • Bezugnehmend auf 3 werden die Maskenschicht 204b und die Kontaktflächenschicht 204a durch Öffnungen 208 geätzt, wodurch das darunterliegende Halbleitersubstrat 202 freigelegt wird. Das freigelegte Halbleitersubstrat 202 wird dann geätzt, um Gräben 210 mit einer oberen Substratoberfläche 202s auszubilden. Bereiche des Halbleitersubstrats 202 zwischen den Gräben 210 bilden mehrere identische Halbleiterrippen. In einigen Ausführungsformen umfassen die mehreren identischen Halbleiterrippen eine erste Rippe 212_1 und eine zweite Rippe 212_2. In alternativen Ausführungsformen umfassen die mehreren identischen Halbleiterrippen eine erste Rippe 212_1, eine zweite Rippe 212_2 und eine dritte Rippe 212_3. Die Gräben 210 können Streifen sein (in der Draufsicht), die parallel zueinander sind, und die nahe beieinander angeordnet sind. Beispielsweise kann der Abstand S zwischen den Gräben 210 kleiner als 30 nm sein. In einigen Ausführungsformen kann der Abstand S zwischen den Gräben 210 zwischen etwa 30 nm und etwa 15 nm sein. In anderen Ausführungsformen kann der Abstand S zwischen den Gräben 210 zwischen etwa 15 nm und etwa 2 nm sein. Die fotosensitive Schicht 206 wird dann entfernt. Anschließend kann eine Säuberung durchgeführt werden, um ein natürliches Oxid vom Halbleitersubstrat 202 zu entfernen. Die Säuberung kann unter Verwendung einer verdünnten Fluss- bzw. Fluorwasserstoffsäure (DHF) durchgeführt werden.
  • Eine Tiefe D der Gräben 210 kann zwischen etwa 210 nm (2100 Å) und etwa 250 nm (2500 Å) sein, während eine Breite W der Gräben 210 zwischen etwa 30 nm (300 Å) und etwa 150 nm (500 Å) ist. In einigen Ausführungsformen ist das Seiten- oder Aspektverhältnis (D/W) der Gräben 210 größer als etwa 7,0. In anderen Ausführungsformen kann das Seitenverhältnis größer als etwa 8,0 sein, obwohl das Seitenverhältnis auch kleiner als 7,0 oder zwischen 7,0 und 8,0 sein kann. Der Fachmann wird erkennen, dass jedoch die Abmessungen und Werte, die in dieser Beschreibung genannt werden, lediglich beispielhaft sind und verändert werden können, um für verschiedene Abmessungen von integrierten Schaltkreisen geeignet zu sein.
  • Eine Isolationsschicht kann zwischen den Rippen ausgebildet sein und sich von der oberen Substratoberfläche 202s aus teilweise die Rippen hinauf erstrecken, um die Rippen voneinander zu isolieren. In einigen Ausführungsformen ist optional ein Auskleidungs- oder Bedeckungsoxid (liner oxide; nicht gezeigt) in den Gräben 210 ausgebildet. In einigen Ausführungsformen kann das Bedeckungsoxid ein thermisches Oxid mit einer Dicke zwischen etwa 2 nm (20 Å) und etwa 50 nm (500 Å) sein. In anderen Ausführungsformen kann das Bedeckungsoxid unter Verwendung von in-situ Dampferzeugung (ISSG) und Ähnlichem ausgebildet werden. Das Ausbilden des Bedeckungsoxids rundet Ecken der Gräben 210 ab, was die elektrischen Felder reduziert und damit die Leistung der entstehenden integrierten Schaltungen (IC) verbessert.
  • In einigen Ausführungsformen werden die Gräben 210 dann mit einem dielektrischen Material 216 gefüllt. 4 zeigt die resultierende Struktur nach dem Abscheiden des dielektrischen Materials 216. Das dielektrische Material 216 kann Siliziumoxid umfassen, obwohl andere dielektrische Materialien, wie Siliziumnitrid, Siliziumoxinitrid, Fluorid dotiertes Silikatglas (FSG), oder ein dielektrisches Material mit geringem k oder k-Wert, also mit niedriger Dielektrizitätszahl, ebenfalls verwendet werden können. In einigen Ausführungsformen kann das dielektrische Material 216 unter Verwendung eines CVD-Prozesses mit hochdichtem Plasma (HDP) ausgebildet werden, unter Verwendung von Silan (SiH4) und Sauerstoff (O2), als Reaktionsvorstufe. In anderen Ausführungsformen kann das dielektrische Material 216 ausgebildet werden unter Verwendung eines CVD-Prozesses unter Sub-Atmosphäre (SACVD) oder eines Prozesses mit hohem Seitenverhältnis (HARP), wobei Prozessgase Tetraethylorthosilikat (TEOS) und Ozon (03) umfassen können. In noch anderen Ausführungsformen kann das dielektrische Material 216 unter Verwendung eines SOD(spin-on dielectric)-Prozesses ausgebildet werden, wie Wasserstoffsilsesquioxan (HSQ) oder Methylsilsesquioxan (MSQ).
  • In einigen Ausführungsformen wird anschließend ein chemisch-mechanisches Polieren (CMP) durchgeführt, gefolgt vom Entfernen der Maskenschicht 204b und der Kontaktflächenschicht 204a, wodurch die in 5 gezeigte Struktur entsteht. Die verbleibenden Teile des dielektrischen Materials 216 in den Gräben 210 werden nachstehend als Isolationsschicht 217 bezeichnet. Falls die Maskenschicht 204b aus Siliziumnitrid ausgebildet ist, kann diese unter Verwendung eines nassen Prozesses unter Verwendung von heißem H3PO4 entfernt werden, während die Kontaktflächenschicht 204a unter Verwendung einer verdünnten HF-Säure entfernt werden kann, falls sie aus Siliziumoxid ausgebildet ist. In alternativen Ausführungsformen kann das Entfernen der Maskenschicht 204b und der Kontaktflächenschicht 204a nach dem Vertiefen der Isolationsschicht 217 durchgeführt werden, wobei der Vertiefungsschritt in 6 gezeigt ist.
  • Wie in 6 gezeigt ist, wird die Isolationsschicht 217 durch einen Ätzschritt teilweise entfernt, was in Ausnehmungen oder Vertiefungen 214 resultiert, um mehrere freigelegte obere Bereiche (bezeichnet als 222_1, 222_2 und 222_3) der mehreren Halbleiterrippen (bezeichnet als 212_1, 212_2, 212_3) auszubilden. In einigen Ausführungsformen kann die verbleibende Isolationsschicht 217 eine erste Isolationsschicht 217_1 umfassen, um die erste Rippe 212_1 und die zweite Rippe 212_2 zu isolieren, und eine zweite Isolationsschicht 217_3, um die erste Rippe 212_1 und die dritte Rippe 212_3 zu isolieren. In einigen Ausführungsformen kann der Ätzschritt unter Verwendung eines Nassätzprozesses durchgeführt werden, beispielsweise durch Eintauchen des FinFET 200 in Fluorwasserstoffsäure (HF). In anderen Ausführungsformen kann der Ätzschritt unter Verwendung eines Trockenätzprozesses durchgeführt werden. Beispielsweise kann der Trockenätzprozess unter Verwendung von CHF3 oder BF3 als Ätzgas durchgeführt werden.
  • In einigen Ausführungsformen umfasst die verbleibende Isolationsschicht 217 flache obere Oberflächen 217t. In anderen Ausführungsformen umfasst die verbleibende Isolationsschicht 217 gekrümmte obere Oberflächen (nicht gezeigt). Weiter werden die mehreren oberen Bereiche der mehreren Halbleiterrippen, die über die flachen oberen Oberflächen 217t der verbleibenden Isolationsschicht 217 überstehen, verwendet, um Kanalbereiche der FinFETs 200 auszubilden. In anderen Worten erstreckt sich die verbleibende Isolationsschicht 217_1 von der oberen Oberfläche 202s des Substrats aus zwischen der ersten Rippe 212_1 und der zweite Rippe 212_2 teilweise die Rippen 212_1, 212_2 hinauf. Die verbleibende Isolationsschicht 217_2 zwischen der ersten Rippe 212_1 und der dritten Rippe 212_3 erstreckt sich teilweise von der oberen Oberfläche 202s des Substrats aus die Rippen 212_1, 212_3 hinauf. In einigen Ausführungsformen umfasst jeder der mehreren oberen Bereiche der mehreren Halbleiterrippen eine obere Oberfläche (bezeichnet mit 222t_1, 222t_2 und 222t_3) und Seitenwände (bezeichnet als 222s_1, 222s_2 und 222s_3). Die Höhe H der oberen Bereiche der Halbleiterrippen kann zwischen etwa 15 nm und etwa 50 nm sein, obwohl die Höhe auch kleiner oder größer sein kann.
  • In einigen Ausführungsformen haben die Prozessschritte bis zu diesem Punkt das Substrat 202 mit der ersten Rippe 212_1 und der zweiten Rippe 212_2, die sich über der oberen Oberfläche des Substrats 202s erstrecken, ausgebildet, wobei jede der Rippen 212_1, 212_2 die obere Oberfläche 212t_1, 212t_2 und Seitenwände 222s_1, 222s_2 aufweist, und wobei sich die Isolationsschicht 217 zwischen der ersten und der zweiten Rippe 212_1, 212_2 von der oberen Oberfläche 212s des Substrats aus teilweise die Rippen 212_1, 212_2 hinauf erstreckt. Dann wird ein leitender Gatestreifen ausgebildet, um die oberen Oberflächen 222t_1, 222t_2 und die Seitenwände 222s_1, 222s_2 der mehreren Rippen 212_1, 212_2 zu bedecken, um eine elektrische Verbindung zwischen den Rippen 212_1, 212_2 herzustellen, um einen FinFET auszubilden. Es sollte angemerkt werden, dass der FinFET aus mehreren identischen Rippen für eine FinFET-Herstellung geeignet ist, aber er kann übermäßigen EIN-Strom liefern, wenn der FinFET mehr Rippen als notwendig aufweist, wodurch eine flexible Schaltungsgestaltung bei der Verwendung des FinFETs reduziert ist.
  • Dementsprechend kann der unter Bezugnahme auf die 7 bis 10B diskutierte Prozess ein dünneres Gate-Dielektrikum auf einer ausgewählten Rippe ausbilden, um Kanalbereiche der ausgewählten Rippe eines FinFET bereitzustellen, aber ein dickeres Gate-Dielektrikum auf einer nicht ausgewählten Rippe ausbilden, um Kanalbereiche der nicht ausgewählten Rippe des FinFET unbrauchbar zu machen. Dieses hilft, Probleme bezüglich eines übermäßigen An-Stroms eines FinFET zu vermeiden, wodurch eine Flexibilität bei der FinFET Schaltungsgestaltung erhöht ist.
  • Bezugnehmend auf 7 wird eine fotosensitive Schicht 218 über der ersten Rippe 212_1 und der zweiten Rippe 212_2 durch einen geeigneten Prozess ausgebildet, wie beispielsweise durch Schleuderbeschichtung. In einigen Ausführungsformen wird die fotosensitive Schicht 218 strukturiert, um den Bereich der ersten Rippe 212_1 über der Isolationsschicht 217 freizulegen und die zweite Rippe 212_2 zu bedecken.
  • 8A zeigt den FinFET 200 der 7, nachdem ein erstes Gate-Dielektrikum 224a über der oberen Oberfläche 222t_1x und Seitenwänden 222s_1x der ersten Rippe 212_1 ausgebildet wurde. Der Schritt des Ausbildens des ersten Gate-Dielektrikums 224a wird unter Verwendung eines Plasmadotierprozesses 220 durchgeführt, um eine Beschädigung der fotosensitiven Schicht 218 zu vermeiden. 8B zeigt den FinFET 200 der 7, nachdem ein erstes Gate-Dielektrikum 224b ausgebildet wurde, das die obere Oberfläche 222t_1y der ersten Rippe 212_1 bedeckt. Der Schritt des Ausbildens des ersten Gate-Dielektrikums 224b wird unter Verwendung eines Plasmadotierprozesses 220 durchgeführt, um eine Beschädigung der fotosensitiven Schicht 218 zu vermeiden. In einigen Ausführungsformen umfasst der Plasmadotierprozess 220 einen Plasmadotierprozess mit Sauerstoff. Beispielsweise wird der Schritt des Plasmadotierprozesses 220 mit einer Leistung von 260 bis 2500 W, einer Vorspannung von –200 V bis –20 kV und einem Druck von 0,13 Pa bis 6,7 Pa (1 bis 50 m Torr) unter Verwendung von O2, O3, oder H2O als Dotiergas durchgeführt. Dann wird die fotosensitive Schicht 218 entfernt.
  • Es sollte angemerkt werden, dass eine beim Plasmadotierprozess 220 verwendete Vorspannung verändert werden kann, um eine bessere Kontrolle einer Dicke des ersten Gate-Dielektrikums 224a oder 224b zu erlauben, um gewünschte Profile für die Oxidation der ersten Rippe 112_1 zu erreichen. Beispielsweise verwendete der Plasmadotierprozess direkt die Plasmaionen, die in die Reaktionskammer gelangen, für eine Reaktion, wodurch eine Reaktionsgrenzschicht auf der freigelegten Oberfläche der Rippe ausgebildet wird, und die Grenzschicht wird entsprechend der Variation der Dotierstoffkonzentration verändert.
  • Auf der anderen Seite verwendet das Konzept des gepulsten Plasmadotierens den Gasfluss in die Reaktionskammer mit einem Verfahren der intermittierenden Spannung, die durch Zugab/Nicht-Zugabe einer Spannung gesteuert wird, um positive Ionen aus dem Gas zu separieren. Dann bewegen sich die positiven Ionen vorwärts zur Rippenoberfläche, so dass die Grenzschicht gleichmäßig und in einem stabilen Zustand ist. Dementsprechend kann eine Ansteuerungskraft kontrolliert werden, dass sie konstant bleibt.
  • In einigen Ausführungsformen wird das erste Gate-Dielektrikum 224a oder 224b nach dem Plasmadotierprozess 220 ausgeheizt. In alternativen Ausführungsformen wird das erste Gate-Dielektrikum 224a oder 224b nach dem Ausbilden eines zweiten Gate-Dielektrikums 234 (in den 9A und 9B gezeigt) ausgeheizt. Mit anderen Worten können das erste Gate-Dielektrikum 224a oder 224b und das zweite Gate-Dielektrikum 234 nach dem Ausbilden des zweiten Gate-Dielektrikums 234 gleichzeitig ausgeheizt werden.
  • Wenn das Plasmadotieren den Sauerstoff zu nahe an die Oberfläche der ersten Rippe 212_1 heranbringt, wird ein äußerer Bereich des oberen Bereichs der ersten Rippe 212_1 teilweise verbraucht aufgrund der Reaktion mit den Plasmaionen für das Ausbilden eines ersten Gate-Dielektrikums 224a, während der obere Bereich der zweiten Rippe 112_2 durch die fotosensitive Schicht 218 (in 8A gezeigt) geschützt ist. Dementsprechend bedeckt das erste Gate-Dielektrikum 224a eine obere Oberfläche 222t_1x und Seitenwände 222s_1x des verbleibenden oberen Bereichs 222_1x der ersten Rippe 212_1. In einigen Ausführungsformen liegt die obere Oberfläche 222t_1x der ersten Rippe 212_1 tiefer als die obere Oberfläche 212t_2 der zweiten Rippe 212_2. In anderen Ausführungsformen liegt die obere Oberfläche 217t der Isolationsschicht 217 tiefer als die obere Oberfläche 222t_1x der ersten Rippe 212_1. In noch einer anderen Ausführungsform ist der obere Bereich 222_1x der ersten Rippe 212_1, der sich über der Isolationsschicht 217 erstreckt, dünner als der obere Bereich der zweiten Rippe 212_2, der sich über der Isolationsschicht 217 erstreckt.
  • Wenn das Plasmadotieren den Sauerstoff zu nahe an eine Mitte der ersten Rippe 212_1 heranbringt, kann ein Material der ersten Rippe 212_1 über der oberen Oberfläche 217t der Isolationsschicht 217 vollständig verbraucht werden aufgrund einer Reaktion mit den Plasmaionen zum Ausbilden eines ersten Gate-Dielektrikums 224b (in 8B gezeigt). In anderen Worten ist die obere Oberfläche 217t der Isolationsschicht 217 im Wesentlichen planparallel zur oberen Oberfläche 222t_1y und der ersten Rippe 212_1. In einigen Ausführungsformen liegt die obere Oberfläche 222t_1y der ersten Rippe 212_1 niedriger als die obere Oberfläche 222t_2 der zweiten Rippe 212_2. Da ein Betrieb des FinFET die erste Rippe 212_1 (nicht ausgewählte Rippe) nicht anschaltet, ist ein zusätzlicher Materialverbrauch der ersten Rippe 212_1 unter der oberen Oberfläche der Isolationsschicht 217 erlaubt.
  • In einigen Ausführungsformen ist ein Verhältnis einer Breite W1 eines Bereichs der ersten Rippe 212_1, der sich über die Isolationsschicht 217 erstreckt, zu einer Breite W2 eines Bereichs der zweiten Rippe 212_2, der sich über die Isolationsschicht 217 erstreckt, im Bereich von 0 bis 0,95. In einigen Ausführungsformen ist ein Verhältnis einer Höhe h1 der ersten Rippe 212_1 über der Isolationsschicht 217 zu einer Höhe h2 der zweiten Rippe 212_2 über der Isolationsschicht 217 im Bereich von 0 bis 0,95.
  • Bezugnehmend auf die 9A und 9B wird nach dem Ausbildungsprozess des ersten Gate-Dielektrikums 224a oder 224b und dem Entfernen der fotosensitiven Schicht 218 ein zweites Gate-Dielektrikum 234 ausgebildet, das die obere Oberfläche 222t_2 und Seitenwände 222s_2 der zweiten Rippe 212_2 und das erste Gate-Dielektrikum 224a oder 224b bedeckt. In einigen Ausführungsformen umfasst das zweite Gate-Dielektrikum 234 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Dielektrika mit hohem k-Wert. Dielektrika mit hohem k-Wert umfassen Metalloxide. Beispiele von Metalloxiden, die für Dielektrika mit hohem k-Wert verwendet werden, umfassen Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und Mischungen davon. Das zweite Gate-Dielektrikum 234 kann unter Verwendung eines geeigneten Prozesses ausgebildet werden, beispielsweise durch Atomlagenabscheidung (ALD), chemische Dampfabscheidung (DVD), physikalische Dampfabscheidung (PVD), thermische Oxidation, UV-Ozonoxidation oder Kombinationen davon. Das zweite Gate-Dielektrikum 234 kann weiter eine Grenzschicht (nicht gezeigt) umfassen, um eine Beschädigung zwischen dem zweiten Gate-Dielektrikum 234 und der zweiten Rippe 212_2 zu verhindern. Die Grenzschicht umfasst Siliziumoxid.
  • In einigen Ausführungsformen ist das zweite Gate-Dielektrikum 234 eine dielektrische Schicht mit hohem k-Wert und einer zweiten Dicke t2 in einem Bereich von etwa 1 nm (10 Å) bis etwa 3 nm (30 Å). Strukturell werden das erste Gate-Dielektrikum 224a oder 224b und Bereiche des zweiten Gate-Dielektrikums 234, das das erste Gate-Dielektrikum 224a oder 224b bedeckt, kombiniert und nachstehend als kombiniertes Gate-Dielektrikum 225 bezeichnet. Dementsprechend ist eine erste Dicke t1 des kombinierten Gate-Dielektrikums 225 eine Summe der Dicke tx des ersten Gate-Dielektrikums 224a oder 224b und der zweiten Dicke t2 des zweiten Gate-Dielektrikums 234. In anderen Worten weist ein kombiniertes Gate-Dielektrikum 225, das die obere Oberfläche 222t_1x oder 222t_1y der ersten Rippe 212_1 bedeckt, eine erste Dicke t1 auf und ein zweites Gate-Dielektrikum 234, das die obere Oberfläche 222t_2 und Seitenwände 222s_2 der zweiten Rippe 212_2 bedeckt, weist eine zweite Dicke t2 auf, die kleiner als die erste Dicke t1 ist. In einigen Ausführungsformen ist ein Verhältnis der ersten Dicke t1 zur zweiten Dicke t2 im Bereich von 1,05 bis 2.
  • Bezugnehmend auf die 10A und 10B wird nach dem Ausbildungsprozess für das zweite Gate-Dielektrikum 234 ein leitender Gatestreifen 226 ausgebildet, der das erste Gate-Dielektrikum 224a oder 224b und das zweite Gate-Dielektrikum 234 überlagert. In einigen Ausführungsformen bedeckt der leitende Gatestreifen 226 mehr als eine Halbleiterrippe 212_1, 212_2, so dass der resultierende FinFET 200 mehr als eine Rippe umfasst. In einigen Ausführungsformen umfasst der leitende Gatestreifen 226 eine Einzelschicht- oder Multischichtstruktur. In einigen Ausführungsformen umfasst der leitende Gatestreifen 226 Polysilizium. Weiter kann der leitende Gatestreifen 226 dotiertes Polysilizium mit einer gleichmäßigen oder ungleichmäßigen Dotierung sein. Alternativ umfasst der leitende Gatestreifen 226 ein Metall mit N-Austrittsarbeit, wobei der Transistor ein FinFET des n-Typs ist, und wobei das Metall mit N-Austrittsarbeit ein Metall umfasst, das aus der Gruppe ausgewählt wird, die Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn und Zr umfasst. Alternativ umfasst der leitende Gatestreifen 226 ein Metall mit P-Austrittsarbeit, wobei der Transistor ein FinFET des p-Typs ist, und wobei das Metall mit P-Austrittsarbeit ein Metall umfasst, das aus einer Gruppe ausgewählt ist, die TiN, WN, TaN und Ru umfasst. In einigen Ausführungsformen weist der leitende Gatestreifen 226 eine Dicke im Bereich von etwa 30 nm bis etwa 60 nm auf. Der leitende Gatestreifen 226 kann unter Verwendung eines geeigneten Prozesses ausgebildet werden, wie beispielsweise durch ALD, CVD, PVD, Galvanisierung oder Kombinationen davon.
  • In einigen Ausführungsformen umfasst ein Rippenfeldeffekttransistor (FinFET) 200 ein Substrat 202 mit einer oberen Oberfläche 202s, eine erste Rippe 212_1 und eine 2 Rippe 212_2, die sich über der oberen Oberfläche 202s des Substrats erstrecken, wobei jede der Rippen 212_1, 212_2 eine obere Oberfläche und Seitenwände aufweist; eine Isolationsschicht 217 zwischen der ersten Rippe 212_1 und der zweiten Rippe 212-2, die sich teilweise die Rippen 212_1, 212_2 von der oberen Oberfläche 202s des Substrats aus hinauf erstreckt; ein kombiniertes Gate-Dielektrikum 224, das die obere Oberfläche 222t_1x und Seitenwände 222s_1x der ersten Rippe 212_1 bedeckt und eine erste Dicke t1 aufweist und ein zweites Gate-Dielektrikum 234, das die obere Oberfläche 222t_2 und Seitenwände 222s_2 der zweiten Rippe 212_2 bedeckt und eine zweite Dicke t2 aufweist, die kleiner als die erste Dicke t1 ist; und einen leitenden Gatestreifen 226, der das erste Gate-Dielektrikum 224a oder 224b und das zweite Gate-Dielektrikum 234 überlagert. Dementsprechend kann das Herstellungsverfahren eines FinFETs 200 der Anmelderin einen FinFET herstellen, bei dem eine ausgewählte Rippe (die zweite Rippe) mit dem dünneren Gate-Dielektrikum angeschaltet wird und die nicht ausgewählte Rippe (die erste Rippe) mit dem dickeren Gate-Dielektrikum nicht angeschaltet wird, wodurch eine Flexibilität bei der Schaltungsgestaltung erhöht ist.
  • Es ist zu verstehen, dass der FinFET 200 weitere COMS-Prozesse unterlaufen kann, um verschiedene Strukturen auszubilden, wie beispielsweise Source/Drains, Kontakte/Durchgangskontaktierungen, Metallverbindungsschichten, dielektrische Schichten, Passivierungsschichten und andere bekannte Strukturen.
  • Gemäß einigen Ausführungsformen umfasst ein Rippenfeldeffekttransistor (FinFET) ein Substrat mit einer oberen Oberfläche; eine erste Rippe und eine zweite Rippe, die sich über der oberen Oberfläche des Substrats erstrecken, wobei jede der Rippen eine obere Oberfläche und Seitenwände aufweist; eine Isolationsschicht zwischen der ersten und der zweiten Rippe, die sich teilweise von der oberen Oberfläche des Substrats aus die Rippen hinauf erstreckt; ein erstes Gate-Dielektrikum, das die obere Oberfläche und die Seitenwände der ersten Rippe mit einer ersten Dicke bedeckt, und ein zweites Gate-Dielektrikum, das die obere Oberfläche und Seitenwände der zweiten Rippe mit einer zweiten Dicke, die kleiner als die erste Dicke ist, bedeckt; und einen leitenden Gatestreifen, der das erste Gate-Dielektrikum und das zweite Gate-Dielektrikum überlagert oder überliegt.
  • Gemäß anderen Ausführungsformen umfasst ein Rippenfeldeffekttransistor (FinFET) ein Substrat mit einer oberen Oberfläche; eine erste Rippe und eine zweite Rippe, die sich über der oberen Substratoberfläche erstrecken, wobei die erste Rippe eine obere Oberfläche und die zweite Rippe eine obere Oberfläche und Seitenwände aufweist; eine Isolationsschicht zwischen der ersten und der zweiten Rippe, die sich von der oberen Oberfläche des Substrats aus teilweise die Rippen hinauf erstreckt, wobei eine obere Oberfläche des Isolationsbereichs im Wesentlichen planparallel zur oberen Oberfläche der ersten Rippe ist; ein erstes Gate-Dielektrikum, das die obere Oberfläche der ersten Rippe mit einer ersten Dicke bedeckt, und ein zweites Gate-Dielektrikum, das die obere Oberfläche und Seitenwände der zweiten Rippe mit einer zweiten Dicke, die kleiner als die erste Dicke ist, bedeckt; und einen leitenden Gatestreifen, der das erste Gate-Dielektrikum und das zweite Gate-Dielektrikum überlagert oder überliegt.
  • Gemäß noch anderen Ausführungsformen umfasst ein Herstellungsverfahren eines Rippenfeldeffekttransistors (FinFETs) das Bereitstellen eines Substrats mit einer ersten Rippe und einer zweiten Rippe, die sich über einer obere Oberfläche des Substrats erstrecken, wobei jede der Rippen eine obere Oberfläche und Seitenwände aufweist; das Ausbilden einer Isolationsschicht zwischen der ersten und der zweiten Rippe, die sich von der oberen Oberfläche des Substrats aus teilweise die Rippen hinauf erstreckt; das Ausbilden einer fotosensitiven Schicht über der ersten und der zweiten Rippe; das Strukturieren der fotosensitiven Schicht, um den Bereich der ersten Rippe über der Isolationsschicht freizulegen und die zweite Rippe zu bedecken; das Ausbilden eines ersten Gate-Dielektrikums mit einer ersten Dicke, das die obere Oberfläche und Seitenwände der ersten Rippe bedeckt, unter Verwendung eines Plasmadotierprozesses; das Entfernen der fotosensitiven Schicht; das Ausbilden eines zweiten Gate-Dielektrikums, das die obere Oberfläche und Seitenwände der zweiten Rippe mit einer zweiten Dicke, die kleiner als die erste Dicke ist, bedeckt; das Ausbilden eines leitenden Gatestreifens, der das erste Gate-Dielektrikum und das zweite Gate-Dielektrikum überlagert oder überliegt.
  • Während die Erfindung mit Hilfe von Beispielen hinsichtlich von Ausführungsformen beschrieben wurde, ist zu verstehen, dass die Erfindung nicht auf die gezeigten Ausführungsformen beschränkt ist. Im Gegenteil ist beabsichtigt, dass verschiedene Modifikationen und ähnliche Anordnungen, wie sie dem Fachmann offensichtlich sind, abgedeckt sind. Deshalb sollte der Schutzumfang der angehängten Ansprüche auf die breiteste Art und Weise interpretiert werden, um alle solche Modifikationen und ähnliche Anordnungen einzuschließen.

Claims (10)

  1. Rippenfeldeffekttransistor (FinFET), umfassend: – ein Substrat (202) mit einer oberen Oberfläche (202s); – eine erste Rippe (212_1) und eine zweite Rippe (212_2), die sich über der oberen Substratoberfläche (202s) erstrecken, wobei die erste Rippe (212_1) eine obere Oberfläche (222t_1) und Seitenwände (222s_1) aufweist und die zweite Rippe (212_2) eine obere Oberfläche (222t_2) und Seitenwände (222s_2) aufweist; – eine Isolationsschicht (217) zwischen der ersten und der zweiten Rippe (212_1, 212_2), die sich teilweise von der oberen Substratoberfläche (202s) aus die Rippen (212_1, 212_2) hinauf erstreckt; – ein erstes Gate-Dielektrikum (224a), das die obere Oberfläche (222t_1) und die Seitenwände (222s_1) der ersten Rippe (212_1) mit einer ersten Dicke (tx) bedeckt, und ein zweites Gate-Dielektrikum (234), das die obere Oberfläche (222t_2) und die Seitenwände (222s_2) der zweiten Rippe (212_2) mit einer zweiten Dicke (t2), die kleiner als die erste Dicke (tx) ist, bedeckt; und – einen leitenden Gatestreifen (226), der das erste Gate-Dielektrikum (224a) und das zweite Gate-Dielektrikum (234) überlagert.
  2. FinFET nach Anspruch 1, wobei ein Bereich (222_1) der ersten Rippe (212_1), der sich über die Isolationsschicht (217) erstreckt, dünner als ein Bereich (222_2) der zweiten Rippe (212_2) ist, der sich über die Isolationsschicht (217) erstreckt.
  3. FinFET nach Anspruch 1, wobei die obere Oberfläche (222t_1) der ersten Rippe (212_1) tiefer als die obere Oberfläche (222t_2) der zweiten Rippe (212_2) liegt.
  4. FinFET nach Anspruch 1, wobei eine obere Oberfläche (217t) der Isolationsschicht (217) tiefer als die obere Oberfläche (222t_1) der ersten Rippe (212_1) liegt.
  5. FinFET nach Anspruch 1, wobei der FinFET (200) betrieben wird, während die zweite Rippe (212_2) angeschaltet ist und die erste Rippe (212_1) nicht angeschaltet ist.
  6. Rippenfeldeffekttransistor (FinFET), umfassend: – ein Substrat (202) mit einer oberen Oberfläche (202s); – eine erste Rippe (212_1) und eine zweite Rippe (212_2), die sich über der oberen Substratoberfläche (202s) erstrecken, wobei die erste Rippe (212_1) eine obere Oberfläche (222t_1) aufweist und die zweite Rippe (212_2) eine obere Oberfläche (222t_2) und Seitenwände (222s_2) aufweist; – eine Isolationsschicht (217) zwischen der ersten und der zweiten Rippe (212_1, 212_2), die sich teilweise von der oberen Substratoberfläche (202s) aus die Rippen (212_1, 212_2) hinauf erstreckt, wobei eine obere Oberfläche (217t) der Isolationsschicht (217) im Wesentlichen planparallel zur oberen Oberfläche (222t_1) der ersten Rippe (212_1) ist; – ein erstes Gate-Dielektrikum (224b), das die obere Oberfläche (222t_1) der ersten Rippe (212_1) mit einer ersten Dicke (tx) bedeckt, und ein zweites Gate-Dielektrikum (234), das die obere Oberfläche (222t_2) und die Seitenwände (222s_2) der zweiten Rippe (212_2) mit einer zweiten Dicke (t2), die kleiner als die erste Dicke (tx) ist, bedeckt; und – einen leitenden Gatestreifen (226), der das erste Gate-Dielektrikum (224b) und das zweite Gate-Dielektrikum (234) überlagert.
  7. FinFET nach Anspruch 6, wobei die obere Oberfläche (222t_1) der ersten Rippe (212_1) tiefer als die obere Oberfläche (222t_2) der zweiten Rippe (212_2) liegt.
  8. Herstellungsverfahren für einen Rippenfeldeffekttransistor (FinFET), umfassend: – (102) Bereitstellen eines Substrats (202) mit einer ersten Rippe (212_1) und einer zweiten Rippe (212_2), die sich über einer oberen Substratoberfläche (202s) erstrecken, wobei die erste Rippe (212_1) eine obere Oberfläche (222t_1) und Seitenwände (222s_1) aufweist und die zweite Rippe (212_2) eine obere Oberfläche (222t_2) und Seitenwände (222s_2) aufweist; – (104) Ausbilden einer Isolationsschicht (107) zwischen der ersten und der zweiten Rippe (212_1, 212_2), die sich von der oberen Substratoberfläche (202s) aus teilweise die Rippen (212_1, 212_2) hinauf erstreckt; – (106) Ausbilden einer fotosensitiven Schicht (218) über der ersten und der zweiten Rippe (212_1, 212_2); – (108) Strukturieren der fotosensitiven Schicht (218), um den Bereich (222_1) der ersten Rippe (212_1) über der Isolationsschicht (217) freizulegen und die zweite Rippe (212_2) zu bedecken; – (110) Ausbilden eines ersten Gate-Dielektrikums (224a) mit einer ersten Dicke (tx), das die obere Oberfläche (222t_1) und die Seitenwände (222s_1) der ersten Rippe (212_1) bedeckt, unter Verwendung eines Plasmadotierprozesses; – (112) Entfernen der fotosensitiven Schicht (218); – (114) Ausbilden eines zweiten Gate-Dielektrikums (234), das die obere Oberfläche (222t_2) und Seitenwände (222s_2) der zweiten Rippe (212_2) mit einer zweiten Dicke (t2), die kleiner als die erste Dicke (tx) ist, bedeckt; – (116) Ausbilden eines leitenden Gatestreifens (226), der das erste Gate-Dielektrikum (224a) und das zweite Gate-Dielektrikum (234) überlagert.
  9. Verfahren nach Anspruch 8, wobei der Plasmadotierprozess einen Plasmadotierprozess mit Sauerstoff umfasst.
  10. Verfahren nach Anspruch 8, weiter umfassend: – Ausheizen des ersten Gate-Dielektrikums (224a) nach dem Plasmadotierprozess oder gleichzeitiges Ausheizen des ersten Gate-Dielektrikums (224a) und des zweiten Gate-Dielektrikums (234) nach dem Ausbilden des zweiten Gate-Dielektrikums (234).
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