DE102018127722A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung enthält: erste und zweite Finnenstrukturen, die auf einem Substrat angeordnet sind, die sich jeweils parallel zu einer Achse erstrecken; ein erstes Gate-Strukturelement, das die erste Finnenstruktur quert, um über einem mittigen Abschnitt der ersten Finnenstruktur zu liegen; ein zweites Gate-Strukturelement, das die zweite Finnenstruktur quert, um über einem mittigen Abschnitt der zweiten Finnenstruktur zu liegen; einen ersten Abstandshalter, der Folgendes umfasst: einen ersten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Abschnitts des ersten Abstandshalters in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abstandshalter, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des zweiten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/591,305 , eingereicht am 28. November 2017, die hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Integrierte Schaltkreise (ICs) enthalten in der Regel eine große Anzahl von Komponenten, insbesondere Transistoren. Eine Art von Transistor ist ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET). MOSFET-Vorrichtungen enthalten in der Regel eine Gate-Struktur auf einem Halbleitersubstrat. Beide Seiten der Gate-Struktur sind dotiert, um Source- und Drain-Regionen zu bilden. Ein Kanal wird zwischen den Source- und Drain-Regionen unterhalb des Gates ausgebildet. Auf der Basis einer an das Gate angelegten Vorspannung kann elektrischer Strom entweder durch den Kanal fließen gelassen werden oder kann daran gehindert werden.
  • In einigen Fällen kann der Kanal als eine finnenartige Struktur (im vorliegenden Text „Finne“) ausgebildet werden. Eine solche Finne ragt über eine Oberseite des Substrats hinaus und verläuft senkrecht zu der auf dem Substrat ausgebildeten Gate-Struktur und der Finne. Im Allgemeinen wird ein Feldeffekttransistor, der eine solche Finne als einen Kanal verwendet, als ein Finnen-Feldeffekttransistor („FinFET“) bezeichnet. Der FinFET enthält in der Regel ein Gate-Strukturelement, der einen mittigen Abschnitt der vorstehenden Finne durchquert, und ein Paar Source/Drain-Strukturelemente entlang der Finne, die seitlich an Seiten des Gate-Strukturelements angeordnet sind.
  • Obgleich der FinFET beim Bilden des FinFET in einer solchen dreidimensionalen Weise verschiedene Vorteile gegenüber einem planaren MOSFET aufweist (zum Beispiel eine bessere Steuerbarkeit des Gates, eine höhere Skalierbarkeit usw.), besitzt der FinFET gemeinhin eine höhere parasitische Kapazität, die zwischen dem Gate-Strukturelement und jedem des Paares von Drain/Source-Strukturelementen gekoppelt ist, im Vergleich zu einem planaren MOSFET. Eine solche höhere parasitische Kapazität resultiert allgemein aus mehr elektromagnetischer Kopplung, die zwischen einer Seitenwand des Gate-Strukturelements und jedem des Paares von Drain/Source-Strukturelementen induziert wird. Verschiedene Leistungsmerkmale des FinFET werden durch die höhere parasitische Kapazität verschlechtert, wie zum Beispiel eine verringerte Grenzfrequenz, die wiederum die Anwendungsbreite des FinFET begrenzen kann (zum Beispiel keine Eignung für Hochfrequenz (HF)-Anwendungen).
  • Dementsprechend sind herkömmliche FinFETs und Verfahrens zu ihrer Herstellung nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass verschiedene Merkmale nicht unbedingt maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr beliebig vergrößert oder verkleinert werden, um die Besprechung besser verständlich zu machen.
    • 1A, 1B und 1C veranschaulichen zusammen ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A veranschaulichen perspektivische Ansichten einer beispielhaften Halbleitervorrichtung, die durch das Verfahren der 1A-1C hergestellt wird, während verschiedener Herstellungsstufen gemäß einigen Ausführungsformen.
    • 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B/9C, 10B, 11B/11C/11D, 12B/12C/12D, 13B/13C, 14B/14C, 15B/15C, 16B/16C, 17B/17C und 18B/18C veranschaulichen entsprechende Querschnittsansichten der 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A gemäß einigen Ausführungsformen.
    • 19A veranschaulicht eine perspektivische Ansicht einer beispielhaften Halbleitervorrichtung gemäß einigen Ausführungsformen.
    • 19B/19C veranschaulicht entsprechende Querschnittsansichten von 18A gemäß einigen Ausführungsformen.
  • DETAILLIERTER BESCHREIBUNG BEISPIELHAFTER AUSFÜHRUNGSFORMEN
  • Die folgende Offenbarung beschreibt verschiedene beispielhafte Ausführungsformen zum Implementieren verschiedener Merkmale des Gegenstandes. Konkrete Beispiele von Komponenten und Anordnungen werden im Folgenden beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Die vorliegende Offenbarung stellt verschiedene Ausführungsformen einer Halbleitervorrichtung, die einen Abstandshalter enthält, der aus mehreren dielektrischen Schichten gebildet wird, sowie ein Verfahren zu ihrer Herstellung bereit. Zum Beispiel stellt die vorliegende Offenbarung verschiedene Ausführungsformen eines Finnen-Feldeffekttransistors (FinFET), der einen Mehrschicht-Abstandshalter enthält, der sich entlang jeweiliger Seitenwände des Gate-Strukturelements des FinFET erstreckt, und Verfahren zum Herstellen des FinFET bereit. Durch Bilden eines solchen Mehrschicht-Abstandshalters, der sich zwischen dem Gate-Strukturelement und jedem von jeweiligen Source/Drain-Strukturelementen des FinFET befindet, kann eine entsprechende elektromagnetische Kopplung (die parasitische Kapazität) zwischen dem Gate und dem Source/Drain-Strukturelement signifikant unterdrückt werden, weil beispielsweise eine vergrößerte Distanz dazwischen gekoppelt ist. Dementsprechend kann eine Grenzfrequenz des offenbarten FinFETs vorteilhaft verbessert werden. Darüber hinaus stellt die vorliegende Offenbarung in einigen Ausführungsformen einige Ausführungsformen zum gleichzeitigen Bilden mehrerer FinFETs bereit, von denen eine erste Teilmenge jeweils einen einschichtigen Abstandshalter oder einen relativ dünnen Mehrschicht-Abstandshalter aufweist, und von denen eine zweite Teilmenge jeweils einen Mehrschicht-Abstandshalter aufweist. Darum kann die erste Teilmenge von FinFETs, die für parasitische Kapazität weniger empfindlich ist, für die Verwendung in Logik-Anwendungen (zum Beispiel Logik-Gates) geeignet sein, und die zweite Teilmenge von FinFETs, die für parasitische Kapazität stärker empfindlich ist, kann für die Verwendung in Hochfrequenz (HF)-Anwendungen geeignet sein (zum Beispiel HF-Transistoren).
  • 1A, 1B und 1C veranschaulichen zusammen ein Flussdiagramm eines Verfahrens 100 zum Bilden einer Halbleitervorrichtung gemäß einer oder mehreren Ausführungsformen der vorliegende Offenbarung. Es ist anzumerken, dass das Verfahren 100 lediglich ein Beispiel ist und nicht dafür gedacht ist, die vorliegende Offenbarung zu beschränken. In einigen Ausführungsformen enthält die Halbleitervorrichtung zwei FinFETs oder mindestens jeweilige Abschnitte davon. Im Sinne der vorliegenden Offenbarung meint der FinFET jeden Finnenbasierten Mehrgate-Transistor. Es ist anzumerken, dass das Verfahren der 1A-1C keinen vollständigen FinFET hervorbringt. Ein vollständiger FinFET kann unter Verwendung der Komplementären-Metall-Oxid-Halbleiter (CMOS)-Technologie-Verarbeitung hergestellt werden. Dementsprechend versteht es sich, dass zusätzliche Operationen vor, während und nach dem Verfahren 100 der 1A-1C ausgeführt werden können und dass einige andere Operationen im vorliegenden Text möglicherweise nur kurz beschrieben werden.
  • Wir wenden uns zuerst 1A zu. Das Verfahren 100 beginnt mit Operation 102, in der ein Halbleitersubstrat bereitgestellt wird. Das Verfahren 100 schreitet voran zu Operation 104, in der mehrere Finnen ausgebildet werden. Das Verfahren 100 schreitet voran zu Operation 106, in der eine Isolierungs-Dielektrikumschicht über den mehreren Finnen ausgebildet wird. Das Verfahren 100 schreitet voran zu Operation 108, in der jeweilige oberste Grenzen der mehreren Finnen freigelegt werden. Das Verfahren 100 schreitet voran zu Operation 110, in der jeweiliger obere Finnen freigelegt werden. Das Verfahren 100 schreitet voran zu Operation 112, in der eine Oxidschicht so ausgebildet wird, dass sie über jeder der oberen Finnen liegt.
  • Als Nächstes schreitet das Verfahren 100 in 1B voran zu Operation 114, in der mehrere Dummy-Stapel so ausgebildet werden, dass sie über jeweiligen mittigen Abschnitten der oberen Finnen liegen. Das Verfahren 100 schreitet voran zu Operation 116, in der eine erste Abstandshalter-Dielektrikumschicht so ausgebildet wird, dass sie über jedem der mehreren Dummy-Stapel liegt. Das Verfahren 100 schreitet zu Operation 118 voran, in der eine Logik-Region und eine Hochfrequenz (HF)-Region jeweils über der Halbleiterregion definiert werden. Das Verfahren 100 schreitet voran zu Operation 120, in der die eine oder die mehreren ersten Abstandshalter-Dielektrikumschichten in der Logik-Region jeweils geätzt werden, um einen ersten Abschnitt eines ersten Abstandshalters zu bilden, der sich entlang Seitenwänden jedes Dummy-Stapels in der Logik-Region erstreckt. Nach dem Ätzprozess kann in einigen Ausführungsformen in der Logik-Region der erste Abschnitt des ersten Abstandshalters eine im Wesentlichen dünne Dicke besitzen, und in einigen anderen Ausführungsformen können die ersten Abstandshalter-Dielektrikumschichten in der Logik-Region vollständig entfernt werden (d. h. es gibt keinen ersten Abschnitt des ersten Abstandshalters). Im Interesse der Einheitlichkeit fährt die folgende Besprechung des Verfahrens 100 mit den Ausführungsformen fort, in denen der erste Abschnitt des ersten Abstandshalters vorhanden bleibt. Das Verfahren 100 schreitet voran zu Operation 122, in der eine zweite Abstandshalter-Dielektrikumschicht so ausgebildet wird, dass sie über jedem der mehreren Dummy-Stapel in den Logik- und HF-Regionen liegt.
  • Wir wenden uns nun 1C zu, wo das Verfahren 100 zu Operation 124 voran schreitet, in der die eine oder die mehreren zweiten Abstandshalter-Dielektrikumschichten in der Logik-Region jeweils geätzt werden, um einen zweiten Abschnitt des ersten Abstandshalters zu bilden, und gleichzeitig die ersten und zweiten Abstandshalter-Dielektrikumschichten in der HF-Region geätzt werden, um einen zweiten Abstandshalter zu bilden, der sich entlang Seitenwänden jedes Dummy-Stapels in der HF-Region erstreckt. Das Verfahren 100 schreitet voran zu Operation 126, in der jeweilige Source/Drain-Strukturelemente an Seiten jedes der mehreren Dummy-Stapel in den Logik- und HF-Regionen ausgebildet werden. Das Verfahren 100 schreitet voran zu Operation 128, in der eine Zwischenschichtdielektrikum (ILD)- oder Zwischenmetalldielektrikum (IMD)-Schicht über den jeweiligen Source/Drain-Strukturelementen ausgebildet wird. Das Verfahren 100 schreitet voran zu Operation 130, in der die mehreren Dummy-Stapel entfernt werden, um jeweils mehrere Hohlräume zu bilden. Das Verfahren schreitet voran zu Operation 132, in der jeder der mehreren Hohlräume mit einem jeweiligen Gate-Strukturelement gefüllt wird. Das Verfahren schreitet voran zu Operation 134, in der jeweilige Kontaktstecker ausgebildet werden, um die Gate- und Source/Drain-Strukturelemente zu koppeln.
  • In einigen Ausführungsformen können Operationen des Verfahrens 100 mit perspektivischen Ansichten einer Halbleitervorrichtung 200 auf verschiedenen Herstellungsstufen, wie in den 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A bzw. 18A gezeigt, und entsprechenden Querschnittsansichten, wie in den 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B/9C, 10B, 11B/11C/11D, 12B/12C/12D, 13B/13C, 14B/14C, 15B/15C, 16B/6C, 17B/17C und 18B/18C gezeigt, verknüpft werden. In einigen Ausführungsformen kann die Halbleitervorrichtung 200 mindestens zwei FinFETs enthalten. Die Halbleitervorrichtung 200 kann in einen Mikroprozessor, eine Speicherzelle und/oder sonstigen integrierten Schaltkreis (IC) eingebunden werden. Des Weiteren sind die 2A bis 18C vereinfacht, um die Konzepte der vorliegenden Offenbarung besser verstehen zu können. Zum Beispiel veranschaulichen die Figuren zwar die Halbleitervorrichtung 200, doch es versteht sich, dass der IC auch eine Anzahl anderer Vorrichtungen umfassen kann, darunter Widerstände, Kondensatoren, Induktivitäten, Sicherungen usw., die in den 2A bis 18C zur besseren Übersichtlichkeit der Illustration nicht gezeigt sind.
  • Entsprechend der Operation 102 von 1A, ist 2A eine perspektivische Ansicht der Halbleitervorrichtung 200, die ein Substrat 202 enthält, auf einer der verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen, und 2B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 2A. Wie gezeigt, wird das Substrat 202 durch eine Kontaktpadschicht 204, eine Maskenschicht 206 und eine lichtempfindliche Schicht 208 bedeckt, die mit einer oder mehreren Öffnungen 210 strukturiert wird. Die lichtempfindliche Schicht 208 wird strukturiert, um eine oder mehrere Finnen der mindestens zwei FinFETs zu bilden, die in der Halbleitervorrichtung 200 enthalten sind, was in den folgenden Operationen besprochen wird.
  • In einigen Ausführungsformen umfasst das Substrat 202 ein kristallines Siliziumsubstrat (zum Beispiel Wafer). In einigen alternativen Ausführungsformen kann das Substrat 202 aus einem anderen geeigneten elementaren Halbleiter hergestellt werden, wie zum Beispiel Diamant oder Germanium; einem geeigneten Verbundhalbleiter, wie zum Beispiel Galliumarsenid, Siliziumcarbid, Indiumarsenid oder Indiumphosphid; oder einem geeigneten Legierungshalbleiter, wie zum Beispiel Silizium-Germaniumcarbid, Gallium-Arsenphosphid oder Gallium-Indiumphosphid. Des Weiteren kann das Substrat 102 eine Epitaxialschicht (epi-Schicht) enthalten, kann zum Zweck der Leistungssteigerung gedehnt werden, und/oder kann eine Silizium-auf-Isolator (SOI)-Struktur enthalten.
  • In einigen Ausführungsformen kann die Kontaktpadschicht 204 ein Dünnfilm sein, der Siliziumoxid umfasst, das zum Beispiel unter Verwendung eines thermischen Oxidationsprozesses ausgebildet wird. Die Kontaktpadschicht 204 kann als eine Adhäsionsschicht zwischen dem Halbleitersubstrat 202 und der Maskenschicht 206 fungieren. Die Kontaktpadschicht 204 kann auch als eine Ätzstoppschicht während des Ätzens der Maskenschicht 206 fungieren. In einigen Ausführungsformen wird die Maskenschicht 206 aus Siliziumnitrid ausgebildet, zum Beispiel unter Verwendung von chemischer Niederdruckaufdampfung (LPCVD) oder Plasma-verstärkter chemischer Aufdampfung (PECVD). Die Maskenschicht 206 wird als eine Hartmaske während anschließender Fotolithografieprozesse verwendet. Die lichtempfindliche Schicht 208 wird auf der Maskenschicht 206 ausgebildet und dann strukturiert, wodurch die Öffnungen 210 in der lichtempfindlichen Schicht 208 gebildet werden.
  • Entsprechend der Operation 104 von 1A, ist 3 A eine perspektivische Ansicht der Halbleitervorrichtung 200, die mehrere Finnen 212-1 und 212-2 auf einer der verschiedenen Fertigungsstufen enthält, gemäß einigen Ausführungsformen, und 3B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 3 A. Wie gezeigt, sind die Finnen 212-1 und 212-2 voneinander durch einen mittigen Graben 213 beabstandet. Es ist anzumerken, dass zwar nur zwei Finnen 212-1 und 212-2 in den veranschaulichten Ausführungsformen der 3A und 3B (und den folgenden Figuren) gezeigt sind, dass aber jede gewünschte Anzahl von Finnen auf dem Halbleitersubstrat 202 unter Verwendung der lichtempfindlichen Schicht 208 (2A und 2B) mit einer entsprechenden Struktur ausgebildet werden kann. Somit können die linken und rechten Gräben 213 in den 3A und 3B jeweils zwischen einer der gezeigten Finnen 212-1 und 212-2 und einer anderen nicht gezeigten Finne gekoppelt werden. Im Interesse der Klarheit werden die Finnen 212-1 und 212-2 im vorliegenden Text in den folgenden Besprechungen als „linke Finne 212-1“ und „rechte Finne 212-2“ bezeichnet.
  • In einigen Ausführungsformen werden die Finnen 212 durch mindestens einige der folgenden Prozesse ausgebildet. Die Maskenschicht 206 und die Kontaktpadschicht 204 werden durch Öffnungen 210 hindurch geätzt (2A und 2B), um das darunterliegende Halbleitersubstrat 202 freizulegen. Unter Verwendung der verbliebenen Kontaktpadschicht 204 und der Maskenschicht 206, wie in den 3A und 3B gezeigt, wird das frei liegende Halbleitersubstrat 202 dann geätzt, um die Gräben 213 zu bilden, dergestalt, dass eine Hauptfläche 203 des Halbleitersubstrats 202 freigelegt wird. Abschnitte des Halbleitersubstrats 202, die zwischen den Gräben 213 angeordnet sind, werden somit als die Finnen 212 ausgebildet. Die Finnen 212 erstrecken sich jeweils von der Hauptfläche 203 aufwärts. Die Gräben 213 können Streifen sein (in einer Draufsicht auf die Halbleitervorrichtung 200), die parallel zueinander verlaufen und mit Bezug aufeinander beabstandet sind. Nachdem die Finnen 212 ausgebildet wurden, wird die lichtempfindliche Schicht 208 (in den 3A und 3B aus Gründen der besseren Übersichtlichkeit nicht gezeigt) entfernt. Anschließend kann ein Reinigungsprozess ausgeführt werden, um ein natives Oxid des Halbleitersubstrats 202 zu entfernen. Die Reinigung kann unter Verwendung von verdünnter Fluorwasserstoff (DHF)-Säure oder dergleichen ausgeführt werden.
  • Entsprechend der Operation 106 von 1A, ist 4A eine perspektivische Ansicht der Halbleitervorrichtung 200, die ein isolierendes dielektrisches Material 214 enthält, das über dem Substrat 202, den linken und rechten Finnen 212-1 und 212-2, der Kontaktpadschicht 204 und der Maskenschicht 206 ausgebildet ist, auf einer der verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen, und 4B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 4A. Wie gezeigt, wird das isolierende dielektrische Material 214 über der gesamten Halbleitervorrichtung 200 (zum Beispiel über den linken und rechten Finnen 212-1 und 212-2) dergestalt ausgebildet, dass die gesamten Gräben 213 durch das isolierende dielektrische Material 214 ausgefüllt werden.
  • In einer Ausführungsform kann das isolierende dielektrische Material 214 über dem Substrat 202 unter Verwendung eines Hochdichtes-Plasma (HDP)-CVD-Prozesses mit Reaktionsvorläufern, zum Beispiel Silan (SiH4) und Sauerstoff (O2), abgeschieden werden. In einer anderen Ausführungsform kann das isolierende dielektrische Material 214 über dem Substrat 202 unter Verwendung eines subatmosphärischen CVD (SACVD)-Prozesses oder eines High-Aspect-Ratio-Prozesses (HARP) abgeschieden werden, wobei die Prozessgase, die in solchen Prozessen verwendet werden, Tetraethylorthosilikat (TEOS) und Ozon (O3) umfassen können. In einer weiteren Ausführungsform kann das isolierende dielektrische Material 214 über dem Substrat 202 unter Verwendung eines Spin-on-Dielectric (SOD)-Prozesses abgeschieden werden, wie zum Beispiel Wasserstoffsilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) oder dergleichen.
  • Entsprechend der Operation 108 von 1A, ist 5 A eine perspektivische Ansicht der Halbleitervorrichtung 200, in der jeweilige oberste Grenzen 215-1 und 215-2 der linken und rechten Finnen 212-1 und 21-2 auf einer der verschiedenen Fertigungsstufen freigelegt werden, gemäß einigen Ausführungsformen, und 5B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 5 A. In einigen Ausführungsformen werden die obersten Grenzen 215-1 und 215-2 durch Ausführen eines Polierprozesses (zum Beispiel eines chemisch-mechanischen Polierprozesses) auf dem isolierenden dielektrischen Material 214 (4A und 4B) freigelegt, bis die Maskenschicht 206 wieder freiliegt. Die Maskenschicht 206 und die Kontaktpadschicht 204 werden dann entfernt, um die obersten Grenzen 215-1 und 215-2 freizulegen. In einigen Ausführungsformen, wenn die Maskenschicht 206 aus Siliziumnitrid gebildet wird, kann die Maskenschicht 206 unter Verwendung eines Nassprozesses mittels heißer Phosphorsäure (H3PO4) entfernt werden, und wenn die Kontaktpadschicht 204 aus Siliziumoxid gebildet wird, so kann die Kontaktpadschicht 204 unter Verwendung verdünnter Fluorwasserstoffsäure (HF) entfernt werden. In einigen alternativen Ausführungsformen kann das Entfernen der Maskenschicht 206 und der Kontaktpadschicht 204 nach einem Aussparungsprozess ausgeführt werden, der auf dem isolierenden dielektrischen Material 214 ausgeführt wird, was in den 6A und 6B unten besprochen wird.
  • Entsprechend der Operation 110 von 1A, ist 6A eine perspektivische Ansicht der Halbleitervorrichtung 200, in der jeweilige obere Finnen 218-1 und 218-2 der linken und rechten Finnen 212-1 und 212-2 freigelegt werden, auf einer der verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen, und 6B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 6A. Wie in den 6A und 6B gezeigt, wird ein Isolierungsstrukturelement 220 zwischen jeweiligen unteren Abschnitten der linken und rechten Finnen 212-1 und 212-2 ausgebildet, dergestalt, dass sie die jeweiligen oberen Finnen 218-1 und 218-2 freilegen. In ähnlicher Weise werden die obere Finne 218-1 der linken Finne 212-1 und die obere Finne 218-2 der rechten Finne 212-2 im vorliegenden Text in den folgenden Besprechungen als „linke obere Finne 218-1“ und „rechte obere Finne 218-2“ bezeichnet. In einigen Ausführungsformen, nachdem die linken und rechten oberen Finnen 218-1 und 218-2 freigelegt wurden, werden jeweilige Seitenwände 219-1 und 219-2 der linken und rechten oberen Finnen 218-1 und 218-2 weiter freigelegt.
  • In einigen Ausführungsformen kann das Isolierungsstrukturelement 220 ausgebildet werden, indem mindestens ein Ätzprozess zum Aussparen eines oberen Abschnitts des isolierenden dielektrischen Materials 214 ausgeführt wird (5A und 5B). In einer Ausführungsform kann der Ätzprozess das Ausführen eines Nassätzprozesses enthalten, wie zum Beispiel Tauchen des Substrats 202 in eine Fluorwasserstoffsäure (HF)-Lösung, um den oberen Abschnitt des isolierenden dielektrischen Materials 214 auszusparen, bis die linken und rechten oberen Finnen 218-1 und 218-2 jeweils frei liegen. In einer anderen Ausführungsform kann der Ätzprozess das Ausführen eines Trockenätzprozesses enthalten, wie zum Beispiel unter Verwendung der Ätzgase Fluoroform (CHF3) und/oder Bortrifluorid (BF3), um den oberen Abschnitt des isolierenden dielektrischen Materials 214 auszusparen, bis die linken und rechten oberen Finnen 218-1 und 218-2 jeweils frei liegen.
  • Entsprechend der Operation 112 von 1A, ist 7A eine perspektivische Ansicht der Halbleitervorrichtung 200, die eine Oxidschicht 222 über jeder der linken und rechten oberen Finnen 218-1 und 218-2 enthält, auf einer der verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen, und 7B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 7A. Wie weiter in 7B gezeigt, wird die Oxidschicht 222 so ausgebildet, dass sie sich entlang der Seitenwand 219-1/219-2 erstreckt und über der obersten Grenze 215-1/215-2 jeder der linken und rechten oberen Finnen 218-1 und 218-2 liegt. In einigen Ausführungsformen kann die Oxidschicht 222 unter Verwendung eines thermischen Oxidationsprozesses, eines Atomschichtabscheidungs (ALD)-Prozesses, eines chemischen Aufdampfungs (CVD)-Prozesses oder dergleichen ausgebildet werden. In den Ausführungsformen, in denen die linken und rechten oberen Finnen 218-1 und 218-2 aus Silizium gebildet werden, kann die Oxidschicht 222 Siliziumoxid enthalten.
  • Entsprechend der Operation 114 von 1B, ist 8A eine perspektivische Ansicht der Halbleitervorrichtung 200, die mehrere Dummy-Stapel 230-1 und 230-2 enthält, die auf einer der verschiedenen Fertigungsstufen ausgebildet werden, gemäß einigen Ausführungsformen, und 8B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 8A. In einigen Ausführungsform sind die Dummy-Stapel 230-1 und 230-2 räumlich voneinander beabstandet. Genauer gesagt, liegt der Dummy-Stapel 230-1 über einem mittigen Abschnitt 231-1 der linken oberen Finne 218-1, wobei ein jeweiliger mittiger Abschnitt der Oxidschicht 222 dazwischen angeordnet ist, der im vorliegenden Text als „linker Dummy-Stapel 230-1“ bezeichnet wird, und der Dummy-Stapel 230-2 liegt über einem mittigen Abschnitt 231-2 der rechten oberen Finne 218-2, wobei ein jeweiliger mittiger Abschnitt der Oxidschicht 222 dazwischen angeordnet ist, der im vorliegenden Text als „rechter Dummy-Stapel 230-1“ bezeichnet wird.
  • Wie oben angesprochen, enthält die Halbleitervorrichtung 200 mindestens zwei FinFETs. Gemäß einigen Ausführungsformen kann der mittige Abschnitt 231-1 der linken oberen Finne 218-1, über dem der linke Dummy-Stapel 230-1 liegt, als ein jeweiliger Leitungskanal von einem der mindestens zwei FinFETs dienen; und der mittige Abschnitt 231-2 der rechten oberen Finne 218-2, über dem der rechten Dummy-Stapel 230-2 liegt, kann als ein jeweiliger Leitungskanal des anderen der mindestens zwei FinFETs dienen, was unten noch besprochen wird. Des Weiteren können die Abschnitte an den jeweiligen Seiten des überlagerten mittigen Abschnitts der linken und rechten oberen Finnen 218-1 und 218-2 (zum Beispiel Seitenabschnitte 233-1 und 233-2, wie in 8A gezeigt), über denen nur die Oxidschicht 222 in 8A liegt, teilweise durch Abstandshalter überlagert werden und teilweise entfernt werden, um als jeweilige Source/Drain-Strukturelemente in den folgenden Verarbeitungsschritten ausgebildet zu werden, was ebenfalls unten besprochen wird.
  • In einigen Ausführungsformen können die linken und rechten Dummy-Stapel 230-1 und 230-2 jeweils ein Polysiliziummaterial umfassen. Des Weiteren kann jeder der linken und rechten Dummy-Stapel 230-1 und 230 2 ein Polysiliziummaterial sein, das mit einer gleichmäßigen oder ungleichmäßigen Dotierungskonzentration dotiert ist. Die linken und rechten Dummy-Stapel 230-1 und 230-2 können durch Ausführen mindestens einiger der folgenden Prozesse ausgebildet werden: Verwenden eines geeigneten Prozesses, wie zum Beispiel LD, CVD, physikalische Aufdampfung (PVD), Plattieren oder Kombinationen davon, um das oben beschriebene Polysiliziummaterial über den linken und rechten oberen Finnen 218-1 und 218-2 (mit der jeweiligen Oxidschicht 222 dazwischen) abzuscheiden; und Verwenden mindestens ein Nass- und/oder Trockenätzprozesses, um jeweils die linken und rechten Dummy-Stapel 230-1 und 230-2 zu definieren.
  • Entsprechend der Operation 116 von 1B, ist 9A eine perspektivische Ansicht der Halbleitervorrichtung 200, die eine erste Abstandshalter-Dielektrikumschicht 234 enthält, die auf einer der verschiedenen Fertigungsstufen ausgebildet wird, gemäß einigen Ausführungsformen, und 9B und 9C sind Querschnittsansichten der Halbleitervorrichtung 200 jeweils entlang der Linie b-b und Linie c-c (der Y-Achse) von 9A. In einigen Ausführungsformen ist die erste Abstandshalter-Dielektrikumschicht 234 im Wesentlichen dünn und konformal, dergestalt, dass die erste Abstandshalter-Dielektrikumschicht 234 jeweiligen geometrischen Profilen der linken und rechten Dummy-Stapel 230-1 und 230-2 folgen kann, was in den Querschnittsansichten der 9B und 9C besser zu sehen ist.
  • In 9B liegt die erste Abstandshalter-Dielektrikumschicht 234 über einer obersten Grenze 235a des linken Dummy-Stapels 230-1 und erstreckt sich entlang Seitenwänden 235b des linken Dummy-Stapels 230-1. Wie oben in 8 A angesprochen, wird der mittige Abschnitt 231-1 der linken oberen Finne 218-1 von dem linken Dummy-Stapels 230-1 überlagert, mit der Oxidschicht 222 dazwischen, und die Seitenabschnitte 233-1 (an den Seiten des mittigen Abschnitts 231-1, bei Erstreckung parallel zu der Y-Achse) werden nur von der Oxidschicht 222 überlagert. In einigen Ausführungsformen kann die erste Abstandshalter-Dielektrikumschicht 234 des Weiteren über den Seitenabschnitten 233-1 liegen, mit der Oxidschicht 222 dazwischen. In ähnlicher Weise liegt in 9C die integral ausgebildete erste Abstandshalter-Dielektrikumschicht 234 über einer obersten Grenze 237a des rechten Dummy-Stapels 230-2 und erstreckt sich entlang Seitenwänden 237b des rechten Dummy-Stapels 230-2. Wie oben angesprochen, wird der mittige Abschnitt 233-1 der rechten oberen Finne 218-2 von dem rechten Dummy-Stapel 230-2 überlagert, mit der Oxidschicht 222 dazwischen, und die Seitenabschnitte 233-2 (an den Seiten des mittigen Abschnitts 233-1, bei Erstreckung parallel zu der Y-Achse) werden nur von der Oxidschicht 222 überlagert. In einigen Ausführungsformen kann die erste Abstandshalter-Dielektrikumschicht 234 des Weiteren über den Seitenabschnitten 233-2 liegen, mit der Oxidschicht 222 dazwischen.
  • In einigen Ausführungsformen kann die erste Abstandshalter-Dielektrikumschicht 234 Siliziumoxid (SiO), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumoxycarbonitrid (SiOCN) oder ein anderes geeignetes Material enthalten. In einigen Ausführungsformen kann die erste Abstandshalter-Dielektrikumschicht 234 durch Abscheiden mindestens eines der oben erwähnten Materialien über den linken und rechten Dummy-Stapeln 230-1 und 230-2 (und der Oxidschicht 222) unter Verwendung von CVD, PVD, ALD oder anderen geeigneten Techniken ausgebildet werden.
  • Entsprechend der Operation 118 von 1B, ist 10A eine perspektivische Ansicht der Halbleitervorrichtung 200, in der jeweilige Logik- und HF-Regionen über dem Substrat 202 auf einer der verschiedenen Fertigungsstufen identifiziert werden, gemäß einigen Ausführungsformen, und 10B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 10A. Wie oben angesprochen, enthält die Halbleitervorrichtung 200 mindestens zwei FinFETs, von denen einer dafür konfiguriert ist, als eine Logik-Gate-Vorrichtung verwendet zu werden, und der andere davon dafür ausgelegt ist, als ein HF-Transistor verwendet zu werden. In dieser Hinsicht ist das Substrat 202 in die Logik-Region unterteilt, wo die Logik-Gate-Vorrichtung ausgebildet werden soll, und in die HF-Region, wo der HF-Transistor ausgebildet werden soll. In den veranschaulichten Ausführungsformen der 10A und 10B (und der folgenden Figuren) ist der linke Teil des Substrats 202, der die linke Finne 212-1, die linke obere Finne 218-1 und den linken Dummy-Stapel 230-1 enthält, als die Logik-Region definiert; und der rechte Teil des Substrats 202, der die rechte Finne 212-2, die rechte obere Finne 218-2 und den rechten Dummy-Stapel 230-2 enthält, ist als die HF-Region definiert. Obgleich die Logik- und HF-Regionen in den veranschaulichten Ausführungsformen der 10A und 10B (und den folgenden Figuren) räumlich durch das Isolierungsstrukturelement 220 (zum Beispiel ein Flachgrabenisolierungs (STI)-Strukturelement) getrennt werden, ist anzumerken, dass beliebige aus einer Vielzahl verschiedener anderer Strukturelemente zwischen den Logik- und HF-Regionen ausgebildet werden können, ohne dass der Geltungsbereich der vorliegenden Offenbarung verlassen wird.
  • Entsprechend der Operation 120 von 1B, ist 11A eine perspektivische Ansicht der Halbleitervorrichtung 200, die einen ersten Abschnitt 236a eines ersten Abstandshalters 236 enthält, der auf einer der verschiedenen Fertigungsstufen ausgebildet wird, gemäß einigen Ausführungsformen; 11B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 11A; 11C ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie b-b (der Y-Achse) von 11A; und 11D ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie c-c (der Y-Achse) von 11A.
  • In einigen Ausführungsformen wird der erste Abschnitt 236a des ersten Abstandshalters 236 durch Ausführen mindestens eines Trocken- und/oder Nassätzprozesses auf der ersten Abstandshalter-Dielektrikumschicht 234 in der Logik-Region ausgebildet, während des HF-Region von einer strukturierbaren Schicht 240 (zum Beispiel einer Hartmaskenschicht, einer Photoresistschicht usw.) bedeckt ist, wie in den 11A und 11B veranschaulicht. Darum erstreckt sich der erste Abschnitt 236a des ersten Abstandshalters 236, der ein verbliebener Abschnitt der ersten Abstandshalter-Dielektrikumschicht 234 nach dem mindestens einen Trocken- und/oder Nassätzprozess ist, entlang der Seitenwand 235b des linken Dummy-Stapels 230-1 in der Logik-Region (wie in den 11A und 11C veranschaulicht), während in der HF-Region (wie in 11D veranschaulicht) die erste Abstandshalter-Dielektrikumschicht 234 intakt bleibt (d. h. sie liegt weiterhin über der obersten Grenze 237a und erstreckt sich entlang der Seitenwände 237b). Des Weiteren kann in einigen Ausführungsformen nach dem mindestens einen Trocken- und/oder Nassätzprozess der erste Abschnitt 236a des ersten Abstandshalters 236 eine Dicke haben, die wesentlich dünner als die originale Dicke der ersten Abstandshalter-Dielektrikumschicht 234 oder im Wesentlichen nahe null ist (d. h. es fehlt ein solcher erster Abschnitt 236a des ersten Abstandshalters 236), wie oben angesprochen. Im Interesse der Einheitlichkeit werden hauptsächlich die Ausführungsformen über das Vorhandensein des ersten Abschnitts 236a des ersten Abstandshalters 236 in den folgenden Besprechungen beschrieben. In einigen Ausführungsformen wird die strukturierbare Schicht 240 entfernt, nachdem der erste Abschnitt 236a des ersten Abstandshalters 236 ausgebildet wurde.
  • Wir wenden uns wieder 11C zu. In einigen Ausführungsformen hat der erste Abschnitt 236a des ersten Abstandshalters 236 zwei Schichten, die sich jeweils entlang der Seitenwände 235b des linken Dummy-Stapels 230-1 in der Logik-Region erstrecken, wobei sich diese zwei Schichten jeweils weiter von den Seitenwänden 235b in entgegengesetzten Richtungen der Y-Achse erstrecken können (d. h. parallel zu der linken Finne 212-1 und der linken oberen Finne 218-1). Das heißt, eine der zwei Schichten erstreckt sich nach links entlang der Y-Richtung, während sich die andere der zwei Schichten nach rechts entlang der -Y-Richtung erstreckt. Dementsprechend liegen die zwei Schichten des ersten Abschnitts 236a des ersten Abstandshalters 236 jeweils über einem Teil der Seitenabschnitte 233-1 (mit der Oxidschicht 222 dazwischen), die sich unmittelbar neben dem mittigen Abschnitt 231-1 befinden, wie gezeigt. Des Weiteren kann sich aufgrund des mindestens einen Trocken- und/oder Nassätzprozesses jede der zwei Schichten seitlich uneben erstrecken (zum Beispiel gerundeter oberer Rand). Zum Beispiel erstreckt sich ein jeweiliger oberer Abschnitt jeder Schicht seitlich weniger weiter von der Seitenwand 235b (mit einer Distanz 236a-1), und ein jeweiliger unterer Abschnitt dieser Schicht erstreckt sich seitlich weiter von der Seitenwand 235b (mit einer Distanz 236a-2), wobei die Distanz 236a-2 größer ist als die Distanz 236a-1.
  • Entsprechend der Operation 122 von 1B, ist 12A eine perspektivische Ansicht der Halbleitervorrichtung 200, die eine zweite Abstandshalter-Dielektrikumschicht 244 enthält, die auf einer der verschiedenen Fertigungsstufen ausgebildet wird, gemäß einigen Ausführungsformen; 12B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie a-a (der X-Achse) von 12A; 12C ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie b-b (der Y-Achse) von 12A; und 12D ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie c-c (der Y-Achse) von 12A. Wie in den 12A und 12B gezeigt, wird die zweite Abstandshalter-Dielektrikumschicht 244 so ausgebildet, dass sie sowohl über den Logik- als auch den HF-Regionen liegt. Genauer gesagt, ist gemäß einigen Ausführungsformen die zweite Abstandshalter-Dielektrikumschicht 244 im Wesentlichen dünn und konformal, dergestalt, dass die zweite Abstandshalter-Dielektrikumschicht 244 jeweiligen geometrischen Profilen der linken und rechten Dummy-Stapel 230-1 (mit dem ersten Abschnitt 236a des ersten Abstandshalters 236 dazwischen) und 230-2 (mit den ersten und zweiten Abstandshalter-Dielektrikumschichten 234 und 244 zusammen dazwischen) folgen kann, was in den Querschnittsansicht der 12C und 12D besser zu sehen ist.
  • In 12C, wo die Logik-Region gezeigt ist, liegt die zweite Abstandshalter-Dielektrikumschicht 244, die integral ausgebildet wird, über der obersten Grenze 235a des linken Dummy-Stapels 230-1 und erstreckt sich entlang Seitenwänden des ersten Abschnitts 236a des ersten Abstandshalters 236. Des Weiteren kann die zweite Abstandshalter-Dielektrikumschicht 244 über einem Teil der Seitenabschnitte 233-1 liegen, mit der Oxidschicht 222 dazwischen. In 12D, wo die HF-Region gezeigt ist, erstreckt sich die zweite Abstandshalter-Dielektrikumschicht 244, die integral über der ersten Abstandshaltern Dielektrikumschicht 234 ausgebildet wird, entlang der obersten Grenze 237a und der jeweiligen Seitenwände 237b des rechten Dummy-Stapels 230-2. Des Weiteren kann die zweite Abstandshalter-Dielektrikumschicht 244 über einem Teil der Seitenabschnitte 233-2 liegen, mit der Oxidschicht 222 dazwischen. Wie oben angesprochen, ist in einigen Ausführungsformen der erste Abschnitt 236a des ersten Abstandshalters 236 wesentlich dünner als die originale Dicke der ersten Abstandshalter-Dielektrikumschicht 234. Somit versteht es sich, dass eine laterale Distanz 244-1 in der Logik-Region, um die sich die zweite Abstandshalter-Dielektrikumschicht 244 von der Seitenwand 235b erstreckt, wesentlich kürzer ist als eine laterale Distanz 244-2 in der HF-Region, um die sich die zweite Abstandshalter-Dielektrikumschicht 244 von der Seitenwand 237b erstreckt.
  • In einigen Ausführungsformen kann die zweite Abstandshalter-Dielektrikumschicht 244 Siliziumoxid (SiO), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumoxycarbonitrid (SiOCN) oder ein anderes geeignetes Material enthalten. In einigen Ausführungsformen kann die zweite Abstandshalter-Dielektrikumschicht 244 unter Verwendung von CVD, PVD, ALD oder anderen geeigneten Techniken ausgebildet werden, um mindestens eines der oben erwähnten Materialien über dem linken Dummy-Stapel 230-1 abzuscheiden, wobei der erste Abschnitt 236a des ersten Abstandshalters 236 an den Seiten des linken Dummy-Stapels 230-1 angeordnet ist und der rechte Dummy-Stapel 230-2 mit der ersten Abstandshalter-Dielektrikumschicht 234 dazwischen angeordnet ist.
  • Entsprechend der Operation 124 von 1C, ist 13A eine perspektivische Ansicht der Halbleitervorrichtung 200, die einen zweiten Abschnitt 236b des ersten Abstandshalters 236 in der Logik-Region und einen zweiten Abstandshalter 246 in der HF-Region enthält, die auf einer der verschiedenen Fertigungsstufen ausgebildet werden, gemäß einigen Ausführungsformen; 13B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie b-b (der Y-Achse) von 13 A; und 13C ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie c-c (der Y-Achse) von 13A. Wie jeweils in den 13B und 13C gezeigt, erstreckt sich in der Logik-Region der zweite Abschnitt 236b des ersten Abstandshalters 236 entlang der Seitenwand des ersten Abschnitts 236a; und in der HF-Region enthält der zweite Abstandshalter 246 jeweilige erste und zweite Abschnitte 246a und 246b, von denen sich jeder entlang der Seitenwand 237b des rechten Dummy-Stapels 230-2 erstreckt. In einigen Ausführungsformen sind die ersten und zweiten Abschnitte 246a und 246b verbliebene Abschnitte der ersten und zweiten Abstandshalter-Dielektrikumschichten 234 bzw. 244, was unten noch besprochen wird.
  • In einigen Ausführungsformen werden der erste Abstandshalter 236 (einschließlich des zweiten Abschnitts 236b) und der zweite Abstandshalter 246 durch gleichzeitiges Ausführen mindestens eines Trocken- und/oder Nassätzprozesses auf der zweiten Abstandshalter-Dielektrikumschicht 244 in der Logik-Region und den ersten und zweiten Abstandshalter-Dielektrikumschichten 234 und 244 in der HF-Region ausgebildet. Genauer gesagt, kann in der Logik-Region der erste Abschnitt 236a des ersten Abstandshalters 236 während des gleichzeitigen Ätzprozesses, der vor allem auf der zweiten Abstandshalter-Dielektrikumschicht 244 ausgeführt wird, im Wesentlichen intakt bleiben. Darum kann die Dicke des ersten Abschnitts 236a des ersten Abstandshalters 236 im Wesentlichen unverändert bleiben. In der HF-Region kann der erste Abschnitt 246a des zweiten Abstandshalters 246 während des gleichzeitigen Ätzprozesses, der vor allem auf der zweiten Abstandshalter-Dielektrikumschicht 244 ausgeführt wird, im Wesentlichen intakt bleiben dergestalt, dass die Dicke des ersten Abschnitts 246a des zweiten Abstandshalters 246 im Wesentlichen unverändert bleiben kann (d. h. die originale Dicke der ersten Abstandshalter-Dielektrikumschicht 234).
  • Des Weiteren, wie oben mit Bezug auf die 12C und 12D beschrieben, ist die laterale Distanz 244-1 in der Logik-Region wesentlich kürzer als die laterale Distanz 244-2, weil der erste Abschnitt 236a des ersten Abstandshalters 236 wesentlich dünner ist als die originale Dicke der ersten Abstandshalter-Dielektrikumschicht 234. Dementsprechend ist nach dem mindestens einen gleichzeitigen Trocken- und/oder Nassätzprozess, in dem die jeweiligen Dicken der ersten Abschnitte 236a des ersten Abstandshalters 236 und des zweiten Abstandshalters 246 im Wesentlichen unverändert bleiben, eine laterale Distanz 248-1 in der Logik-Region, um die sich der erste Abstandshalter 236 von der Seitenwand 235b erstreckt, wesentlich kürzer als eine laterale Distanz 248-2 in der HF-Region, um die sich der zweite Abstandshalter 246 von der Seitenwand 237b erstreckt.
  • In 13B hat - gemäß einigen Ausführungsformen - der zweite Abschnitt 236b des ersten Abstandshalters 236 zwei Schichten, die sich jeweils entlang der Seitenwände des ersten Abschnitts 236a erstrecken, wobei sich diese zwei Schichten jeweils weiter von den Seitenwänden in entgegengesetzten Richtungen der Y-Achse (d. h. parallel zu der linken Finne 212-1 und der linken oberen Finne 218-1) erstrecken können. Dementsprechend liegen die zwei Schichten des zweiten Abschnitts 236b des ersten Abstandshalters 236 jeweils über einem Teil der Seitenabschnitte 233-1 (mit der Oxidschicht 222 dazwischen), die sich unmittelbar neben dem Abschnitt der linken oberen Finne 218- befinden, über dem der erste Abschnitt 236a liegt, wie gezeigt. In 13C haben die ersten und zweiten Abschnitte 246a und 246b des zweiten Abstandshalters 246 jeweils zwei Schichten, die sich jeweils entlang der Seitenwände 237b des rechten Dummy-Stapels 230-2 erstrecken, wobei sich die zwei Schichten des ersten Abschnitts 246a und die zwei Schichten des zweiten Abschnitts 246b jeweils weiter von den Seitenwänden 237b in entgegengesetzten Richtungen der Y-Achse (d. h. parallel zu der rechten Finne 212-2 und der rechten oberen Finne 218-2) erstrecken können. Dementsprechend liegen die zwei Schichten des ersten Abschnitts 246a des zweiten Abstandshalters 246 jeweils über einem Teil der Seitenabschnitte 233-2 (mit der Oxidschicht 222 dazwischen), die sich unmittelbar neben dem mittigen Abschnitt 231-2 der rechten oberen Finne 218-2 befinden, und die zwei Schichten des zweiten Abschnitts 246b des zweiten Abstandshalters 246 liegen jeweils über einem Teil der Seitenabschnitte 233-2 (mit der Oxidschicht 222 dazwischen), die sich unmittelbar neben dem Abschnitt der rechten oberen Finne 218-2 befinden, über dem der erste Abschnitt 246a liegt, wie gezeigt.
  • Entsprechend der Operation 126 von 1C, ist 14A eine perspektivische Ansicht der Halbleitervorrichtung 200, die Source/Drain-Strukturelemente 250 enthält, die in der Logik-Region ausgebildet sind, und Source/Drain-Strukturelemente 252, die in der HF-Region ausgebildet sind, auf einer der verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen; 14B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie b-b (der Y-Achse) von 14A; und 14C ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie c-c (der Y-Achse) von 14A. In einigen Ausführungsformen, womit wir uns wieder 13B zuwenden (in der Logik-Region), werden ein Teil der Seitenabschnitte 233-1 der linken oberen Finne 218-1, und die darüberliegende Oxidschicht 222, die nicht von dem linken Dummy-Stapel 230-1 und dem ersten Abstandshalter 236 bedeckt sind, jeweils entfernt (zum Beispiel geätzt), bevor die Source/Drain-Strukturelemente 250 gebildet werden. In ähnlicher Weise werden in einigen Ausführungsformen, womit wir uns wieder 13C zuwenden (in der HF-Region), ein Teil der Seitenabschnitte 233-2 der rechten oberen Finne 218-2, und die darüberliegende Oxidschicht 222, die nicht von dem rechten Dummy-Stapel 230-2 und dem zweiten Abstandshalter 246 bedeckt sind, jeweils entfernt (zum Beispiel geätzt), bevor die Source/Drain-Strukturelemente 252 gebildet werden. Im Interesse der Klarheit sind diese entfernten Abschnitte in 14A jeweils in Strichlinien gezeigt.
  • Um das Source/Drain-Strukturelement 250 in der Logik-Region zu bilden, werden in einigen Ausführungsformen nach dem Entfernen der oben beschrieben Abschnitte Aussparungen 253 (14A) an den Seiten des linken Dummy-Stapels 230-1 und des ersten Abstandshalters 236 ausgebildet. In einigen Ausführungsformen kann eine solche Aussparung 237 abwärts unterhalb einer obersten Grenze 220' des Isolierungsstrukturelements 220 erweitert werden. Anschließend werden die Source/Drain-Strukturelemente 250 epitaxial von der linken Finne 212-1 unter Verwendung eines chemischen Niederdruckaufdampfungs (LPCVD)-Prozesses und/oder eines metallorganischen chemischen Aufdampfungs (MOCVD)-Prozesses gezüchtet. Die Bildung der Source/Drain-Strukturelemente 252 in der HF-Region erfolgt in ähnlicher Weise, so dass die Besprechungen hier nicht wiederholt werden. Dementsprechend werden die Source/Drain-Strukturelemente 250 jeweils unmittelbar neben den verbliebenen Abschnitten 233-1a der Seitenabschnitte 233-1 angeordnet, die sich unter dem ersten Abstandshalter 236 befinden, wie in 14B veranschaulicht; und die Source/Drain-Strukturelemente 252 werden jeweils unmittelbar neben den verbliebenen Abschnitten 233-2a der Seitenabschnitte 233-2 angeordnet, die sich unter dem zweiten Abstandshalter 246 befinden, wie in 14C veranschaulicht.
  • Entsprechend der Operation 128 von 1C, ist 15A eine perspektivische Ansicht der Halbleitervorrichtung 200, die eine Zwischenschichtdielektrikum (ILD)- oder Zwischenmetalldielektrikum (IMD)-Schicht 256 enthält, die auf einer der verschiedenen Fertigungsstufen ausgebildet wird, gemäß einigen Ausführungsformen; 15B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie b-b (der Y-Achse) von 15A; und 15C ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie c-c (der Y-Achse) von 15 A. Wie gezeigt, wird die ILD- oder IMD-Schicht 256 über den Source/Drain-Strukturelementen 250 in der Logik-Region und den Source/Drain-Strukturelementen 252 in der HF-Region dergestalt ausgebildet, dass sie die ausgebildeten Source/Drain-Strukturelemente 250/252 in mindestens einigen der anschließenden Prozesse schützen. In einigen Ausführungsformen kann die ILD- oder IMD-Schicht 256 auch einen Raum zwischen dem linken und dem rechten Dummy-Stapel 230-1 und 230-2 ausfüllen, wie in 15A gezeigt.
  • In einigen Ausführungsformen kann die ILD- oder IMD-Schicht 256 ein dielektrisches Material enthalten, das unter mindestens einem von Folgendem ausgewählt ist: Siliziumoxid, einem Material mit niedriger Dielektrizitätskonstante (mit niedrigem k-Wert), oder einer Kombination davon. Das Material mit niedrigem k-Wert kann enthalten: fluoriertes Quarzglas (FSG), Phosphosilikatglas (PSG), Borphosphosilikatglas (BPSG), kohlenstoffdotiertes Siliziumoxid (SiOxCy), Black Diamond® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, BCB (bis-Benzocyclobutene), SiLK (Dow Chemical, Midland, Michigan), Polyimid und/oder andere in der Zukunft entwickelte dielektrische Materialien mit niedrigem k-Wert.
  • Entsprechend der Operation 130 von 1C, ist 16A eine perspektivische Ansicht der Halbleitervorrichtung 200, die eine Leerstelle 258-1 enthält, die in der Logik-Region ausgebildet wird, und eine Leerstelle 258-2 enthält, die in der HF-Region ausgebildet wird, auf einer der verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen; 16B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie b-b (der Y-Achse) von 16A; und 16C ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie c-c (der Y-Achse) von 16A.
  • In einigen Ausführungsformen wird die Leerstelle 258-1 durch Entfernen (zum Beispiel Ätzen) des linken Dummy-Stapels 230-1 (15B) ausgebildet, und jeweils oder gleichzeitig wird die Leerstelle 258-2 durch Entfernen (zum Beispiel Ätzen) des rechten Dummy-Stapels 230-2 (15C) ausgebildet. Während des Entfernens der linken und rechten Dummy-Stapel 230-1 und 230-2 können die ersten und zweiten Abstandshalter 236 und 246 intakt bleiben. In einigen Ausführungsformen kann entweder ein Nass- oder ein Trockenätzprozess verwendet werden, um die linken und rechten Dummy-Stapel 230-1 und 230-2 zu entfernen. Der Nassätzprozess enthält die Verwendung verdünnter Fluorwasserstoffsäure (DHF) und/oder eines aminen derivaten Ätzmittels (zum Beispiel NH4OH, NH3(CH3)OH, TetraMethylAmmoniumHydroxid (TMAH) usw.); und der Trockenätzprozess enthält die Verwendung eines Plasmas von reaktivem Gas, das ausgewählt ist unter: Fluorkohlenwasserstoffen, Sauerstoff, Chlor, Bortrichlorid, Stickstoff, Argon, Helium oder einer Kombination davon. Nach dem Entfernen der linken und rechten Dummy-Stapel 230-1 und 230-2 werden die Abschnitte der Oxidschicht 220, die jeweils über dem mittigen Abschnitt 231-1 der linken oberen Finne 218-1 und dem mittigen Abschnitt 231-2 der rechten oberen Finne 218-2 liegen, freigelegt, wie in den 16B und 16C gezeigt. In einigen anderen Ausführungsformen können diese Abschnitte der Oxidschicht 220 optional entfernt werden, gleichzeitig mit dem, oder nach dem, Entfernen der linken und rechten Dummy-Stapel 230-1 und 230-2.
  • Entsprechend der Operation 132 von 1C, ist 17A eine perspektivische Ansicht der Halbleitervorrichtung 200, die ein Gate-Strukturelement 260-1 enthält, das in der Logik-Region ausgebildet wird, und ein Gate-Strukturelement 260-2 enthält, das in der HF-Region ausgebildet wird, auf einer der verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen; 17B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie b-b (der Y-Achse) von 17A; und 17C ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie c-c (der Y-Achse) von 17A. In einigen Ausführungsformen „ersetzt“ das Gate-Strukturelement 260-1 den linken Dummy-Stapel 230-1 (15B) durch Ausfüllen der Leerstelle 258-1 (16B); und das Gate-Strukturelement 260-2 „ersetzt“ den rechten Dummy-Stapel 230-2 (15C) durch Ausfüllen der Leerstelle 258-2 (16B). Dementsprechend werden die jeweiligen Seitenwände des linken Dummy-Stapels 230-1 dann die Seitenwände des Gate-Strukturelements 260-1; und die jeweiligen Seitenwände des rechten Dummy-Stapels 230-2 werden dann die Seitenwände des Gate-Strukturelements 260-2. In einigen Ausführungsformen enthält das Gate-Strukturelement 260-1 eine Gate-Elektrode 262-1 und eine Dielektrikumschicht 264-1 mit hohem k-Wert, über der die Gate-Elektrode 262-1 liegt; und das Gate-Strukturelement 260-2 enthält eine Gate-Elektrode 262-2 und eine Dielektrikumschicht 264-2 mit hohem k-Wert, über der die Gate-Elektrode 262-2 liegt, wie in den Querschnittsansichten der 17B und 17C besser zu sehen ist.
  • In einigen Ausführungsformen enthalten die dielektrischen Schichten 264-1 und 264-2 mit hohem k-Wert jeweils ein Material mit einem „k“-Wert (Dielektrizitätskonstante) größer als etwa 4,0 oder auch größer als etwa 7,0. In solchen Ausführungsformen können die dielektrischen Schichten 264-1 und 264-2 mit hohem k-Wert jeweils aus mindestens einem Material gebildet werden, das ausgewählt ist unter: Al2o3, HfAlO, HfAlON, AlZrO, HfO2, HfSiOx, HfAlOx, HfZrSiOx, HfSiON, LaAlO3, ZrO2, oder einer Kombination davon. Die dielektrischen Schichten 264-1 und 264-2 mit hohem k-Wert können unter Verwendung eines geeigneten Prozesses, wie zum Beispiel LD, CVD, PVD, Plattieren oder Kombinationen davon, so gebildet werden, dass sie über dem mittigen Abschnitt 231-1 der linken oberen Finne 218-1 (mit der Oxidschicht 222 darüber) bzw. über dem mittigen Abschnitt 231-2 der rechten oberen Finne 218-2 (mit der Oxidschicht 222 darüber) liegt.
  • In einigen Ausführungsformen können die Gate-Elektroden 262-1 und 262-2 jeweils ein Metallmaterial enthalten, wie zum Beispiel Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi oder Kombinationen davon. In einigen alternativen Ausführungsformen können die Gate-Elektroden 262-1 und 262-2 jeweils ein Polysiliziummaterial enthalten, wobei das Polysiliziummaterial mit einer gleichmäßigen oder ungleichmäßigen Dotierungskonzentration dotiert sein kann. Die Gate-Elektroden 262-1 und 262-2 können unter Verwendung eines geeigneten Prozesses, wie zum Beispiel LD, CVD, PVD, Plattieren oder Kombination davon, so ausgebildet werden, dass sie über dem mittigen Abschnitt 231-1 der linken oberen Finne 218-1 (mit der Dielektrikumschicht 264-1 mit hohem k-Wert und der Oxidschicht 222 darüber) bzw. über dem mittigen Abschnitt 231-2 der rechten oberen Finne 218-2 (mit der Dielektrikumschicht 264-2 mit hohem k-Wert und der Oxidschicht 222 darüber) liegen.
  • Entsprechend der Operation 134 von 1C, ist 18A eine perspektivische Ansicht der Halbleitervorrichtung 200, die Kontaktstecker 280-1, 282-1, 280-2 und 282-2 enthält, die auf einer der verschiedenen Fertigungsstufen ausgebildet werden, gemäß einigen Ausführungsformen; 18B ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie b-b (der Y-Achse) von 18A; und 18C ist eine Querschnittsansicht der Halbleitervorrichtung 200 entlang der Linie c-c (der Y-Achse) von 18A. In einigen Ausführungsformen werden die Kontaktstecker 280-1, 282-1, 280-2 und 282-2 so ausgebildet, dass sie sich durch eine IMD- oder ILD-Schicht 284 erstrecken (in den 18B und 18C gezeigt), die über der IMD- oder ILD-Schicht 256 angeordnet ist. Genauer gesagt, wie in den Querschnittsansichten von 18B und 18C besser zu sehen ist, erstreckt sich der Kontaktstecker 280-1 durch die IMD- oder ILD-Schicht 284, um die Gate-Elektrode 262-1 zu berühren; die Kontaktstecker 282-1 erstrecken sich jeweils durch die IMD- oder ILD-Schicht 284, um die jeweiligen Source/Drain-Strukturelemente 250 zu berühren; der Kontaktstecker 280-2 erstreckt sich durch die IMD- oder ILD-Schicht 284, um die Gate-Elektrode 262-2 zu berühren; und die Kontaktstecker 282-2 erstrecken sich jeweils durch die IMD- oder ILD-Schicht 284, um die jeweiligen Source/Drain-Strukturelemente 252 zu berühren.
  • In einigen Ausführungsformen können die Kontaktstecker 280-1, 282-1, 280-2 und 282-2 jeweils ein Metallmaterial wie zum Beispiel Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi oder Kombinationen davon enthalten. Die Kontaktstecker 280-1, 282-1, 280-2 und 282-2 können jeweils durch Ausführen mindestens einiger der folgenden Prozesse ausgebildet werden: Bilden einer strukturierbaren Schicht (zum Beispiel einer Hartmaskenschicht, einer Photoresistschicht usw.) über der IMD- oder ILD-Schicht 284, wobei die strukturierbare Schicht Öffnungen hat, die auf jeweilige Bereiche ausgerichtet sind, wo die Kontaktstecker ausgebildet werden sollen; Verwenden der strukturierbaren Schicht als eine Maske zum Ausführen mindestens eines Trocken-/Nassätzprozesses, um durch die IMD- oder ILD-Schicht 284 zu ätzen, dergestalt, dass jeweilige leitfähige Strukturelemente (zum Beispiel die Gate-Elektrode 262-1, die Source/Drain-Strukturelemente 250, die Gate-Elektrode 262-2, die Source/Drain-Strukturelemente 252) freigelegt werden; und Verwenden eines geeigneten Prozesses wie zum Beispiel LD, CVD, PVD, Plattieren oder Kombination davon, um die geätzten Abschnitte der IMD- oder ILD-Schicht 284 mit dem oben erwähnten Metallmaterial (zum Beispiel W) zu füllen.
  • In einigen Ausführungsformen können nach der Bildung der Kontaktstecker 280-1, 282-1, 280-2 und 282-2 die mindestens zwei FinFETs, wie oben angesprochen, jeweils in den Logik- und HF-Regionen ausgebildet werden. Genauer gesagt, bilden die linke obere Finne 218-1, die Oxidschicht 222, die Source/Drain-Strukturelemente 250, der erste Abstandshalter 236, der Gate-Stapel 260-1 und die Kontaktstecker 280-1 und 282-1 einen FinFET in der Logik-Region (im Folgenden „Logik-FinFET“), wobei die linke obere Finne 218-1 als der Leitungskanal dient und die Kontaktstecker 208-1 und 282-1 jeweils als Gate- und Source/Drain-Kontakte dienen; und die rechte obere Finne 218-2, die Oxidschicht 222, die Source/Drain-Strukturelemente 252, der zweite Abstandshalter 246, der Gate-Stapel 260-2 und der Kontaktstecker 280-2 und 282-2 bilden einen weiteren FinFET in der HF-Region (im Folgenden „HF-FinFET“), wobei die rechte obere Finne 218-2 als der Leitungskanal dient und die Kontaktstecker 208-2 und 282-2 jeweils als Gate- und Source/Drain-Kontakte dienen.
  • Wie mit Bezug auf die 13B und 13C5 beschrieben, ist die laterale Distanz 248-1 in der Logik-Region, um die sich der erste Abstandshalter 236 von der Seitenwand 235b erstreckt, wesentlich kürzer als die laterale Distanz 248-2 in der HF-Region, um die sich der zweite Abstandshalter 246 von der Seitenwand 237b erstreckt. Wir wenden uns wieder den 18B und 18C zu, wo dementsprechend die Source/Drain-Strukturelemente 252 und das Gate-Strukturelement 260-2 des HF-FinFET seitlich durch den zweiten Abstandshalter 246 um eine längere Distanz 248-2 getrennt sein können als im Vergleich zu der Trennungsdistanz 248-1 zwischen den Source/Drain-Strukturelementen 250 und dem Gate-Strukturelement 260-1 des Logik-FinFET.
  • Darum können die oben erwähnten Probleme (zum Beispiel die hohe parasitische Kapazität, die zwischen den Gate- und Source/Drain-Strukturelementen induziert wird), die in herkömmlichen FinFETs festzustellen sind, vermieden werden. Zum Beispiel enthält der zweite Abstandshalter 246 des HF-FinFET mehrere dielektrische Schichten, von denen mindestens eine auf ihrer originalen Dicke gehalten wird (zum Beispiel die Schichten von 246a), dergestalt, dass eine parasitische Kapazität zwischen den jeweiligen Gate- und Source/Drain-Strukturelementen vorteilhaft unterdrückt werden kann. Darüber hinaus können unter Verwendung des offenbarten Verfahrens 100 zum Herstellen einer Halbleitervorrichtung (zum Beispiel der Halbleitervorrichtung 200) zwei FinFETs, die jeweilige verschiedene Abstandshalterdicken haben, gleichzeitig ausgebildet werden. Zum Beispiel können der Logik-FinFET, der in der Regel weniger empfindlich auf die parasitische Kapazität reagiert, und der HF-FinFET, der in der Regel empfindlicher auf die parasitische Kapazität reagiert, gleichzeitig so ausgebildet werden, dass sie jeweilige geeignete Abstandshalterdicken haben.
  • 19A ist eine perspektivische Ansicht der Halbleitervorrichtung 200', die Kontaktstecker 280-1, 282-1, 280-2 und 282-2 enthält, die auf einer der verschiedenen Fertigungsstufen ausgebildet werden, gemäß einigen Ausführungsformen. 19B ist eine Querschnittsansicht der Halbleitervorrichtung 200' entlang der Linie b-b (der Y-Achse) von 19A; und 18C ist eine Querschnittsansicht der Halbleitervorrichtung 200' entlang der Linie c-c (der Y-Achse) von 19A. Wie zuvor besprochen, kann der erste Abschnitt 236a des ersten Abstandshalters 236 eine Dicke im Wesentlichen nahe null haben (d. h. ohne einen solchen ersten Abschnitt 236a des ersten Abstandshalters 236). Wie in 19B gezeigt, enthält der erste Abstandshalter 236 der Halbleitervorrichtung 200' lediglich den Abschnitt 236b und weist nicht den Abschnitt 236a auf. Im Gegensatz dazu hat, wie in 19C gezeigt, der zweite Abstandshalter 246 der Halbleitervorrichtung 200' weiterhin zwei Abschnitte (246a, 246b). Wie zuvor besprochen, kann jeder der Abschnitte 236b, 246a, 246b eines oder mehrere von Folgendem enthalten: Siliziumoxid (SiO), Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN) oder ein anderes geeignetes Material.
  • In diesem Fall ist die Breite des ersten Abstandshalters 236 (d. h. 236b in dieser Ausführungsform), der sich entlang der Y-Achse in der Logik-Region erstreckt, wie in 19B gezeigt, wesentlich kürzer als die Breite des zweiten Abstandshalters 246, der sich entlang der Y-Achse in der HF-Region erstreckt, wie in 19C gezeigt. Dementsprechend können die Source/Drain-Strukturelemente 252 und das Gate-Strukturelement 260-2 des HF-FinFET seitlich durch den zweiten Abstandshalter 246 um eine längere Distanz als im Vergleich zu der Trennungsdistanz zwischen den Source/Drain-Strukturelementen 250 und dem Gate-Strukturelement 260-1 des Logik-FinFET getrennt sein. Darum können die oben erwähnten Probleme (zum Beispiel die hohe parasitische Kapazität, die zwischen den Gate- und Source/Drain-Strukturelementen induziert wird), die in herkömmliche FinFETs festzustellen ist, vermieden werden.
  • In einer Ausführungsform, wie in den 19B und 19C gezeigt, gibt es eine Schutzschicht 293, die außerhalb der Gate-Elektrode 262-1 in der Logik-Region gebildet wird, und es gibt eine Schutzschicht 294, die außerhalb der Gate-Elektrode 262-2 in der HF-Region gebildet wird. Die Schutzschicht 293 und die Schutzschicht 294 können Siliziumoxid (SiOx) enthalten, um Beschädigungen aus dem Poly-Ätzen zu reparieren. In einem Beispiel werden die Schutzschicht 293 und die Schutzschicht 294 nach der Operation 130 ausgebildet, in der die mehreren Dummy-Stapel entfernt werden, um jeweils mehrere Hohlräume zu bilden, und vor der Operation 132, in der jeder der mehreren Hohlräume mit einem jeweiligen Gate-Strukturelement gefüllt wird. In einem anderen Beispiel sind die Schutzschicht 293 und die Schutzschicht 294 Teil des Gate-Strukturelements 260-1 bzw. des Gate-Strukturelements 260-2. Das heißt, die Schutzschicht 293 und die Schutzschicht 294 können mit dem Gate-Strukturelement 260-1 bzw. dem Gate-Strukturelement 260-2 ausgebildet werden. In einer Ausführungsform sind - während die Breite der Schutzschicht 293, die sich entlang der Y-Achse in der Logik-Region erstreckt, die gleiche oder eine ähnliche ist wie die Breite der Schutzschicht 294, die sich entlang der Y-Achse in der HF-Region erstreckt - die Source/Drain-Strukturelemente 252 und das Gate-Strukturelement 260-2 des HF-FinFET auch wieder seitlich um eine längere Distanz als im Vergleich zu der Trennungsdistanz zwischen den Source/Drain-Strukturelementen 250 und dem Gate-Strukturelement 260-1 des Logik-FinFET getrennt.
  • Obgleich das oben beschriebene Verfahren 100 die Herstellung einer Halbleitervorrichtung betrifft, die mindestens einen Logik-FinFET und einen HF-FinFET enthält, ist anzumerken, dass das Verfahren 100 auch zum Herstellen eines von Logik- und HF-FinFETs verwendet werden kann, ohne dass der Geltungsbereich der vorliegenden Offenbarung verlassen wird. Um zum Beispiel einen HF-FinFET zu bilden, können die Operationen 118 und 120 des Verfahrens 100 übersprungen werden; um einen Logik-FinFET (mit nur einem Abschnitt des Abstandshalters) zu bilden, können die Operationen 118, 122 und 124 des Verfahrens 100 übersprungen werden.
  • In einer Ausführungsform enthält eine Halbleitervorrichtung: erste und zweite Finnenstrukturen, die auf einem Substrat angeordnet sind, die sich jeweils parallel zu einer Achse erstrecken; ein erstes Gate-Strukturelement, das die erste Finnenstruktur quert, um über einem mittigen Abschnitt der ersten Finnenstruktur zu liegen; ein zweites Gate-Strukturelement, das die zweite Finnenstruktur quert, um über einem mittigen Abschnitt der zweiten Finnenstruktur zu liegen; einen ersten Abstandshalter, der umfasst: einen ersten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Abschnitts des ersten Abstandshalters in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abstandshalter, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des zweiten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken.
  • In einer anderen Ausführungsform enthält eine Halbleitervorrichtung: erste und zweite Finnenstrukturen, die auf einem Substrat angeordnet sind, die sich jeweils parallel zu einer Achse erstrecken; ein erstes Gate-Strukturelement, das die erste Finnenstruktur quert, um über einem mittigen Abschnitt der ersten Finnenstruktur zu liegen; ein zweites Gate-Strukturelement, das die zweite Finnenstruktur quert, um über einem mittigen Abschnitt der zweiten Finnenstruktur zu liegen; einen ersten Abstandshalter, der umfasst: einen ersten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Abschnitts des ersten Abstandshalters in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abstandshalter der umfasst: einen ersten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des zweiten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Abschnitts des zweiten Abstandshalters in entgegengesetzten Richtungen der Achse erstrecken, wobei eine Dicke des ersten Abschnitts des zweiten Abstandshalters wesentlich dünner ist als eine Dicke des ersten Abschnitts des ersten Abstandshalters.
  • In einer weiteren Ausführungsform enthält ein Verfahren zum Bilden eines Finnen-Feldeffekttransistors (FinFET): Bilden erster und zweiter Finnenstrukturen, die jeweils von einer oberen Grenzfläche eines Isolierungsstrukturelement vorstehen; Bilden eines ersten Dummy-Stapels, der einen mittigen Abschnitt der ersten Finnenstruktur quert, und einen zweiten Dummy-Stapel, der einen mittigen Abschnitt der zweiten Finnenstruktur quert; Bilden einer ersten Dielektrikumschicht über den ersten und zweiten Dummy-Stapeln; Ätzen eines Abschnitts der ersten Dielektrikumschicht, die über dem ersten Dummy-Stapel liegt; Bilden einer zweiten Dielektrikumschicht über den ersten und zweiten Dummy-Stapeln; und Ätzen der zweiten Dielektrikumschicht, um einen ersten Abstandshalter zu bilden, der sich entlang einer Seitenwand des ersten Dummy-Stapels erstreckt, und einen zweiten Abstandshalter zu bilden, der sich entlang einer Seitenwand des zweiten Dummy-Stapels erstreckt, wobei die ersten und zweiten Abstandshalter jeweils sowohl die ersten als auch die zweiten dielektrischen Schichten umfassen, wobei die erste Dielektrikumschicht des ersten Abstandshalters wesentlich dünner ist als die erste Dielektrikumschicht des zweiten Abstandshalters.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, damit der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann leuchtet ein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile der Ausführungsformen zu erreichen, die im vorliegenden Text vorgestellt wurden. Der Fachmann erkennt ebenso, dass solche äquivalenten Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen daran vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62591305 [0001]

Claims (21)

  1. Beansprucht wird:
  2. Halbleitervorrichtung, die Folgendes umfasst: erste und zweite Finnenstrukturen, die auf einem Substrat angeordnet sind, die sich jeweils parallel zu einer Achse erstrecken; ein erstes Gate-Strukturelement, das die erste Finnenstruktur quert, um über einem mittigen Abschnitt der ersten Finnenstruktur zu liegen; ein zweites Gate-Strukturelement, das die zweite Finnenstruktur quert, um über einem mittigen Abschnitt der zweiten Finnenstruktur zu liegen; einen ersten Abstandshalter, der Folgendes umfasst: einen ersten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Abschnitts des ersten Abstandshalters in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abstandshalter, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des zweiten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die ersten und zweiten Gate-Strukturelemente jeweils eine Gate-Dielektrikumschicht und mindestens eine leitfähige Gate-Schicht, die über der Gate-Dielektrikumschicht angeordnet ist, umfassen.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die Gate-Dielektrikumschicht eine Dielektrikumschicht mit hohem k-Wert umfasst und die leitfähige Gate-Schicht mindestens eine Metallschicht oder eine Polysiliziumschicht umfasst.
  5. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die zwei Schichten des ersten Abschnitts des ersten Abstandshalters über ersten Seitenabschnitten der ersten Finnenstruktur liegen, die jeweils neben dem mittigen Abschnitt liegen.
  6. Halbleitervorrichtung nach Anspruch 4, wobei die zwei Schichten des zweiten Abschnitts des ersten Abstandshalters über zweiten Seitenabschnitten der ersten Finnenstruktur liegen, die jeweils neben den ersten Seitenabschnitten liegen.
  7. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren Folgendes umfasst: ein Paar erster Source/Drain-Strukturelemente entlang der ersten Finnenstruktur, die an Außenseiten des zweiten Abschnitts des ersten Abstandshalters angeordnet sind; und ein Paar zweiter Source/Drain-Strukturelemente entlang der zweiten Finnenstruktur, die an Außenseiten des zweiten Abschnitts des zweiten Abstandshalters angeordnet sind.
  8. Halbleitervorrichtung nach Anspruch 6, wobei das Paar erster Source/Drain-Strukturelemente elektromagnetisch von dem ersten Gate-Strukturelement durch mindestens den ersten Abstandshalter isoliert ist und das Paar zweiter Source/Drain-Strukturelemente elektromagnetisch von dem zweiten Gate-Strukturelement durch mindestens den zweiten Abstandshalter isoliert ist.
  9. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten Abstandshalter jeweils aus einem dielektrischen Material gebildet sind.
  10. Halbleitervorrichtung, die Folgendes umfasst: erste und zweite Finnenstrukturen, die auf einem Substrat angeordnet sind, die sich jeweils parallel zu einer Achse erstrecken; ein erstes Gate-Strukturelement, das die erste Finnenstruktur quert, um über einem mittigen Abschnitt der ersten Finnenstruktur zu liegen; ein zweites Gate-Strukturelement, das die zweite Finnenstruktur quert, um über einem mittigen Abschnitt der zweiten Finnenstruktur zu liegen; einen ersten Abstandshalter, der Folgendes umfasst: einen ersten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Abschnitts des ersten Abstandshalters in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abstandshalter, der Folgendes umfasst: einen ersten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des zweiten Gate-Strukturelements in entgegengesetzten Richtungen der Achse erstrecken; und einen zweiten Abschnitt, der zwei Schichten umfasst, die sich jeweils von den Seitenwänden des ersten Abschnitts des zweiten Abstandshalters in entgegengesetzten Richtungen der Achse erstrecken, wobei eine Dicke des ersten Abschnitts des zweiten Abstandshalters wesentlich dünner ist als eine Dicke des ersten Abschnitts des ersten Abstandshalters.
  11. Halbleitervorrichtung nach Anspruch 9, wobei die ersten und zweiten Gate-Strukturelemente jeweils eine Gate-Dielektrikumschicht und mindestens eine leitfähige Gate-Schicht, die über der Gate-Dielektrikumschicht angeordnet ist, umfassen.
  12. Halbleitervorrichtung nach Anspruch 10, wobei die Gate-Dielektrikumschicht eine Dielektrikumschicht mit hohem k-Wert umfasst und die leitfähige Gate-Schicht mindestens eine Metallschicht oder eine Polysiliziumschicht umfasst.
  13. Halbleitervorrichtung nach Anspruch 9 oder 10, die des Weiteren Folgendes umfasst: ein erstes Source/Drain-Strukturelement entlang der ersten Finnenstruktur, das an einer Seite des zweiten Abschnitts des ersten Abstandshalters angeordnet ist; und ein zweites Source/Drain-Strukturelement entlang der zweiten Finnenstruktur, das an einer Seite des zweiten Abschnitts des zweiten Abstandshalters angeordnet ist.
  14. Halbleitervorrichtung nach Anspruch 12, wobei das erste Source/Drain-Strukturelement elektromagnetisch von dem ersten Gate-Strukturelement durch mindestens den ersten Abstandshalter isoliert ist und das zweite Source/Drain-Strukturelement elektromagnetisch von dem zweiten Gate-Strukturelement durch mindestens den zweiten Abstandshalter isoliert ist.
  15. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 9 bis 13, wobei das erste Gate-Strukturelement über Seitenwänden und einer obersten Grenze des mittigen Abschnitts der ersten Finnenstruktur liegt und das zweite Gate-Strukturelement über Seitenwänden und einer obersten Grenze des mittigen Abschnitts der zweiten Finnenstruktur liegt.
  16. Halbleitervorrichtung nach einem der vorangehenden Ansprüche 9 bis 14, wobei der erste Abschnitt des ersten Abstandshalters über Seitenwänden und einer obersten Grenze eines ersten Seitenabschnitts der ersten Finnenstruktur liegt und der erste Abschnitt des zweiten Abstandshalters über Seitenwänden und einer obersten Grenze eines ersten Seitenabschnitts der zweiten Finnenstruktur liegt.
  17. Halbleitervorrichtung nach Anspruch 15, wobei der zweite Abschnitt des ersten Abstandshalters über Seitenwänden und einer obersten Grenze eines zweiten Seitenabschnitts der ersten Finnenstruktur liegt, der sich unmittelbar neben dem ersten Seitenabschnitt der ersten Finnenstruktur befindet, und der zweite Abschnitt des zweiten Abstandshalters über Seitenwänden und einer obersten Grenze eines zweiten Seitenabschnitt der zweiten Finnenstruktur liegt, der sich unmittelbar neben dem ersten Seitenabschnitt der zweiten Finnenstruktur befindet.
  18. Verfahren zum Bilden eines Finnen-Feldeffekttransistors (FinFET), das Folgendes umfasst: Bilden erster und zweiter Finnenstrukturen, die jeweils von einer oberen Grenzfläche eines Isolierungsstrukturelements vorstehen; Bilden eines ersten Dummy-Stapels, der einen mittigen Abschnitt der ersten Finnenstruktur quert, und eines zweiten Dummy-Stapels, der einen mittigen Abschnitt der zweiten Finnenstruktur quert; Bilden einer ersten Dielektrikumschicht über den ersten und zweiten Dummy-Stapeln; Ätzen eines Abschnitts der ersten Dielektrikumschicht, die über dem ersten Dummy-Stapel liegt; Bilden einer zweiten Dielektrikumschicht über den ersten und zweiten Dummy-Stapeln; und Ätzen der zweiten Dielektrikumschicht, um einen ersten Abstandshalter zu bilden, der sich entlang einer Seitenwand des ersten Dummy-Stapels erstreckt, und einen zweiten Abstandshalter zu bilden, der sich entlang einer Seitenwand des zweiten Dummy-Stapels erstreckt, wobei die ersten und zweiten Abstandshalter jeweils sowohl die ersten als auch die zweiten dielektrischen Schichten umfassen, wobei die erste Dielektrikumschicht des ersten Abstandshalters wesentlich dünner ist als die erste Dielektrikumschicht des zweiten Abstandshalters.
  19. Verfahren nach Anspruch 17, wobei der erste Abstandshalter einen Seitenabschnitt der ersten Finnenstruktur umgibt, wobei sich der Seitenabschnitt unmittelbar neben dem mittigen Abschnitt der ersten Finnenstruktur befindet, und der zweite Abstandshalter einen Seitenabschnitt der zweiten Finnenstruktur umgibt, wobei sich der Seitenabschnitt unmittelbar neben dem mittigen Abschnitt der zweiten Finnenstruktur befindet.
  20. Verfahren nach Anspruch 17 oder 18, das des Weiteren Folgendes umfasst: Bilden eines ersten Source/Drain-Strukturelements entlang der ersten Finnenstruktur und seitlich neben einer Außenseitenwand des ersten Abstandshalters und einer zweiten Source/Drain-Strukturelement entlang der zweiten Finnenstruktur und seitlich neben einer Außenseitenwand des zweiten Abstandshalters; Entfernen der ersten und zweiten Dummy-Stapel, um jeweilige Hohlräume zu bilden; Bilden erster und zweiter Gate-Strukturelemente in den jeweiligen Hohlräumen.
  21. Verfahren nach Anspruch 19, das des Weiteren Folgendes umfasst: Bilden jeweiliger Kontaktstrukturen, die mit den ersten und zweiten Source/Drain-Strukturelementen und den ersten und zweiten Gate-Strukturelementen gekoppelt sind.
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