DE102020125837A1 - Kapazitätsreduzierung für eine vorrichtung mit einer rückseitigen leistungsversorgungsschiene - Google Patents

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DE102020125837A1
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Shi Ning
Chih-Hao Wang
Kuo-Cheng Chiang
Kuan-Lun Cheng
Wen-Ting Lan
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    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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Abstract

Eine Halbleitertransistorvorrichtung weist eine Kanalstruktur, eine Gatestruktur, eine erste epitaktische Source-/Drainstruktur, eine zweite epitaktische Source-/Drainstruktur, einen Gatekontakt und einen rückseitigen Source-/Drainkontakt auf. Die Gatestruktur umschließt die Kanalstruktur. Die erste epitaktische Source/Drainstruktur und die zweite epitaktische Source/Drainstruktur sind an entgegengesetzten Enden der Kanalstruktur angeordnet. Der Gatekontakt ist auf der Gatestruktur angeordnet. Der rückseitige Source-/Drainkontakt ist unter der ersten epitaktischen Source-/Drainstruktur angeordnet. Die erste epitaktische Source-/Drainstruktur weist eine konkave untere Fläche auf, die den rückseitigen Source-/Drainkontakt kontaktiert.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Serien-Nr. 63/022, 666, die am 11. Mai 2020 eingereicht wurde und die hier durch Rückbezug in ihrer Gänze aufgenommen ist.
  • STAND DER TECHNIK
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Eine derartige Miniaturisierung erhöhte außerdem die Komplexität der Verarbeitung und Herstellung von ICs.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 zeigt eine Querschnittsansicht einiger Ausführungsformen einer Halbleitertransistorvorrichtung, die eine rückseitige Leistungsversorgungsschiene aufweist.
    • 2 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen einer Halbleitertransistorvorrichtung, die eine rückseitige Leistungsversorgungsschiene aufweist.
    • 3 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen einer Halbleitertransistorvorrichtung, die eine rückseitige Leistungsversorgungsschiene aufweist.
    • 4 zeigt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen einer Halbleitertransistorvorrichtung, die eine rückseitige Leistungsversorgungsschiene aufweist.
    • 5 zeigt eine perspektivische Ansicht einiger Ausführungsformen einer Halbleitertransistorvorrichtung, die eine rückseitige Leistungsversorgungsschiene aufweist.
    • 6A ist eine Querschnittsansicht einiger Ausführungsformen einer Halbleitertransistorvorrichtung, die entlang der Linie A-A' von 5 gezeichnet ist.
    • 6B ist eine Querschnittsansicht einiger Ausführungsformen einer Halbleitertransistorvorrichtung, die entlang der Linie B-B' von 5 gezeichnet ist.
    • 6C zeigt eine Querschnittsansicht einiger Ausführungsformen einer Halbleitertransistorvorrichtung, die entlang der Linie C-C' von 5 gezeichnet ist.
    • 7 bis 27B zeigen verschiedene Ansichten einiger Ausführungsformen eines Verfahrens zum Ausbilden einer Halbleitertransistorvorrichtung, die eine rückseitige Leistungsversorgungsschiene aufweist, bei verschiedenen Stufen.
    • 28 zeigt ein Ablaufdiagramm einiger Ausführungsformen des Verfahrens, das 7 bis 27B entspricht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit, und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Wie hier verwendet, sollen „etwa“, „ungefähr“, „näherungsweise“ oder „im Wesentlichen“ im Allgemeinen innerhalb von 20 Prozent, oder innerhalb von 10 Prozent oder innerhalb von 5 Prozent eines gegebenen Wertes oder Bereichs bedeuten. Die hier angegebenen numerischen Größen sind ungefähre Angaben, was bedeutet, dass die Verwendung des Begriffs „etwa“, „ungefähr“, „näherungsweise“ oder „im Wesentlichen“ angenommen werden kann, wenn er nicht ausdrücklich angegeben wird.
  • Gate-all-Around-Transistorstrukturen (GAA-Transistorstrukturen) können mithilfe eines beliebigen geeigneten Verfahrens strukturiert werden. Zum Beispiel können die Strukturen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen, als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer können dann zum Strukturieren der GAA-Transistorstrukturen verwendet werden. Nach dem Ausbilden der GAA-Transistorstrukturen kann eine Interconnect-Struktur darüber ausgebildet werden, die Leistungsversorgungsschienen und Signalleitungen aufweist, welche innerhalb von dielektrischen Zwischenschichten (ILD-Schichten) angeordnet sind.
  • Wenn der Halbleiterprozess weiter, zum Beispiel über 3 nm hinaus, schrumpft, wird das derzeitige Leistungsversorgungsschienendesign eine komplexe Metallschicht-Leitungswegführung im Back-End-of-Line (BEOL) aufweisen. Als Folge einer komplexen Metallschicht-Leitungswegführung werden mehr Masken benötigt, und ein Spannungsabfall (der auch als IR-Abfall bezeichnet wird) wird in Mitleidenschaft gezogen, wenn Metalldrähte dünner werden.
  • Angesichts des Vorstehenden bezieht sich die vorliegende Offenbarung auf eine Halbleitertransistorvorrichtung, die eine rückseitige Leistungsversorgungsschiene aufweist, und Herstellungsverfahren von dieser. Durch Verlegen der Leistungsversorgungsschiene von einer Vorderseite auf eine Rückseite der Halbleitertransistorvorrichtung wird die Metallschicht-Leitungswegführung im BEOL entspannter. Daher werden weniger Masken benötigt, der IR-Abfall wird verbessert und sowohl die Leistungsversorgungsschienenfläche als auch das aktive Gebiet können vergrößert werden.
  • Insbesondere beziehen sich einige Ausführungsformen der vorliegenden Offenbarung auf eine GAA-Vorrichtung. Die GAA-Vorrichtung weist auf: eine Kanalstruktur, eine Gatestruktur, die die Kanalstruktur umschließt, eine erste epitaktische Source-/Drainstruktur und eine zweite epitaktische Source-/Drainstruktur, die auf gegenüberliegenden Enden der Kanalstruktur angeordnet sind, und einen Gatekontakt, der auf der Gatestruktur angeordnet ist. Die GAA-Vorrichtung weist ferner auf: ein rückseitiges Source-/Drainkontaktlanding auf einer ausgesparten unteren Fläche der ersten epitaktischen Source-/Drainstruktur, und eine rückseitige Leistungsversorgungsschiene, die unter dem rückseitigen Source-/Drainkontakt angeordnet und ihn kontaktiert. Der rückseitige Source-/Drainkontakt und die rückseitige Leistungsversorgungsschiene können zum Beispiel Metallmaterialien aufweisen. In einigen Ausführungsformen kann eine untere Fläche der ersten epitaktischen Source-/Drainstruktur bis zu einer Position ausgespart werden, die tiefer ist als eine untere Fläche der Gatestruktur oder der Kanalstruktur. Daher kann die Zellkapazität reduziert werden.
  • In einigen Ausführungsformen wird der rückseitige Source-/Drainkontakt selbstjustierend ausgebildet, indem ein rückseitiger Opferkontakt vor dem Ausbilden der ersten epitaktischen Source-/Drainstruktur ausgebildet wird. Der rückseitige Dummy-Kontakt wird später selektiv entfernt und durch den rückseitigen Source-/Drainkontakt ersetzt, so dass eine Overlay-Verschiebung des Kontakt-Landings eliminiert wird.
  • In einigen zusätzlichen Ausführungsformen weist die GAA-Vorrichtung ferner eine rückseitige dielektrische Abdeckung auf, die unter der Gatestruktur und der zweiten epitaktischen Source-/Drainstruktur angeordnet ist. Die rückseitige dielektrische Abdeckung kann ein Oxid, ein Nitrid, ein Kohlenstoffnitrid oder Low-k-Dielektrikumsmaterialien aufweisen. Die rückseitige dielektrische Abdeckung ersetzt ein ursprüngliches Halbleiterkörpermaterial und verringert daher die Zellkapazität und eliminiert dadurch Stromleckprobleme, wie z.B. einen Leckstrom zwischen der Gatestruktur und dem rückseitigen Source-/Drainkontakt.
  • Außerdem kann die zweite epitaktische Source-/Drainstruktur eine ausgesparte untere Fläche aufweisen. Eine untere Fläche der zweiten epitaktischen Source-/Drainstruktur kann bis zu einer Position ausgespart werden, die vertikal auf eine untere Fläche der Gatestruktur ausgerichtet oder sogar tiefer ist als diese. Daher kann die Zellkapazität weiter reduziert werden.
  • Die hier vorgestellten GAA-Vorrichtungen weisen eine p-GAA-Vorrichtung oder eine n-GAA-Vorrichtung auf. Außerdem können die GAA-Vorrichtungen ein oder mehrere Kanalgebiete (z.B. Halbleiter-Nanodrähte, Nanopunkte usw.) aufweisen, die mit einer einzelnen, zusammenhängenden Gatestruktur oder mehreren Gatestrukturen assoziiert sind. Ein Durchschnittsfachmann kann andere Beispiele für Halbleitertransistorvorrichtungen erkennen, die von Aspekten der vorliegenden Offenbarung profitieren können. Die GAA-Vorrichtungen können ein Abschnitt einer integrierten Schaltung (IC) sein, die einen statischen Direktzugriffspeicher (SRAM), logische Schaltungen, passive Komponenten, wie z.B. Widerstände, Kondensatoren und Induktivitäten, und/oder aktive Komponenten, wie z.B. p-Feldeffekttransistoren (PFETs), n-FETs (NFETs), Mehrfachgate-FETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Biopolartransistoren, Hochvolt-Transistoren, Hochfrequenz-Transistoren, andere Speicherzellen und Kombinationen davon aufweisen kann.
  • 1 zeigt eine Querschnittsansicht einer Halbleitertransistorvorrichtung 100 gemäß einigen Ausführungsformen. Die Halbleitertransistorvorrichtung 100 weist eine Kanalstruktur 102 und eine Gatestruktur 104, die die Kanalstruktur 102 umschließt, auf. Die Kanalstruktur 102 kann einen Stapel von Halbleiterschichten aufweisen, die durch einen Stapel von Metallkomponenten der Gatestruktur 104 getrennt und von ihm umgeben sind. Eine erste epitaktische Source-/Drainstruktur 10 und eine zweite epitaktische Source-/Drainstrukturlo8 werden auf gegenüberliegenden Enden der Kanalstruktur 102 angeordnet. Innenspacer 128 werden auf gegenüberliegenden Enden der Metallkomponenten der Gatestruktur 104 angeordnet, um die Gatestruktur 104 von der ersten und der zweiten epitaktischen Source-/Drainstruktur 106, 108 zu isolieren. In einigen Ausführungsformen werden Gatespacer 134 entlang gegenüberliegender Seitenwände eines oberen Abschnitts der Gatestruktur 104 angeordnet. Die Außenflächen der Innenspacer 128 können im Wesentlichen komplanar mit Außenflächen der Kanalstruktur 102 und/oder der Gatespacer 134 sein. In einigen Ausführungsformen wird eine obere Isolationsstruktur 220 in Gräben zwischen den Gatespacern 134 angeordnet. Die obere Isolationsstruktur 220 stellt eine elektrische Isolation zwischen den Gatestrukturen 104 bereit. Als ein Beispiel kann die Kanalstruktur 102 reine Siliziumschichten sein, die nicht mit p- und n-Verunreinigungen dotiert sind. Eine Dicke der Kanalstruktur 102 kann in einem Bereich zwischen ungefähr 3 nm und ungefähr 15 nm liegen. Als ein Beispiel kann die Gatestruktur 104 ein Gate-Dielektrikumsmaterial, wie z.B. High-K-Materialien (wobei K größer ist als 7), ein Austrittsarbeitsmetallmaterial und ein Füllmetallmaterial, wie z.B. Wolfram oder Aluminium, aufweisen. Eine Dicke der Gatestruktur 104 kann in einem Bereich zwischen ungefähr 2 nm und ungefähr 10 nm liegen. In einigen Ausführungsformen weisen die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 ein Halbleitermaterial, wie z.B. Silizium, Germanium oder Siliziumgermanium, auf. Die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 können sechseckige oder diamantähnliche Formen aufweisen. In einigen Ausführungsformen weisen die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 verschiedene Leitfähigkeitstypen auf. Zum Beispiel kann die erste epitaktische Source-/Drainstruktur 106 eine epitaktische N-Struktur sein, und die zweite epitaktische Source-/Drainstruktur 108 kann eine epitaktische P-Struktur sein, oder umgekehrt. Die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 können jeweils eine Source bzw. ein Drain der Halbleitertransistorvorrichtung 100 sein.
  • An einer Vorderseite der Halbleitertransistorvorrichtung 100 kann eine Vorderseiten-Interconnect-Struktur 114 über der Gatestruktur 104 und der ersten und der zweiten epitaktischen Source-/Drainstruktur 106,108 angeordnet sein. Die Vorderseiten-Interconnect-Struktur 114 kann mehrere Vorderseiten-Metallschichten 116 aufweisen, die innerhalb einer vorderseitigen dielektrischen Zwischenschicht 112 angeordnet und durch sie umgeben sind. Die Vorderseiten-Metallschichten 116 weisen vertikale Interconnects, wie z.B. Durchkontaktierungen oder Kontakte, und horizontale Interconnects, wie z.B. Metallleitungen, auf. Die Vorderseiten-Interconnect-Struktur 114 verbindet elektrisch verschiedene Merkmale oder Strukturen der Halbleitertransistorvorrichtung. Zum Beispiel kann ein Gatekontakt 110 auf der Gatestruktur 104 angeordnet und mit externen Schaltungen durch die Vorderseiten-Metallschichten 116 verbunden werden.
  • An einer Rückseite der Halbleitertransistorvorrichtung 100 wird in einigen Ausführungsformen ein rückseitiger Source-/Drainkontakt 120 derart angeordnet, dass er unter der ersten epitaktischen Source-/Drainstruktur 106 liegt und die erste epitaktische Source-/Drainstruktur 106 mit einer rückseitigen Leistungsversorgungsschiene 122 verbindet, die unter dem rückseitigen Source-/Drainkontakt 120 liegt. In einigen Ausführungsformen wird ein dielektrischer Seitenwandspacer 118 entlang einer Seitenwand des rückseitigen Source-/Drainkontakts 120 angeordnet und trennt den rückseitigen Source-/Drainkontakt 120 von der rückseitigen dielektrischen Abdeckung 126. Der rückseitige Source-/Drainkontakt 120 und die rückseitige Leistungsversorgungsschiene 122 können zum Beispiel Metallmaterialien aufweisen. Zum Beispiel kann der rückseitige Source-/Drainkontakt 120 ein Metall, wie z.B. Wolfram (W), Kobalt (Co), Ruthenium (Ru), Aluminium (AI), Kupfer (Cu) oder andere geeignete Materialien, aufweisen. Daher kann die erste epitaktische Source-/Drainstruktur 106 mit externen Schaltungen von der Rückseite der Halbleitertransistorvorrichtung 100 über den rückseitigen Source-/Drainkontakt 120 verbunden werden. Dadurch wird eine größere Flexibilität der Metallleitungswegführung bereitgestellt und die Zellkapazität kann reduziert werden.
  • Außerdem kann der rückseitige Source-/Drainkontakt 120 auf einer ausgesparten unteren Fläche 106b der ersten epitaktischen Source-/Drainstruktur 106 platziert werden. In einigen Ausführungsformen kann die untere Fläche 106b der ersten epitaktischen Source-/Drainstruktur 106 als eine konvexe Form ausgespart werden, die sich bis zu einer Position erstreckt, die vertikal tiefer ist als eine untere Fläche 104b der Gatestruktur 104.
  • Außerdem wird in einigen Ausführungsformen an der Rückseite der Halbleitertransistorvorrichtung 100 eine rückseitige dielektrische Abdeckung 126 unter der Gatestruktur 104 angeordnet. Die rückseitige dielektrische Abdeckung 126 kann sich außerdem unter die zweite epitaktische Source-/Drainstruktur 108 erstrecken. Die rückseitige dielektrische Abdeckung 126 ersetzt ein ursprüngliches Halbleiterkörpermaterial, hilft dabei, die Gatestruktur 105 und den rückseitigen Source-/Drainkontakt 120 zu trennen und zu isolieren, und reduziert daher die Zellkapazität und eliminiert Stromleckprobleme, wie z.B. einen Leckstrom zwischen der Gatestruktur 104 und dem rückseitigen Source-/Drainkontakt 120. Die rückseitige dielektrische Abdeckung 126 kann ein Oxid, ein Nitrid, ein Kohlenstoffnitrid oder Low-k-Dielektrikumsmaterialien aufweisen.
  • 2 zeigt eine Querschnittsansicht einer Halbleitertransistorvorrichtung 200, die eine rückseitige Leistungsversorgungsschiene aufweist, gemäß einigen Ausführungsformen. Neben Merkmalen, die unter Bezugnahme auf 1 offenbart sind, kann in einigen weiteren Ausführungsformen die untere Fläche 106b der ersten epitaktischen Source-/Drainstruktur 106 noch tiefer bis zu einer Position ausgespart werden, die vertikal jenseits einer unteren Fläche 102b der Kanalstruktur 102 liegt. Die Zellkapazität wird im Vergleich mit der Halbleitertransistorvorrichtung 100 von 1 weiter reduziert, wobei sich die untere Fläche 106b der ersten epitaktischen Source-/Drainstruktur 106 unter dem untersten Teil der Kanalstruktur 102 befindet.
  • 3 zeigt eine Querschnittsansicht einer Halbleitertransistorvorrichtung 300, die eine rückseitige Leistungsversorgungsschiene aufweist, gemäß einigen Ausführungsformen. Neben Merkmalen, die unter Bezugnahme auf 1 und 2 offenbart wurden, kann in einigen weiteren Ausführungsformen eine untere Fläche 108b der zweiten epitaktischen Source-/Drainstruktur 108 bis zu einer Position, die auf gleicher Höhe mit einer unteren Fläche 104b der Gatestruktur 104 liegt, zurückgesetzt sein und eine konkave Form aufweisen, wie in 1 und 2 dargestellt. Die Zellkapazität kann im Vergleich mit den Halbleitertransistorvorrichtungen 100, 200 von 1, 2 weiter reduziert werden.
  • 4 zeigt eine Querschnittsansicht einer Halbleitertransistorvorrichtung 400, die eine rückseitige Leistungsversorgungsschiene aufweist, gemäß einigen Ausführungsformen. Neben Merkmalen, die vorstehend offenbart wurden, kann in einigen weiteren Ausführungsformen die untere Fläche 108b der zweiten epitaktischen Source-/Drainstruktur 108 zu einer Position ausgespart werden, die vertikal tiefer ist als die untere Fläche 104b der Gatestruktur 104, und die Zellkapazität kann im Vergleich mit den Halbleitertransistorvorrichtungen 100, 200, 300 von 1, 2, 3 weiter reduziert werden.
  • 5 zeigt eine perspektivische Ansicht der Halbleitertransistorvorrichtung 400 von 4 gemäß einigen Ausführungsformen. 4 kann als die Querschnittsansicht betrachtet werden, die entlang der x-Richtung von 5 gezeichnet ist. 6A bis 6C können als die Querschnittsansichten betrachtet werden, die jeweils entlang der y-Richtung in einem Gategebiet, einem ersten Source-/Draingebiet und einem zweiten Source-/Draingebiet von 5 gezeichnet sind. Alternativ können 4 bis 6C und nachstehend weitere Figuren auch eigenständig sein, um verschiedene Ausführungsformen zu zeigen, und besprochene Merkmale, die mit einer Figur assoziiert sind, können, falls zutreffend, in einer anderen aufgenommen sein.
  • Wie in 5 bis 6C dargestellt, können in einigen Ausführungsformen eine untere Isolationsstruktur 160, eine mittlere Isolationsstruktur 132 und eine Hartmaske 136 gemeinsam als eine Isolationsstruktur wirken, die zwei Halbleitertransistorvorrichtungen 400a, 400b entlang der y-Richtung trennt. Wie in 6A dargestellt, weist in einigen Ausführungsformen eine Gatestruktur 104 eine Gatedielektrikumsschicht 232 und eine Gateelektrode 230 auf. Die Gateelektrode 230 weist eine oder mehrere Austrittsarbeitsmetallschicht(en) und ein Füllmetall auf. Die Gatedielektrikumsschicht 232 kann derart konform ausgebildet werden, dass sie Außenflächen der Gateelektrode 230 auskleidet. Die Gatedielektrikumsschicht 232 kann mit der unteren Isolationsstruktur 160 und einer Kanalstruktur 102 in Kontakt stehen. In einigen Ausführungsformen weist die Gatedielektrikumsschicht 232 ein High-x-Material (wobei κ größer ist als 7), wie z.B. Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Hafnium-Aluminiumoxid (HfAl02), Hafnium-Siliziumoxid (HfSiO2), Aluminiumoxid (Al2O3) oder andere geeignete Materialien, auf.
  • Wie in 5 und 6C dargestellt, kann eine erste epitaktische Source-/Drainstruktur 106 eine untere Fläche, die ausgespart (z.B. konvex) ist, und einen rückseitigen Source-/Drainkontakt 120, der mit der ausgesparten unteren Fläche elektrisch gekoppelt ist, aufweisen. Wie in 5, 6A und 6B dargestellt, kann eine zweite epitaktische Source-/Drainstruktur 108 eine untere Fläche, die ausgespart (z.B. konvex) ist, und eine rückseitige dielektrische Abdeckung 126, die direkt unter der zweiten epitaktischen Source-/Drainstruktur 108 und der Gatestruktur 104 angeordnet ist, aufweisen. Die rückseitige dielektrische Abdeckung 126 kann durch die untere Isolationsstruktur 160 umgeben sein. In einigen Ausführungsformen können Luftspalte 192 derart ausgebildet werden, das sie untere Abschnitte der ersten epitaktischen Source-/Drainstruktur 106 und der zweiten epitaktischen Source-/Drainstruktur 10 umgeben.
  • 7 bis 27B zeigen ein Verfahren zum Herstellen einer Halbleitertransistorvorrichtung bei verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. In einigen Ausführungsformen kann die in 7 bis 27B dargestellte Halbleitertransistorvorrichtung eine während einer Verarbeitung einer integrierten Schaltung (IC) gefertigte Zwischenvorrichtung oder ein Abschnitt davon sein, die/der einen statischen Direktzugriffspeicher (SRAM), logische Schaltungen, passive Komponenten, wie z.B. Widerstände, Kondensatoren und Induktivitäten, und/oder aktive Komponenten, wie z.B. p-Feldeffekttransistoren (PFETs), n-FETs (NFETs), Mehrfachgate-FETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Biopolartransistoren, Hochvolt-Transistoren, Hochfrequenz-Transistoren, andere Speicherzellen und Kombinationen davon aufweisen kann.
  • Wie in einer perspektivischen Ansicht von 7 dargestellt, wird in einigen Ausführungsformen eine gestapelte Struktur 150 auf einem Substrat 140 ausgebildet. In einigen Ausführungsformen kann das Substrat 140 ein Teil eines Wafers sein und kann Silizium (Si), Germanium (Ge), Siliziumgermanium (SiGe), Galliumarsenid (GaAs) oder andere geeignete Halbleitermaterialien aufweisen. In einigen Ausführungsformen ist das Substrat 140 eine SOI-Struktur (Halbleiter auf einem Isolator), die ein Bulk-Substrat 142, eine Isolatorsubstratschicht 144 auf dem Bulk-Substrat 142 und eine Halbleitersubstratschicht 146 auf der Isolatorsubstratschicht 144 aufweist. In verschiedenen Ausführungsformen kann das Substrat 140 eine beliebige von verschiedenen Substratstrukturen und -materialien aufweisen.
  • Die gestapelte Struktur 150 weist erste Halbleiterschichten 152 und zweite Halbleiterschichten 154 auf, die abwechselnd gestapelt sind. Die ersten Halbleiterschichten 152 werden als Kanalgebiete der Halbleitertransistorvorrichtung dienen, und die zweiten Halbleiterschichten 154 sind Opferschichten, die anschließend entfernt und durch ein Gatematerial ersetzt werden. Die ersten Halbleiterschichten 152 und die zweiten Halbleiterschichten 154 werden als Materialien hergestellt, die verschiedene Gitterkonstanten aufweisen, und können eine oder mehrere Schichten aus Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb oder InP aufweisen. In einigen Ausführungsformen werden die ersten Halbleiterschichten 152 und die zweiten Halbleiterschichten 154 aus Si, einer Si-Zusammensetzung, SiGe, Ge oder einer Ge-Zusammensetzung hergestellt. Die gestapelte Struktur 150 kann auf dem Substrat 140 mithilfe von Epitaxie ausgebildet werden, so dass die gestapelte Struktur 150 Kristallschichten bildet. Obwohl 7 vier Schichten der ersten Halbleiterschicht 152 und drei Schichten der zweiten Halbleiterschicht 154 zeigt, ist die Anzahl der Schichten nicht derart beschränkt und kann für jede Schicht so klein wie 1 sein. In einigen Ausführungsformen werden 2 bis 10 Schichten jeder von den ersten und zweiten Halbleiterschichten ausgebildet. Durch Anpassen der Anzahlen der gestapelten Schichten kann ein Ansteuerstrom der Halbleitertransistorvorrichtung eingestellt werden.
  • In einigen Ausführungsformen können die ersten Halbleiterschichten 152 reine Siliziumschichten sein, die frei von Germanium sind. Die ersten Halbleiterschichten 152 können außerdem im Wesentlichen reine Siliziumschichten, zum Beispiel mit einem Germaniumatomprozentsatz von weniger als ungefähr 1 Prozent sein. Außerdem können die ersten Halbleiterschichten 152 intrinsisch sein, was bedeutet, dass sie nicht mit p- und n-Verunreinigungen dotiert sind. In einigen Ausführungsformen liegt eine Dicke der ersten Halbleiterschichten 152 in einem Bereich zwischen ungefähr 3 nm und ungefähr 15 nm.
  • In einigen Ausführungsformen können die zweiten Halbleiterschichten 154 SiGe-Schichten sein, die einen Germaniumatomprozentsatz größer null aufweisen. In einigen Ausführungsformen liegt der Germaniumprozentsatz der zweiten Halbleiterschichten 154 in einem Bereich zwischen ungefähr 10 Prozent und ungefähr 50 Prozent. In einigen Ausführungsformen liegt eine Dicke der zweiten Halbleiterschichten 154 in einem Bereich zwischen ungefähr 2 nm und ungefähr 10 nm.
  • Wie in einer perspektivischen Ansicht von 8 dargestellt, wird in einigen Ausführungsformen die gestapelte Struktur 150 (siehe 7) strukturiert, um Finnenstrukturen 156 und Gräben 158 auszubilden, die sich in X-Richtung erstrecken. In einigen Ausführungsformen wird die gestapelte Struktur 150 durch einen Ätzprozess, der eine strukturierte Maskenschicht 157 als eine Ätzmaske verwendet, strukturiert, so dass Abschnitte der gestapelten Struktur 150, die nicht mit der Maskenschicht 157 abgedeckt sind, entfernt werden. Die Halbleitersubstratschicht 146 kann auch in diesem Prozess teilweise oder vollständig entfernt werden. Die Maskenschicht 17 kann eine erste Maskenschicht und eine zweite Maskenschicht aufweisen. Die erste Maskenschicht kann eine Pad-Oxidschicht sein, die aus einem Siliziumoxid hergestellt ist, welches durch eine thermische Oxidation ausgebildet werden kann. Die zweite Maskenschicht kann aus einem Siliziumnitrid (SiN) gefertigt werden, das mithilfe einer chemischen Gasphasenabscheidung (CVD), die eine Niederdruck-CVD (LPCVD) und eine plasmaunterstützte CVD (PECVD) umfasst, einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD) oder eines anderen geeigneten Prozesses ausgebildet wird. Die Maskenschicht 157 kann unter Verwendung einer Vielfalt verschiedener Strukturierungstechniken strukturiert werden. 8 zeigt zwei Finnenstrukturen 156, die in Y-Richtung und parallel zueinander angeordnet sind, aber die Anzahl der Finnenstrukturen ist nicht darauf beschränkt und kann so klein wie eine oder drei oder mehr sein. In einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen auf beiden Seiten der Finnenstrukturen 156 ausgebildet, um die Strukturgenauigkeit in den Strukturierungsvorgängen zu verbessern.
  • Wie in einer perspektivischen Ansicht von 9 dargestellt, wird in einigen Ausführungsformen eine untere Isolationsstruktur 160 über der Isolatorsubstratschicht 144 in unteren Abschnitten der Gräben 158 ausgebildet, die auch als eine STI-Struktur (flache Grabenisolation) bezeichnet wird. Obere Abschnitte der Finnenstrukturen 156 werden von der unteren Isolationsstruktur 160 freigelegt. Die untere Isolationsstruktur 160 kann ausgebildet werden, indem ein Isolationsmaterial über der Isolatorsubstratschicht 144 ausgebildet wird, worauf ein Planarisierungsvorgang folgt. Das Isolationsmaterial wird dann ausgespart, um die untere Isolationsschicht 160 auszubilden, so dass die oberen Abschnitte der Finnenstrukturen 156 freigelegt werden. Das Isolationsmaterial kann ein dielektrisches Material aufweisen, wie zum Beispiel ein Nitrid (z.B. Siliziumnitrid, Siliziumoxinitrid, Siliziumsauerstoff-Kohlenstoffnitrid), ein Karbid (z.B. Siliziumkarbid, Siliziumsauerstoffkarbid), ein Oxid (z.B. Siliziumoxid), Borosilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG), ein Low-κ-Dielektrikumsmaterial mit einer Dielektrizitätskonstante von weniger als 7 (z.B. ein mit Kohlenstoff dotiertes Oxid, SiCOH) oder dergleichen. In einigen Ausführungsformen werden die unteren Isolationsstrukturen 160 mithilfe verschiedener Schritte ausgebildet, die einen thermischen Oxidations- oder Abscheidungsprozess (z.B. eine physikalische Gasphasenabscheidung (PVD), eine chemische Gasphasenabscheidung (CVD), eine PECVD, eine Atomlagenabscheidung (ALD), ein Sputtern usw.) und Entfernungsprozesse (z.B. Nassätzen, Trockenätzen, chemisch-mechanische Planarisierung (CMP) usw.) umfassen.
  • Wie in einer perspektivischen Ansicht von 10 dargestellt, wird eine Halbleiterverkleidungsschicht 161 über Außenflächen der Finnenstrukturen 156 ausgebildet. In einigen Ausführungsformen weist die Halbleiterverkleidungsschicht 161 ein Halbleitermaterial, wie z.B. Germanium, Siliziumgermanium oder dergleichen, auf. In einigen Ausführungsformen weist die Halbleiterverkleidungsschicht 161 das gleiche Material auf wie die zweiten Halbleiterschichten 154. Außerdem kann in einigen Ausführungsformen die Halbleiterverkleidungsschicht 161 mithilfe eines epitaktischen Aufwachsprozesses oder eines Abscheidungsprozesses (z.B. PVD, CVD, PE-CVD, ALD, Sputtern usw.) ausgebildet werden.
  • Wie in einer perspektivischen Ansicht von 11 dargestellt, wird in einigen Ausführungsformen eine mittlere Isolationsstruktur 132 über der unteren Isolationsstruktur 160 zwischen den Finnenstrukturen 156 ausgebildet. Ein dielektrischer Liner 130 kann zwischen der mittleren Isolationsstruktur 132 und der unteren Isolationsstruktur 10 entlang von Seitenwänden der Halbleiterverkleidungsschicht 161 und der unteren Isolationsstruktur 160 ausgebildet werden. Eine Hartmaske 136 kann dann auf einer Oberseite der mittleren Isolationsstruktur 132 und des dielektrischen Liners 130 ausgebildet werden. Die mittlere Isolationsstruktur 132 und der dielektrische Liner 130 stellen eine elektrische Isolation zwischen den Finnenstrukturen 156 bereit, und die Hartmaske 136 verhindert einen Verlust der mittleren Isolationsstruktur 132 während künftiger Strukturierungsschritte.
  • In einigen Ausführungsformen werden der dielektrische Liner 130, die mittlere Isolationsstruktur 132 und die Hartmaske 136 durch Abscheidungs- (z.B. PVD, CVD, PE-CVD, ALD, Sputtern usw.) und Entfernungsprozesse (z.B. Ätzen, eine chemisch-mechanische Planarisierung (CMP) usw.) ausgebildet. Die mittlere Isolationsstruktur 132 kann eine obere Fläche unter jener der Finnenstrukturen 156 aufweisen. In einigen nicht in 11 dargestellten Ausführungsformen kann der Planarisierungsprozess der Hartmaske 126 auch die Halbleiterverkleidungsschicht 161 von oberhalb der Finnenstrukturen 156 entfernen. Die Hartmaske 136 kann eine obere Fläche aufweisen, die mit jener der Finnenstrukturen 156 komplanar ist. In einigen Ausführungsformen können der dielektrische Liner 130 und die mittlere Isolationsstruktur 132 und die unteren Isolationsstrukturen 160 jeweils ein Low-κ-Dielektrikumsmaterial aufweisen, wobei die Dielektrizitätskonstante weniger als 7 beträgt, wie zum Beispiel Siliziumoxinitrid, Siliziumkohlenstoffnitrid, Siliziumsauerstoffkarbid, Siliziumsauerstoff-Kohlenstoffnitrid, Siliziumnitrid oder ein anderes geeignetes LOW-κ-Dielektrikumsmaterial. Der dielektrische Liner 130 kann für selektive Entfernungsprozesse ein anderes Material aufweisen als die mittlere Isolationsstruktur 132. Die Hartmaske 136 kann ein High-κ-Dielektrikumsmaterial aufweisen, wobei die Dielektrizitätskonstante größer ist als 7, wie zum Beispiel Hafniumoxid, Zirkoniumoxid, Hafniumaluminiumoxid, Hafniumsiliziumoxid, Aluminiumoxid oder ein anderes geeignetes High-κ-Dielektrikumsmaterial.
  • Wie in der perspektivischen Ansicht von 12 dargestellt, wird die Hartmaske 136 in einigen Ausführungsformen von der Oberseite der Finnenstrukturen 156 selektiv entfernt. Obere Flächen der ersten Halbleiterschicht 152 und der Halbleiterverkleidungsschicht 161 können vom Entfernungsprozess freigelegt werden. In einigen Ausführungsformen wird die Hartmaske 136 zum Beispiel durch einen Trockenätzprozess und/oder einen Nassätzprozess selektiv geätzt.
  • Wie in der perspektivischen Ansicht von 13 dargestellt, werden in einigen Ausführungsformen Dummy-Gatestrukturen 170 über den Finnenstrukturen 156 entlang der γ-Richtung derart ausgebildet, dass sie in x-Richtung voneinander beabstandet sind. In einigen Ausführungsformen können die Dummy-Gatestrukturen 170 eine Opfer-Gatedielektrikumsschicht 162, eine Opfer-Gateelektrodenschicht 164, eine Pad-Schicht 166 und eine Maskenschicht 168 aufweisen, von denen eine über der anderen in der genannten Reihenfolge gestapelt ist. Obwohl zwei Dummy-Gatestrukturen 170 in 13 gezeigt sind, ist aber die Anzahl der Dummy-Gatestrukturen 170 nicht darauf beschränkt und kann mehr oder weniger als zwei betragen. In einigen Ausführungsformen kann die Opfer-Gatedielektrikumsschicht 162 zum Beispiel ein dielektrisches Material aufweisen, wie z.B. ein Nitrid (Siliziumnitrid, Siliziumoxinitrid), ein Karbid (z.B. Siliziumkarbid), ein Oxid (z.B. Siliziumoxid) oder ein anderes geeignetes Material. Die Opfer-Gateelektrodenschicht 164 kann zum Beispiel Polysilizium aufweisen. Die Pad-Schicht 166 und die Maskenschicht 168 können thermisches Oxid, Nitrid und/oder andere Hartmaskenmaterialien aufweisen und werden mithilfe fotolithografischer Prozesse ausgebildet.
  • Anschließend werden Gatespacer 134 entlang von gegenüberliegenden Seitenwänden der Dummy-Gatestrukturen 170 ausgebildet. Zum Beispiel wird eine flächendeckende Schicht aus einem Isolationsmaterial für Seitenwandspacer unter Verwendung einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD), einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD), einer subatmosphärischen chemischen Gasphasenabscheidung (SACVD) oder dergleichen konform derart ausgebildet, dass sie die Dummy-Gatestrukturen 170 abdeckt. Die flächendeckende Schicht wird auf eine konforme Weise abgeschieden, so dass sie derart ausgebildet wird, dass sie im Wesentlichen gleiche Dicken auf vertikalen Flächen, wie z.B. den Seitenwänden, horizontalen Flächen und der Oberseite der Dummy-Gatestrukturen 170 aufweist. In einigen Ausführungsformen kann das Isolationsmaterial der flächendeckenden Schicht ein auf Siliziumnitrid basierendes Material aufweisen. Die flächendeckende Schicht wird dann unter Verwendung eines anisotropen Prozesses geätzt, um die Gatespacer 134 auf gegenüberliegenden Seitenwänden der Dummy-Gatestrukturen 170 auszubilden.
  • Wie in der perspektivischen Ansicht von 14A, der Querschnittsansicht in x-Richtung von 14B, der Querschnittsansicht in y-Richtung von 14C in einem Gategebiet und der Querschnittsansicht in y-Richtung von 14D in einem Sourcegebiet oder einem Draingebiet dargestellt, wird in einigen Ausführungsformen ein Entfernungsprozess durchgeführt, um Finnenstrukturen 156 von einem ersten Source-/Draingebiet 176 und einem zweiten Source-/Draingebiet 178 gemäß den Dummy-Gatestrukturen 170 zu entfernen. Folglich werden die ersten Halbleiterschichten 152 und die zweiten Halbleiterschichten 154 entlang von x-Richtung gekürzt und können vertikal auf die Gatespacer 145 ausgerichtet werden. Als ein Beispiel werden die freigelegten Abschnitte der Finnenstrukturen 156 unter Verwendung eines SSD-Ätzprozesses (Strained Source/Drain, verspannte(r) Source/Drain) entfernt. Der SSD-Ätzprozess kann auf verschiedene Weisen durchgeführt werden. In einigen Ausführungsformen kann der SSD-Ätzprozess durch ein chemisches Trockenätzen mit einer Plasmaquelle und einem Reaktionsgas durchgeführt werden. Die Plasmaquelle kann ein Ätzen mit induktiv gekoppeltem Plasma (ICR), ein Ätzen mit transformatorgekoppeltem Plasma (TCP), ein Ätzen mit Elektronen-Zyklotron-Resonanz (ECR), ein Ätzen mit reaktiven Ionen (RIE) oder dergleichen sein, und das Reaktionsgas kann ein fluorbasiertes Gas, Chlorid (Cl2), Bromwasserstoff (HBr) Sauerstoff (O2), dergleichen oder Kombinationen davon sein. In einigen anderen Ausführungsformen kann der SSD-Ätzprozess durch ein chemisches Nassätzen, wie z.B. Ammoniumperoxid-Mischung (APM), Ammoniumhydroxid (NH4OH), Tetramethylammoniumhydroxid (TMAH), Kombinationen davon oder dergleichen, durchgeführt werden. In noch anderen Ausführungsformen kann der SSD-Ätzschritt durch eine Kombination aus einem chemischen Trockenätzen und einem chemischen Nassätzen durchgeführt werden. Außerdem kann in einigen Ausführungsformen der Entfernungsprozess auch einen oberen Abschnitt der Halbleitersubstratschicht 146 zwischen den Dummy-Gatestrukturen 170 nach dem Entfernen der untersten ersten Halbleiterschicht 152 entfernen. Die Halbleitersubstratschicht 146 oder die unterste erste Halbleiterschicht 152 kann eine konkave obere Fläche entlang der x-Richtung im ersten Source-/Draingebiet 176 und dem zweiten Source-/Draingebiet 178 aufweisen. Die obere Fläche kann zwischen der unteren Isolationsstruktur 160 ausgespart werden.
  • Außerdem kann der Entfernungsprozess auch ein isotropes Ätzmittel aufweisen, um Endabschnitte der zweiten Halbleiterschichten 154 unter den Gatespacern 134 und/oder den Dummy-Gatestrukturen 170 weiter zu entfernen. Daher sind nach dem Entfernungsprozess die ersten Halbleiterschichten 152 in der x-Richtung breiter als die zweiten Halbleiterschichten 154. Die ersten Halbleiterschichten 152 können als die Kanalstruktur der Transistorvorrichtung nach dem Entfernungsprozess ausgebildet werden. Es versteht sich, dass die Kanalstruktur gestapelte rechteckartige Formen aufweisen kann, wie in der Querschnittsansicht von 14B und anderen Figuren dargestellt, während in anderen Ausführungsformen die Kanalstruktur andere Formen, wie z.B. Kreise, Achtecke, Ovale, Diamanten oder dergleichen, aufweisen kann.
  • Wie in der perspektivischen Ansicht von 15A und der Querschnittsansicht in x-Richtung von 15B dargestellt, werden in einigen Ausführungsformen Innenspacer 128 auf den Enden, in x-Richtung, der zweiten Halbleiterschichten 154, die Außenseitenwände aufweisen, ausgebildet. Die äußersten Seitenwände der Innenspacer 128 können im Wesentlichen komplanar mit Außenflächen der ersten Halbleiterschichten 152 und/oder der Gatespacer 134 sein. In einigen Ausführungsformen werden die Innenspacer 128 durch einen Abscheidungsprozess (z.B. eine CVD, eine PCV, eine PE-CVD, eine ALD, ein Sputtern usw.), auf den ein selektiver Entfernungsprozess (z.B. Ätzen) folgen kann, ausgebildet. Zum Beispiel kann in einigen Ausführungsformen eine durchgehende Schicht zuerst entlang von Seitenwänden und über den Dummy-Gatestrukturen 170 ausgebildet werden. Dann kann ein vertikaler Ätzprozess durchgeführt werden, um Abschnitte der durchgehenden Schicht, die vertikal nicht mit den Gatespacern 134 abgedeckt sind, zu entfernen, um die Innenspacer 128 auszubilden. Außerdem weisen in einigen Ausführungsformen die Innenspacer 128 ein Low-κ-Dielektrikumsmaterial (z.B. beträgt die Dielektrizitätskonstante weniger als 7) auf, wie zum Beispiel Siliziumoxinitrid, Siliziumkohlenstoffnitrid, Siliziumsauerstoffkarbid, Siliziumsauerstoff-Kohlenstoffnitrid, Siliziumnitrid oder ein anderes geeignetes Material.
  • Wie in der perspektivischen Ansicht von 16A, der Querschnittsansicht in x-Richtung von 16B und der Querschnittsansicht in y-Richtung von 16C im ersten Source-/Draingebiet dargestellt, wird in einigen Ausführungsformen ein erster Opfer-Source-/Drainkontakt 180 unter dem ersten Source-/Draingebiet 176 ausgebildet, wobei eine Hartmaskenschicht 182 das zweite Source-/Draingebiet 178 abdeckt. In einigen Ausführungsformen wird ein Graben ausgebildet, indem zuerst ein Abschnitt der ersten Halbleiterschicht 152 und/oder der Halbleitersubstratschicht 146 direkt unter dem ersten Source-/Draingebiet 176 geätzt wird. Dann wird ein Opfermaterial in den Graben eingefüllt, um den ersten Opfer-Source-/Drainkontakt 180 auszubilden. In einigen Ausführungsformen kann der erste Opfer-Source-/Drainkontakt 180 ein SiGe-Material aufweisen, das einen Germaniumatomprozentsatz, der größer ist als null, aufweist. In einigen Ausführungsformen liegt der Germaniumprozentsatz des ersten Opfer-Source-/Drainkontakts 180 in einem Bereich zwischen ungefähr 10 Prozent und ungefähr 50 Prozent. In einigen Ausführungsformen weist der erste Opfer-Source-/Drainkontakt 180 das gleiche Material wie die zweiten Halbleiterschichten 154 auf. Außerdem kann in einigen Ausführungsformen der erste Opfer-Source-/Drainkontakt 180 mithilfe eines epitaktischen Aufwachsprozesses oder eines Abscheidungsprozesses (z.B. PVD, CVD, PE-CVD, ALD, Sputtern usw.) ausgebildet werden. Durch Ausbilden des Grabens und des ersten Opfer-Source-/Drainkontakts 180 darin, kann ein Source-/Drainkontakt später selbstjustierend ausgebildet werden, indem der erste Opfer-Source-/Drainkontakt 180 ersetzt wird, so dass eine Overlay-Verschiebung eines Kontakt-Landings eliminiert wird.
  • Wie in der perspektivischen Ansicht von 17A, der Querschnittsansicht in x-Richtung von 17B, der Querschnittsansicht in y-Richtung von 17C im ersten Source-/Draingebiet und der Querschnittsansicht in y-Richtung von 17D im zweiten Source-/Draingebiet dargestellt, werden in einigen Ausführungsformen eine erste epitaktische Source-/Drainstruktur 106 und eine zweite epitaktische Source-/ Drainstruktur 108 auf gegenüberliegenden Seiten der Dummy-Gatestruktur 180 ausgebildet (siehe 17B). In einigen Ausführungsformen können die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 Enden der ersten Halbleiterschicht 152 direkt kontaktieren. Die erste epitaktische Source-/Drainstruktur 106 kann auf dem ersten Opfer-Source-/Drainkontakt 180 ausgebildet werden (siehe 17C). Die zweite epitaktische Source-/Drainstruktur 108 kann auf der untersten ersten Halbleiterschicht 152 oder der Halbleitersubstratschicht 146 ausgebildet werden (siehe 17D). Die erste und die zweite epitaktische Source-/Drainstruktur 106,108 können jeweils eine Source bzw. ein Drain der Halbleitertransistorvorrichtung sein. In einigen Ausführungsformen weisen die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 ein Halbleitermaterial auf. Zum Beispiel können die erste und die zweite epitaktische Source-/Drainstruktur 106,108 Silizium, Germanium oder Siliziumgermanium aufweisen. In einigen Ausführungsformen werden die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 mithilfe eines epitaktischen Aufwachsprozesses ausgebildet. Die erste und die zweite epitaktische Source-/Drainstruktur 106,108 können sechseckige oder diamantähnliche Formen aufweisen. Luftspalte 192 können derart ausgebildet werden, das sie untere Abschnitte der ersten epitaktischen Source-/Drainstruktur 106 und der zweiten epitaktischen Source-/Drainstruktur 10 umgeben.
  • Wie in der perspektivischen Ansicht von 18A, der Querschnittsansicht in x-Richtung von 18B, der Querschnittsansicht in y-Richtung von 18C im ersten Source-/Draingebiet und der Querschnittsansicht in y-Richtung von 18D im zweiten Source-/Draingebiet dargestellt, wird in einigen Ausführungsformen eine obere Isolationsstruktur 220 über der zuvor ausgebildeten Struktur ausgebildet, die die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 abdeckt. Ein Planarisierungsprozess wird anschließend durchgeführt, um die Gatespacer 134 abzusenken, und die Opfer-Gatedielektrikumsschicht 162 und die Opfer-Gateelektrodenschicht 164 auf einer gleichen horizontalen Ebene freizulegen. Obwohl nicht in der Figur dargestellt, kann ein Ätzstopp-Liner, der die zuvor ausgebildete Struktur auskleidet, vor dem Ausbilden der oberen Isolationsstruktur 220 konform ausgebildet werden. Der Ätzstopp-Liner kann eine Zugspannung aufweisen und kann aus Si3N4 ausgebildet werden. In einigen anderen Ausführungsformen weist der Ätzstopp-Liner Materialien, wie z.B. Oxinitride, auf. In noch einigen anderen Ausführungsformen kann der Ätzstopp-Liner eine Verbundstruktur aufweisen, die mehrere Schichten, wie z.B. eine Siliziumnitridschicht, die über einer Siliziumoxidschicht liegt, aufweist. Der Ätzstopp-Liner kann unter Verwendung einer plasmaunterstützten CVD (PECVD) ausgebildet werden, jedoch können andere geeignete Verfahren, wie z.B. eine Niederdruck-CVD (LPCVD), eine Atomlagenabscheidung (ALD) und dergleichen, ebenfalls verwendet werden. Die obere Isolationsstruktur 220 kann mithilfe einer chemischen Gasphasenabscheidung (CVD), einer CVD unter Verwendung von hochdichtem Plasma, eines Spin-on, eines Sputterns oder anderer geeigneter Verfahren ausgebildet werden. In einigen Ausführungsformen weist die obere Isolationsstruktur 220 Siliziumoxid auf. In einigen anderen Ausführungsformen kann die obere Isolationsstruktur 220 Siliziumoxinitrid, Siliziumnitrid, Zusammensetzungen, die Si, O, C und/oder H aufweisen (z.B. Siliziumoxid, SiCOH und SiOC), ein Low-κ-Material oder organische Materialien (z.B. Polymere) aufweisen. Der Planarisierungsvorgang kann einen chemisch-mechanischen Prozess (CMP) umfassen.
  • Wie in der perspektivischen Ansicht von 19A, der Querschnittsansicht in x-Richtung von 19B, der Querschnittsansicht in y-Richtung von 19C im Gategebiet dargestellt, wird in einigen Ausführungsformen ein Austauschgateprozess durchgeführt, um eine Gatestruktur 104 auszubilden. Die Opfer-Gatedielektrikumsschicht 162 und die Opfer-Gateelektrodenschicht 164 werden entfernt, wodurch die ersten und die zweiten Halbleiterschichten 152, 154 freigelegt werden. Die obere Isolationsstruktur 220 schützt die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 während des Entfernens der Opfer-Gatedielektrikumsschicht 162 und der Opfer-Gateelektrodenschicht 164. Die Opfer-Gateelektrodenschicht 164 kann unter Verwendung eines Plasma-Trockenätzens und/oder Nassätzens entfernt werden. Wenn die Opfer-Gateelektrodenschicht 164 Polysilizium ist und die obere Isolationsstruktur 220 Siliziumoxid ist, kann ein Nassätzmittel, wie z.B. eine TMAH-Lösung, verwendet werden, um die Opfer-Gateelektrodenschicht 164 selektiv zu entfernen. Die Opfer-Gateelektrodenschicht 164 kann unter Verwendung eines Plasma-Trockenätzens und/oder Nassätzens entfernt werden. Anschließend wird die Opfer-Gatedielektrikumsschicht 162 ebenfalls entfernt. Von daher werden die ersten und die zweiten Halbleiterschichten 152, 154 freigelegt.
  • Die zweiten Halbleiterschichten 154 und die Halbleiterverkleidungsschicht 161 (siehe 14C) werden dann entfernt oder unter Verwendung eines Ätzmittels geätzt, das die zweiten Halbleiterschichten 154 und die Halbleiterverkleidungsschicht 161 mit einer schnelleren Ätzrate als das Ätzen der ersten Halbleiterschichten 152 selektiv ätzen kann. Die Innenspacer 128 schützen die erste und die zweite epitaktische Source-/Drainstruktur 106, 108 vor dem Ätzmittel, das im Ätzen der zweiten Halbleiterschichten 154 und der Halbleiterverkleidungsschicht 161 verwendet wird, weil die Innenspacer 128 aus einem Material ausgebildet sind, das eine Ätzselektivität gegenüber jenem der zweiten Halbleiterschichten 154 und der Halbleiterverkleidungsschicht 161 aufweist.
  • Eine Gatestruktur 104 wird dann zwischen den Gatespacern 134 und den Innenspacern 128 ausgebildet und/oder eingefüllt. Das heißt, die Gatestruktur 104 umkreist (oder umgibt oder umschließt) die ersten Halbleiterschichten 152, in denen die ersten Halbleiterschichten 152 als Kanäle der Halbleitertransistorvorrichtung bezeichnet werden. Die Gatespacer 134 werden auf gegenüberliegenden Seiten der Gatestruktur 104 angeordnet. Die Gatestruktur 104 weist eine Gatedielektrikumsschicht 232 und eine Gateelektrode 230 auf. Die Gateelektrode 230 weist eine oder mehrere Austrittsarbeitsmetallschicht(en) und ein Füllmetall auf. Die Gatedielektrikumsschicht 232 kann konform ausgebildet werden. Das heißt, die Gatedielektrikumsschicht 232 steht mit der unteren Isolationsstruktur 160 und den ersten Halbleiterschichten 152 in Kontakt. In einigen Ausführungsformen weist die Gatedielektrikumsschicht 232 ein High-κ-Material (wobei κ größer ist als 7), wie z.B. Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Hafnium-Aluminiumoxid (HfAl02), Hafnium-Siliziumoxid (HfSiO2), Aluminiumoxid (Al2O3) oder andere geeignete Materialien, auf. In einigen Ausführungsformen kann die Gatedielektrikumsschicht 232 durch Durchführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses ausgebildet werden.
  • Die Austrittsarbeitsmetallschicht der Gateelektrode 230 wird auf der Gatedielektrikumsschicht 232 ausgebildet, und die Austrittsarbeitsmetallschicht umgibt in einigen Ausführungsformen die ersten Halbleiterschichten 152. Die Austrittsarbeitsmetallschicht kann Materialien, wie z.B. Titannitrid (TiN), Tantalnitrid (TaN), Titan-Aluminium-Silizium (TiAlSi), Titan-Siliziumnitrid (TiSiN), Titan-Aluminium (TiAl), Tantal-Aluminium (TaAl) oder andere geeignete Materialien aufweisen. In einigen Ausführungsformen kann die Austrittsarbeitsmetallschicht durch Durchführen eines ALD-Prozesses oder eines anderen geeigneten Prozesses ausgebildet werden. Das Füllmetall der Gateelektrode 230 füllt den verbleibenden Raum zwischen den Gatespacern 134 und zwischen den Innenspacern 128. Das heißt, die Austrittsarbeitsmetallschicht(en) steht (stehen) in Kontakt mit der Gatedielektrikumsschicht 232 und dem Füllmetall und befindet (befinden) sich dazwischen. Das Füllmetall kann ein Material, wie z.B. Wolfram oder Aluminium, aufweisen. Nach der Abscheidung der Gatedielektrikumsschicht 232 und der Gateelektrode 230 kann dann ein Planarisierungsprozess, wie z.B. ein CMP-Prozess, durchgeführt werden, um überschüssige Abschnitte der Gatedielektrikumsschicht 232 und der Gateelektrode zu entfernen, um die Gatestruktur 104 auszubilden.
  • In einigen Ausführungsformen wird eine Grenzflächenschicht (nicht dargestellt) fakultativ vor dem Ausbilden der Gatestruktur 104 derart ausgebildet, dass sie freigelegte Flächen der ersten Halbleiterschichten 152 und freigelegte Flächen der Halbleitersubstratschicht 146 umgibt. In verschiedenen Ausführungsformen kann die Grenzflächenschicht ein dielektrisches Material, wie z.B. Siliziumoxid (SiO2) oder Siliziumoxinitrid (SiON), aufweisen, und kann durch eine chemische Oxidation, eine thermische Oxidation, eine Atomlagenabscheidung (ALD), eine chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren ausgebildet werden.
  • Wie in der perspektivischen Ansicht von 20 dargestellt, wird in einigen Ausführungsformen eine Vorderseiten-Interconnect-Struktur 114 über der Gatestruktur 104 und der ersten und der zweiten epitaktischen Source-/Drainstruktur 106, 108 ausgebildet. Die Vorderseiten-Interconnect-Struktur 114 kann mehrere Vorderseiten-Metallschichten 116 aufweisen, die innerhalb einer vorderseitigen dielektrischen Zwischenschicht 112 angeordnet und durch sie umgeben sind. Die Vorderseiten-Interconnect-Struktur 114 verbindet elektrisch verschiedene Merkmale oder Strukturen (z.B. einen Gatekontakt 110 und/oder andere Kontakte) der Halbleitertransistorvorrichtung. Die Vorderseiten-Metallschichten 116 weisen vertikale Interconnects, wie z.B. Durchkontaktierungen oder Kontakte, und horizontale Interconnects, wie z.B. Metallleitungen, auf. Die verschiedenen Verbindungsmerkmale können verschiedene leitfähige Materialien, die Kupfer, Wolfram und Silizid aufweisen, implementieren. In einem Beispiel wird ein Damascene-Prozess verwendet, um eine kupferne mehrschichtige Verbindungsstruktur auszubilden. Anschließend wird ein Trägersubstrat 240 über der Vorderseiten-Interconnect-Struktur 114 ausgebildet. Zum Beispiel wird das Trägersubstrat 240 an die Vorderseiten-Interconnect-Struktur 114 gebondet. In einigen Ausführungsformen ist das Trägersubstrat 240 Saphir. In einigen anderen Ausführungsformen ist das Trägersubstrat 240 Silizium, ein thermoplastisches Polymer, ein Oxid, ein Karbid oder ein anderes geeignetes Material.
  • Wie in der perspektivischen Ansicht von 21 dargestellt, wird in einigen Ausführungsformen das Werkstück „umgedreht“ und gedünnt, um den ersten Opfer-Source-/Drainkontakt 180 und die Halbleitersubstratschicht 146 von einer Rückseite zu dünnen. Das Bulk-Substrat 142, die Isolatorsubstratschicht 144 und mindestens ein oberer Abschnitt der unteren Isolationsstruktur 160 werden entfernt. Das Bulk-Substrat 142 und die untere Isolationsstruktur 160 können in mehreren Prozessvorgängen entfernt werden, zum Beispiel indem zuerst das Bulk-Substrat 142 entfernt wird, worauf ein Entfernen der unteren Isolationsstruktur 160 folgt. In einigen Ausführungsformen umfassen die Entfernungsprozesse ein Entfernen des Bulk-Substrats 142 und der unteren Isolationsstruktur 150 zum Beispiel unter Verwendung eines CMP, eines HNA- und/oder eines TMAH-Ätzens.
  • Wie in der perspektivischen Ansicht von 22A, der Querschnittsansicht in x-Richtung von 22B und der Querschnittsansicht in y-Richtung von 22C im ersten Source-/Draingebiet dargestellt, wird in einigen Ausführungsformen der erste Opfer-Source-/Drainkontakt 180 entfernt, und die darunterliegende erste epitaktische Source-/Drainstruktur 106 wird von der Rückseite davon ausgespart, um einen rückseitigen Source-/Drainkontaktgraben 234 auszubilden, der in einem oberen Abschnitt der ersten epitaktischen Source-/Drainstruktur 106 ausgespart ist. Die erste epitaktische Source-/Drainstruktur 106 kann unter Verwendung eines Ätzmittels ausgespart oder geätzt werden, das die erste epitaktische Source-/Drainstruktur 106 selektiv mit einer schnelleren Ätzrate als ein Ätzen umgebender dielektrischer Materialien ätzen kann.
  • Wie in der perspektivischen Ansicht von 23A, der Querschnittsansicht in x-Richtung von 23B und der Querschnittsansicht in y-Richtung von 23C im ersten Source-/Draingebiet dargestellt, wird in einigen Ausführungsformen ein zweiter Opfer-Source-/Drainkontakt 236 in den rückseitigen Source-/Drainkontaktgraben 234 eingefüllt. In einigen Ausführungsformen wird der zweite Opfer-Source-/Drainkontakt 236 ausgebildet, indem ein dielektrisches Material, wie z.B. Siliziumnitrid, im rückseitigen Source-/Drainkontaktgraben 234 abgeschieden wird, worauf ein Planarisierungsprozess folgt, um überschüssige Abschnitte zu entfernen, so dass der zweite Opfer-Source-/Drainkontakt 236 komplanar mit der unteren Isolationsstruktur 160 und der Halbleitersubstratschicht 146 sein kann.
  • Wie in der perspektivischen Ansicht von 24A, der Querschnittsansicht in x-Richtung von 24B und der Querschnittsansicht in y-Richtung von 24C im zweiten Source-/Draingebiet dargestellt, wird in einigen Ausführungsformen die Halbleitersubstratschicht 146 entfernt, um rückseitige Abdeckgäben 238 über der zweiten epitaktischen Source-/Drainstruktur 108 und der Gatestruktur 104 auszubilden. Die darunterliegende zweite epitaktische Source-/Drainstruktur 108 und die Gatestruktur 104 können freigelegt werden. In einigen Ausführungsformen wird die zweite epitaktische Source-/Drainstruktur 108 von der Rückseite ausgespart, die in einem oberen Abschnitt der zweiten epitaktischen Source-/Drainstruktur 108 ausgespart ist.
  • Wie in der perspektivischen Ansicht von 25A, der Querschnittsansicht in x-Richtung von 25B, der Querschnittsansicht in y-Richtung von 25C im Gategebiet und der Querschnittsansicht in y-Richtung von 25D im zweiten Source-/Draingebiet dargestellt, wird in einigen Ausführungsformen eine rückseitige dielektrische Abdeckung 126 in den rückseitigen Abdeckgräben 238 ausgebildet (siehe 24A). Die rückseitige dielektrische Abdeckung 126 kann direkt über der zweiten epitaktischen Source-/Drainstruktur 108 und der Gatestruktur 104 ausgebildet werden. Die rückseitige dielektrische Abdeckung 126 kann zum Beispiel mithilfe eines Abscheidungsprozesses ausgebildet werden, um ein dielektrisches Material in den rückseitigen Abdeckgräben 226 abzuscheiden, worauf ein CMP-Prozess folgt, um überschüssiges dielektrisches Material außerhalb der rückseitigen Abdeckgräben 238 zu entfernen. In einigen Ausführungsformen weist die rückseitige dielektrische Abdeckung 126 ein dielektrisches Material, das vom zweiten Opfer-Source-/Drainkontakt 236 verschieden ist, wie z.B. Siliziumoxid, auf. Andere geeignete Materialien können SiO2, SiN, SiCN, SiOCN, Al2O3, AION, ZrO2, HfO2, Kombinationen davon oder dergleichen aufweisen. In einigen Ausführungsformen weist die rückseitige dielektrische Abdeckung 126 eine konvexe obere Fläche 126s an einer Grenzfläche zwischen der rückseitigen dielektrischen Abdeckung 126 und der zweiten epitaktischen Source-/Drainstruktur 108 auf.
  • Wie in der perspektivischen Ansicht von 26A, der Querschnittsansicht in x-Richtung von 26B und der Querschnittsansicht in y-Richtung von 26C im ersten Source-/Draingebiet dargestellt, wird in einigen Ausführungsformen ein rückseitiger Source-/Drainkontakt 120 in zumindest einem Abschnitt des rückseitigen Source-/Drainkontaktgrabens 234 ausgebildet, der den zweiten Opfer-Source-/Drainkontakt 236 ersetzt (siehe 23A). In einigen Ausführungsformen wird ein Außenabschnitt des zweiten Opfer-Source-/Drainkontakts 236 im rückseitigen Source-/Drainkontaktgraben 234 als ein dielektrischer Seitenwandspacer 118 belassen, der den rückseitigen Source-/Drainkontakt 120 von der rückseitigen dielektrischen Abdeckung 126 trennt. Der rückseitige Source-/Drainkontakt 120 erstreckt sich auf eine ausgesparte untere Fläche 106b der ersten epitaktischen Source-/Drainstruktur 106. Die untere Fläche 106b kann während vorheriger Schritte ausgespart werden, wie zum Beispiel durch 22A bis 22C gezeigt. In einigen Ausführungsformen kann vor dem Ausbilden des rückseitigen Source-/Drainkontakts 120 eine rückseitige Metalllegierungsschicht auf der ersten epitaktischen Source-/Drainstruktur 106 ausgebildet werden. Die rückseitige Metalllegierungsschicht kann eine Silizidschicht sein, die mithilfe eines selbstjustierenden Salizidprozesses ausgebildet wird. Die rückseitige Metalllegierungsschicht kann ein Material aufweisen, das aus Titansilizid, Kobaltsilizid, Nickelsilizid, Platinsilizid, Nickel-Platinsilizid, Erbiumsilizid, Palladiumsilizid, Kobalt oder anderen geeigneten Materialien ausgewählt wird. In einigen Ausführungsformen kann die rückseitige Metalllegierungsschicht Germanium aufweisen. In einigen Ausführungsformen kann der rückseitige Source-/Drainkontakt 120 aus Metall, wie z.B. W, Co, Ru, Al, Cu oder anderen geeigneten Materialien, hergestellt werden. Nach der Abscheidung des rückseitigen Source-/Drainkontakts 120 kann dann ein Planarisierungsprozess, wie z.B. ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess), durchgeführt werden. In einigen Ausführungsformen kann eine Barriereschicht im rückseitigen Source-/Drainkontaktgraben 234 vor dem Ausbilden des rückseitigen Source-/Drainkontakts 120 ausgebildet werden. Die Barriereschicht kann aus TiN, TaN oder Kombinationen davon hergestellt werden.
  • Wie in der perspektivischen Ansicht von 27A und der Querschnittsansicht in x-Richtung von 27B dargestellt, werden in einigen Ausführungsformen eine rückseitige Leistungsversorgungsschiene 122 und eine Rückseiten-Interconnect-Struktur 124 derart ausgebildet, dass sie mit dem rückseitigen Source-/Drainkontakt 120 elektrisch gekoppelt sind.
  • 28 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 2800 zum Ausbilden eines integrierten Chips, der mehrere Transistorvorrichtungen mit einer hohen Vorrichtungsdichte aufgrund von Luftspacerstrukturen und High-κ-Dielektrikumsspacerstrukturen aufweist.
  • Obwohl das Verfahren 2800 nachstehend als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben wird, versteht es sich, dass die dargestellte Reihenfolge derartiger Vorgänge oder Ereignisse nicht im beschränkenden Sinne ausgelegt werden soll. Neben jenen hier dargestellten und/oder beschriebenen können zum Beispiel einige Vorgänge in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen stattfinden. Außerdem können nicht dargestellte Vorgänge erforderlich sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Ferner können einer oder mehrere der hier beschriebenen Vorgänge in einem oder in mehreren getrennten Vorgängen und/oder Phasen durchgeführt werden.
  • Bei Vorgang 2802 werden mehrere Finnenstrukturen aus gestapelten ersten und zweiten Halbleiterschichten auf einem Substrat ausgebildet. Eine Isolationsstruktur wird zwischen den Finnenstrukturen ausgebildet (siehe z.B. 7 bis 12). 7 bis 12 zeigen die perspektivischen Ansichten einiger Ausführungsformen, die dem Vorgang 2802 entsprechen.
  • Bei Vorgang 2804 werden mehrere Dummy-Gatestrukturen ausgebildet, die über den Finnenstrukturen liegen. 13 zeigt die perspektivische Ansicht einiger Ausführungsformen, die dem Vorgang 2804 entsprechen.
  • Bei Vorgang 2806 werden Abschnitte der Finnenstrukturen, die nicht mit den Dummy-Gatestrukturen abgedeckt sind, geätzt und von gegenüberliegenden Seiten der Dummy-Gatestruktur entfernt. Die zweiten Halbleiterschichten werden von den ersten Halbleiterschichten horizontal ausgespart. 14A bis 14C zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2806 entsprechen.
  • Bei Vorgang 2808 werden Innenspacer auf gegenüberliegenden Enden der zweiten Halbleiterschichten ausgebildet. 15A-15B zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2808 entsprechen.
  • Bei Vorgang 2810 wird ein erster Dummy-Rückseitenkontakt im Substrat ausgebildet. 16A bis 16C zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2810 entsprechen.
  • Bei Vorgang 2812 werden eine erste und eine zweite epitaktische Source-/Drainstruktur auf gegenüberliegenden Seiten der ausgesparten Finnenstruktur ausgebildet. 17A bis 170 zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2812 entsprechen.
  • Bei Vorgang 2814 werden die zweiten Halbleiterschichten durch eine Metallgatestruktur ersetzt. 18A bis 19C zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2814 entsprechen.
  • Bei Vorgang 2816 werden ein Gatekontakt und eine Vorderseiten-Interconnect-Struktur ausgebildet. 20 zeigt die perspektivische Ansicht einiger Ausführungsformen, die dem Vorgang 2816 entsprechen.
  • Bei Vorgang 2818 wird eine untere Fläche der ersten epitaktischen Source-/Drainstruktur ausgespart. 21 bis 22C zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2818 entsprechen.
  • Bei Vorgang 2820 wird ein zweiter Dummy-Rückseitenkontakt ausgebildet, der sich auf die ausgesparte untere Fläche der ersten epitaktischen Source-/Drainstruktur erstreckt. 23A bis 23C zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2820 entsprechen.
  • Bei Vorgang 2822 wird eine untere Fläche der zweiten epitaktischen Source-/Drainstruktur ausgespart. 24A bis 24D zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2822 entsprechen.
  • Bei Vorgang 2824 wird eine rückseitige dielektrische Abdeckung auf der unteren Fläche der zweiten epitaktischen Source-/Drainstruktur ausgebildet. 25A bis 25D zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2824 entsprechen.
  • Bei Vorgang 2826 wird ein rückseitiger Source-/Drainkontakt ausgebildet, der sich auf eine untere Fläche der ersten epitaktischen Source-/Drainstruktur erstreckt. 26A bis 26C zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2826 entsprechen.
  • Bei Vorgang 2828 werden eine rückseitige Leistungsversorgungsschiene und eine Rückseiten-Interconnect-Struktur ausgebildet. 27A-27B zeigen die verschiedenen Ansichten einiger Ausführungsformen, die dem Vorgang 2828 entsprechen.
  • Dementsprechend betrifft in einigen Ausführungsformen die vorliegende Offenbarung eine Halbleitertransistorvorrichtung. Die Halbleitertransistorvorrichtung weist eine Kanalstruktur und eine Gatestruktur, die die Kanalstruktur umschließt, auf. Die Halbleitertransistorvorrichtung weist ferner eine erste epitaktische Source-/Drainstruktur und eine zweite epitaktische Source-/Drainstruktur, die auf gegenüberliegenden Enden der Kanalstruktur angeordnet sind, und einen rückseitigen Source-/Drainkontakt, der unter der ersten epitaktischen Source-/Drainstruktur angeordnet ist, auf. Die erste epitaktische Source-/Drainstruktur weist eine konkave untere Fläche auf, die den rückseitigen Source-/Drainkontakt kontaktiert. Die Halbleitertransistorvorrichtung weist ferner einen Gatekontakt auf, der auf der Gatestruktur angeordnet ist.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung eine Halbleitertransistorvorrichtung. Die Halbleitertransistorvorrichtung weist eine Kanalstruktur und eine Gatestruktur, die die Kanalstruktur umschließt, auf. Die Halbleitertransistorvorrichtung weist ferner eine erste epitaktische Source-/Drainstruktur und eine zweite epitaktische Source-/Drainstruktur, die auf gegenüberliegenden Enden der Kanalstruktur angeordnet sind, und einen rückseitigen Source-/Drainkontakt, der unter der ersten epitaktischen Source-/Drainstruktur angeordnet ist und sie kontaktiert, auf. Die Halbleitertransistorvorrichtung weist ferner einen Gatekontakt, der auf der Gatestruktur angeordnet ist, und eine rückseitige dielektrische Abdeckung, die unter der zweiten epitaktischen Source-/Drainstruktur und der Gatestruktur angeordnet ist und diese kontaktiert, auf.
  • In einigen noch anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Herstellen einer Halbleitertransistorvorrichtung. Das Verfahren umfasst: Ausbilden einer Finnenstruktur über einem Substrat, indem erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt werden, und Ausbilden einer Dummy-Gatestruktur über der Finnenstruktur. Das Verfahren umfasst ferner: Entfernen eines Abschnitts der Finnenstruktur, der durch die Dummy-Gatestruktur freigelegt ist, und Ausbilden von Innenspacern auf gegenüberliegenden Seiten verbleibender Abschnitte der ersten Halbleiterschichten. Das Verfahren umfasst ferner ein Ausbilden einer ersten epitaktischen Source-/Drainstruktur und einer zweiten epitaktischen Source-/Drainstruktur auf gegenüberliegenden Enden der Finnenstruktur. Das Verfahren umfasst ferner ein Ersetzen der Dummy-Gatestruktur und der ersten Halbleiterschichten durch eine Metallgatestruktur. Das Verfahren umfasst ferner ein Entfernen des Substrats und ein Ausbilden eines rückseitigen Abdeckgrabens, um eine untere Fläche der Metallgatestruktur und eine untere Fläche der zweiten epitaktischen Source-/Drainstruktur freizulegen. Die untere Fläche der zweiten epitaktischen Source-/Drainstruktur wird ausgespart. Das Verfahren umfasst ferner ein Ausbilden einer rückseitigen dielektrischen Abdeckung im rückseitigen Abdeckgraben und ein Ausbilden eines rückseitigen Source-/Drainkontakts unter der ersten epitaktischen Source-/Drainstruktur und diese kontaktierend.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleitertransistorvorrichtung, aufweisend: eine Kanalstruktur, eine Gatestruktur, die die Kanalstruktur umschließt, eine erste epitaktische Source/Drainstruktur und eine zweite epitaktische Source/Drainstruktur, die an entgegengesetzten Enden der Kanalstruktur angeordnet sind, einen Gatekontakt, der auf der Gatestruktur angeordnet ist, und einen rückseitigen Source-/Drainkontakt, der unter der ersten epitaktischen Source/Drainstruktur angeordnet ist, wobei die erste epitaktische Source/Drainstruktur eine konkave untere Fläche aufweist, die den rückseitigen Source-/Drainkontakt kontaktiert.
  2. Halbleitertransistorvorrichtung nach Anspruch 1, die ferner eine rückseitige dielektrische Abdeckung aufweist, die unter der zweiten epitaktischen Source-/Drainstruktur und in direktem Kontakt mit ihr angeordnet ist.
  3. Halbleitertransistorvorrichtung nach Anspruch 2, wobei die zweite epitaktische Source-/Drainstruktur eine konkave untere Fläche aufweist, die die rückseitige dielektrische Abdeckung kontaktiert.
  4. Halbleitertransistorvorrichtung nach Anspruch 2 oder 3, wobei sich die rückseitige dielektrische Abdeckung unter die Gatestruktur erstreckt.
  5. Halbleitertransistorvorrichtung nach einem der Ansprüche 2 bis 4, wobei die rückseitige dielektrische Abdeckung die Gatestruktur direkt kontaktiert.
  6. Halbleitertransistorvorrichtung nach einem der Ansprüche 2 bis 5, die ferner eine mittlere Isolationsstruktur aufweist, die die Gatestruktur, die erste epitaktische Source-/Drainstruktur und die zweite epitaktische Source-/Drainstruktur umgibt.
  7. Halbleitertransistorvorrichtung nach Anspruch 6, die ferner eine untere Isolationsstruktur aufweist, die unter der mittleren Isolationsstruktur angeordnet ist und die rückseitige dielektrische Abdeckung umgibt.
  8. Halbleitertransistorvorrichtung nach einem der vorhergehenden Ansprüche, die ferner einen dielektrischen Seitenwandspacer aufweist, der entlang einer Seitenwand des rückseitigen Source-/Drainkontakts angeordnet ist.
  9. Halbleitertransistorvorrichtung nach einem der vorhergehenden Ansprüche, die ferner einen Innenspacer aufweist, der die Gatestruktur von der ersten epitaktischen Source-/Drainstruktur und der zweiten epitaktischen Source-/Drainstruktur trennt.
  10. Halbleitertransistorvorrichtung nach einem der vorhergehenden Ansprüche, wobei die Kanalstruktur einen Stapel von Halbleiternanodrähten aufweist.
  11. Halbleitertransistorvorrichtung, aufweisend: eine Kanalstruktur, eine Gatestruktur, die die Kanalstruktur umschließt, eine erste epitaktische Source/Drainstruktur und eine zweite epitaktische Source/Drainstruktur, die an entgegengesetzten Enden der Kanalstruktur angeordnet sind, einen Gatekontakt, der auf der Gatestruktur angeordnet ist, und einen rückseitigen Source-/Drainkontakt, der unter der ersten epitaktischen Source-/Drainstruktur angeordnet ist und diese kontaktiert, und eine rückseitige dielektrische Abdeckung, die unter der zweiten epitaktischen Source-/Drainstruktur und der Gatestruktur angeordnet ist und diese kontaktiert.
  12. Halbleitertransistorvorrichtung nach Anspruch 11, wobei die zweite epitaktische Source-/Drainstruktur eine untere Fläche aufweist, die höher angeordnet ist als eine untere Fläche der Gatestruktur.
  13. Halbleitertransistorvorrichtung nach Anspruch 11 oder 12, wobei der rückseitige Source-/Drainkontakt eine obere Fläche aufweist, die höher angeordnet ist als eine untere Fläche der Gatestruktur.
  14. Halbleitertransistorvorrichtung nach einem der Ansprüche 11 bis 13, die ferner einen dielektrischen Seitenwandspacer aufweist, der zwischen dem rückseitigen Source-/Drainkontakt und der rückseitigen dielektrischen Abdeckung angeordnet ist.
  15. Halbleitertransistorvorrichtung nach einem der Ansprüche 11 bis 14, wobei die Gatestruktur aufweist: eine Gateelektrode, und ein Gatedielektrikum zwischen der Gateelektrode und der Kanalstruktur.
  16. Halbleitertransistorvorrichtung nach einem der Ansprüche 11 bis 15, wobei die Kanalstruktur einen Stapel von Halbleiternanodrähten aufweist.
  17. Halbleitertransistorvorrichtung nach einem der Ansprüche 11 bis 16, die ferner einen Innenspacer aufweist, der die Gatestruktur von der ersten epitaktischen Source-/Drainstruktur und der zweiten epitaktischen Source-/Drainstruktur trennt.
  18. Halbleitertransistorvorrichtung nach einem der Ansprüche 11 bis 17, wobei die rückseitige dielektrische Abdeckung SiO2, SiN, SiCN, SiOCN, Al2O3, AlON, ZrO2, HfO2 oder Kombinationen davon aufweist.
  19. Verfahren zum Ausbilden einer Halbleitertransistorvorrichtung, wobei das Verfahren umfasst: Ausbilden einer Finnenstruktur über einem Substrat, indem erste Halbleiterschichten und zweite Halbleiterschichten abwechselnd gestapelt werden, Ausbilden einer Dummy-Gatestruktur über der Finnenstruktur, Entfernen eines Abschnitts der Finnenstruktur, der nicht von der Dummy-Gatestruktur bedeckt ist, Ausbilden von Innenspacern an entgegengesetzten Seiten verbleibender Abschnitte der ersten Halbleiterschichten, Ausbilden einer ersten epitaktischen Source/Drainstruktur und einer zweiten epitaktischen Source/Drainstruktur an entgegengesetzten Enden der Finnenstruktur, Ersetzen der Dummy-Gatestruktur und der ersten Halbleiterschichten durch eine Metallgatestruktur, Entfernen des Substrats und Ausbilden eines rückseitigen Abdeckgrabens, um eine untere Fläche der Metallgatestruktur und eine untere Fläche der zweiten epitaktischen Source-/Drainstruktur freizulegen, wobei die untere Fläche der zweiten epitaktischen Source-/Drainstruktur ausgespart wird, Ausbilden einer rückseitigen dielektrischen Abdeckung im rückseitigen Abdeckgraben, und Ausbilden eines rückseitigen Source-/Drainkontakts unter der ersten epitaktischen Source-/Drainstruktur und diese kontaktierend.
  20. Verfahren nach Anspruch 19, wobei das Ausbilden des rückseitigen Source-/Drainkontakts umfasst: Ausbilden eines rückseitigen Kontaktgrabens nach dem Ausbilden der Innenspacer, Füllen des rückseitigen Kontaktgrabens mit einem Opfer-Halbleitermaterial, Entfernen des Opfer-Halbleitermaterials und Ersetzen durch ein Seitenwandspacer-Dielektrikumsmaterial vor dem Ausbilden des rückseitigen Abdeckgrabens, Entfernen von mindestens einem Abschnitt des Seitenwandspacer-Dielektrikumsmaterials, und Ersetzen durch den rückseitigen Source-/Drainkontakt nach dem Ausbilden der rückseitigen dielektrischen Abdeckung.
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