DE112016007504T5 - Integriertes Schaltungs-Bauelement mit zinnenartigem Metall-Leiterbahn-Layout - Google Patents

Integriertes Schaltungs-Bauelement mit zinnenartigem Metall-Leiterbahn-Layout Download PDF

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Mauro Kobrinsky
Mark Bohr
Tahir Ghani
Rishabh Mehandru
Ranjith Kumar
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Abstract

Zellarchitekturen für integrierte Schaltungen (ICs) umfassend ein zinnenartiges Verbindungsleiterbahn-Layout. Ein zinnenartiges Leiterbahn-Layout kann verwendet werden, wo eine IC-Zelle einen Transistor mit einem Source/Drain-Anschluss umfasst, der durch ein rückseitiges (3D) Routingschema verbunden ist, das die vorderseitige Routingdichte für eine gegebenen Transistor-Grundfläche reduziert. Bei dem zinnenartigen Layout können benachbarte Verbindungsleiterbahnen oder Bahnen ihre Enden gemäß einer Zinnenbildungsphase für die Zelle versetzt haben. Zinnenartige Bahnen können eine Zellbegrenzung schneiden, wobei benachbarte Bahnen eine gegenüberliegende Zellbegrenzung schneiden. Die Bahnenden können um zumindest die Breite einer darunter liegenden orthogonalen Verbindungsleiterbahn versetzt sein. Zinnenartige Bahnenden können um die Breite einer darunter liegenden orthogonalen Verbindungsleiterbahn und eine halbe Beabstandung zwischen benachbarten orthogonalen Leiterbahnen versetzt sein.

Description

  • HINTERGRUND
  • Entwürfe von integrierten Schaltungen (ICs; integrated circuits) beinhalten typischerweise viele Bauelementzellen, die zu Funktionsblöcken gekoppelt sein können, um eine gewünschte Logik zu erreichen. Eine Bauelementzelle kann für eine gegebene Fertigungstechnologie standardisiert sein und die Standardzelle zu einer Bibliothek hinzugefügt sein. Eine beispielhafte elementare Bauelementzelle ist ein Inverter mit einem Eingang und einem Ausgang. Viele Standard-Inverterzellen können entworfen sein, zum Beispiel um einen Bereich von Funktionsmetriken zu abzudecken, wie beispielsweise einen Antriebsstrom. Ein anderes Beispiel für eine elementare Bauelementzelle ist ein Puffer. Viele Standard-Pufferzellenentwürfe können auf ähnliche Weise als Teil einer parametrisierten Zellbibliothek umfasst sein. Funktionsblöcke höherer Ebene, wie beispielsweise ein Latch, können durch ein Zusammenkoppeln der Eingänge und Ausgänge grundlegenderer Standard-Bauelementzellen aufgebaut werden. Diese Funktionsblöcke können dann in einer hierarchischen Zellbibliothek platziert werden, um den Schaltungsentwurf von dem Bauelement-Fertigungsprozess weiter zu abstrahieren. Eine gut entwickelte Standardzellbibliothek ist wichtig für die erfolgreiche Freigabe einer neuen mikroelektronischen Fertigungsprozesstechnologie, die Schaltungsentwicklern Zugang zu verschiedenen validierten Baublöcken bereitstellt, aus denen ihre Schaltungsentwürfe erzeugt werden können, ohne jeden Entwickler mit einer Architektur auf Atomzellebene zu belasten, die stark von der Prozesstechnologie abhängig ist.
  • Der Entwickler von Standardzellen hat die Aufgabe, das Layout jeder Zelle für einen gegebenen Fertigungsprozess zu entwerfen. 1A ist eine Draufsicht eines beispielhaften Bauelementzellen-Layouts, das für eine konventionelle 2D-Transistor-Fertigungsprozesstechnologie entworfen sein kann. Wie gezeigt ist, belegt die Bauelementzelle 101 eine Grundfläche in den x-y-Dimensionen mit einer Umfangsbegrenzung, die durch eine gestrichelte Linie gekennzeichnet ist. Eine Zelle 101 kann irgendein beliebiges Bauelement sein, das als Standardzelle in einer Zellbibliothek umfasst ist. Die Zelle 101 umfasst eine Mehrzahl von Gate-Leiterbahnen (auch bekannt als „Streifen“ oder „Bahnen“) 150 mit im Wesentlichen parallelen Längslängen, die sich in eine erste Richtung erstrecken (z.B. y-Dimension). Jede Gate-Bahn 150 kann als ein Gate-Anschluss für einen beispielhaften Feldeffekttransistor (FET; field-effect transistor) funktionieren. Die Gate-Bahnen 150 sind einem nominalen Gate-Abstand zugeordnet, der eine Funktion der kritischen Abmessungen (CD; critical dimension) der Gate-Leiterbahn in Querrichtung ist, zum Beispiel in der x-Dimension, und eine Funktion der Beabstandung zwischen benachbarten Gate-Bahnen ist. Bei dem gezeigten Beispiel gibt es drei mittlere Gate-Bahnen und eine halbe Gate-Bahn an gegenüberliegenden Rändern der Zelle 101. Eine oder mehrere der Gate-Bahnen 150 können Dummy- (nicht-funktionale) Gates sein. Eine Standardzelle einer gegebenen Größe in der x-Dimension kann mehr oder weniger Gate-Bahnen 150 umfassen, als in 1A dargestellt sind.
  • Die Zelle 101 umfasst ferner eine Mehrzahl von Verbindungsleiterbahnen, -Streifen oder - Bahnen 160 mit im Wesentlichen parallelen Längslängen, die sich in eine zweite Richtung erstrecken (z.B. x-Dimension), orthogonal zu den Gate-Bahnen 150. Die Verbindungsleiterbahnen 160 können als eine erste Verbindungsebene in einem Stapel von Leiterebenen betrachtet werden, die über einem Transistor gefertigt sind, und in 1A ist ihnen die Bezeichnung „M0“ („Metal Zero“; Metall-Null) zugeordnet. Den Verbindungsleiterbahnen 160 ist ein nominaler M0-Abstand zugeordnet, der eine Funktion der Transversen CDM0 ist, zum Beispiel in der y-Dimension, und eine Funktion der Beabstandung SMO zwischen benachbarten M0-Bahnen ist. Bei einigen Ausführungsbeispielen koppelt eine erste M0-Verbindungsbahn 160 elektrisch an einen Source-Anschluss des beispielhaften FET, während eine zweite M0-Verbindungsbahn 160 elektrisch an einen Drain-Anschluss des beispielhaften FET koppelt. Eine M0-Bahn 160 kann eine Gate-Bahn 150 überkreuzen, wobei ein oder mehrere ILD-Materialien (ILD = Inter-Level Dielectric; Zwischenebenen-Dielektrikum) (nicht dargestellt) zwischen denselben zur elektrischen Isolierung angeordnet sind. Eine Standardzelle einer gegebenen Größe in der yx-Dimension kann mehr oder weniger M0-Bahnen 160 umfassen, als in 1A dargestellt sind.
  • Die Zelle 101 umfasst ferner eine Mehrzahl von Vorderseiten-Verbindungsleiterbahnen, - Streifen oder -Bahnen 170 mit im Wesentlichen parallelen Längslängen, die sich in die erste Richtung erstrecken (z.B. y-Dimension), parallel zu den Gate-Bahnen 150 (orthogonal zu M0-Verbindungsbahnen 160). Verbindungsbahnen 170 können als eine zweite Verbindungsebene gefertigt auf einer vorderen Seite der Bauelementzelle 101 betrachtet werden, und in 1A ist ihnen die Bezeichnung „M1“ („Metal One“; Metall-Eins) zugeordnet. Den Verbindungsbahnen 170 ist ein nominaler Abstand PM1 zugeordnet, der eine Funktion der Transversen CD ist, zum Beispiel in der x-Dimension, und eine Funktion der Beabstandung zwischen benachbarten M1-Bahnen ist. Eine M1-Bahn 170 kann eine M0-Bahn 160 überkreuzen, wobei ein oder mehrere ILD-Materialien (nicht dargestellt) zur elektrischen Isolierung dort dazwischen angeordnet sind. Eine elektrische Verbindung zwischen einer M1-Bahn 170 und einer M0-Bahn 160 wird durch ein Via V0 („Via Null“) bereitgestellt. Fünf V0-Vias sind für die beispielhafte Zelle 101 dargestellt. Eine Standardzelle einer gegebenen Größe in der x-Dimension kann mehr oder weniger Verbindungsbahnen 170 umfassen, als in 1A dargestellt sind.
  • Insbesondere endet jede M1-Bahn 170 innerhalb der Grenzen von Zelle 101. Während sich also jede M1-Bahn 170 über fünf M0-Bahnen 160 innerhalb der Zelle 101 erstreckt, weist jede M1-Bahn 170 ein erstes Ende an einem Rand einer M0-Bahn 105 und ein zweites Ende an einem Rand einer M0-Bahn 110 auf. Der Umfang der Zelle 101 teilt die M0-Bahnen 105, 110 gabelförmig, sodass, wenn die Zelle 101 mit anderen Zellen, die einen ähnlichen Standardabschluss der M1-Bahnen 170 aufweisen, als Array angeordnet ist, die Ende-zu-Ende Beabstandung zwischen jeder M1-Bahn zumindest gleich CDM0 ist. Mit einem solchen Entwurf kann der Standardzellenentwickler sicherstellen, dass alle Schaltungsentwürfe, die die Standardzelle verwenden, der Spezifikation der minimalen M1-Ende-zu-Ende-Beabstandung einer Prozesstechnologie entsprechen. Zum Beispiel ist 1B eine Draufsicht, die die Bauelementzelle 101A darstellt, die von vier nächstbenachbarten Zellen 101B, 101C, 101D und 101E umgeben ist, was sich ergeben könnte, wenn mehrere Zellen in einen funktionalen IC-Block gruppiert sind. Jede Zelle 101A-101E kann irgendeine Standardzelle sein, die beispielsweise als unterschiedliche V0-Zahlen und Layouts aufweisend dargestellt ist. Die Zellen 101A-101E können nach Bedarf für ihre Verbindung modifiziert werden, beispielsweise durch M0, M1 oder eine Route höherer Ebene. Ohne eine solche Verbindung, wenn jede Zelle 101A-101E das in 1A eingeführte M1-Layout gemeinsam verwendet, stellen die jeder Zelle zugeordneten ½ M0-Bahnen 105, 110 sicher, dass eine Ende-zu-Ende-Beabstandung von M1 in benachbarten Zellen zumindest gleich CDM0 ist. 1A stellt auch dar, wie irgendein V0, das in einer Zelle platziert ist, eine V0-zu-M1-Endüberlappung aufweisen wird, die zumindest gleich der M0-Bahnbeabstandung SM0 ist. 1B stellt auch dar, wie das in 1A dargestellte symmetrische M1-Bahnlayout unabhängig davon ist, welchen Grenzrand benachbarte Zellen gemeinschaftlich verwenden.
  • Die dreidimensionale (3D) Skalierung ist heute von großem Interesse als ein anderer Weg zur Erhöhung der Gesamt-Bauelementdichte und IC-Performance. 3D-Architekturen können einen Paradigmenwechsel in der IC-Prozesstechnologie darstellen. Standardzellbibliotheken können zwischen Prozessgenerationen einer dramatischen Revision unterzogen werden, wenn ein Paradigmenwechsel in der Fertigungstechnologie eintritt. Zelllayouts, die eine gegebene 3D-Architektur am besten nutzen, sind daher wirtschaftlich vorteilhaft.
  • Figurenliste
  • Das hierin beschriebene Material ist beispielhaft und nicht einschränkend in den beiliegenden Figuren dargestellt. Der Einfachheit und Klarheit der Darstellung halber sind die in den Figuren dargestellten Elemente nicht notwendigerweise maßstabsgetreu gezeichnet. Beispielsweise können die Abmessungen mancher Elemente relativ zu anderen Elementen der Klarheit halber übertrieben dargestellt sein. Ferner wurden, wo es angemessen erscheint, Bezugszeichen in den Figuren wiederholt, um entsprechende oder gleiche Elemente anzuzeigen. In den Figuren:
    • 1A ist eine Draufsicht eines beispielhaften Bauelementzellen-Layouts entworfen für eine 2D-Transistor-Fertigungsprozesstechnologie;
    • 1B ist eine Draufsicht, die das in 1A gezeigte Bauelementzellen-Layout als Array über einem Bereich eines Fertigungssubstrats darstellt;
    • 2A ist eine Draufsicht auf eines beispielhaften Bauelementzellen-Layouts, das in einer 3D-Transistor-Fertigungsprozesstechnologie eingesetzt werden kann, gemäß einigen Ausführungsbeispielen;
    • 2B ist eine Draufsicht, die das in 2A gezeigte Bauelementzellen-Layout als Array über einem Bereich eines Fertigungssubstrats darstellt;
    • 3A, 3B, 3C, und 3D sind Draufsichten, die beispielhafte Bauelementzellen darstellen, die ein zinnenartiges (crenellated) Metall-Leiterbahn-Layout verwenden, das bei einer 3D-Transistor-Fertigungsprozesstechnologie verwendet werden kann, gemäß einigen Ausführungsbeispielen;
    • 4A, 4B, 5A, 5B, 6A und 6B sind Draufsichten, die die in 3A und 3B gezeigten Bauelementzellen-Layouts als Array über einem Bereich eines Fertigungssubstrats darstellen, gemäß einigen Ausführungsbeispielen;
    • 7A und 7B sind Draufsichten, die ferner die Block-Ebenen-Verbindung von Bauelementzellen als Array über einem Bereich eines Fertigungssubstrats darstellen, gemäß einigen Ausführungsbeispielen;
    • 8A, 8B und 8C stellen beispielhafte Inverterzellen-Layouts dar, die ein zinnenartiges Metall-Leiterbahn-Layout verwenden, gemäß einigen Ausführungsbeispielen;
    • 9 ist ein Flussdiagramm, das eine 3D-Fertigung einer Bauelementzelle darstellt, gemäß einigen Ausführungsbeispielen;
    • 10 ist eine Draufsicht einer Transistorzelle, die mit einem 3D-Fertigungsverfahren gefertigt wurde, gemäß einigen Ausführungsbeispielen;
    • 11A-11C sind Querschnittansichten einer Transistorzelle, die mit einem 3D-Fertigungsverfahren gefertigt wurde, gemäß einigen Ausführungsbeispielen;
    • 12 stellt eine mobile Rechenplattform und eine Datenservermaschine dar, die ein SoC mit einer Mehrzahl von Standardzellen mit einem zinnenartigen Metall-Leiterbahn-Layout verwendet, gemäß Ausführungsbeispielen; und
    • 13 ist ein funktionales Blockdiagramm einer elektronischen Rechenvorrichtung gemäß einigen Ausführungsbeispielen.
  • DETAILLIERTE BESCHREIBUNG
  • Eines oder mehr Ausführungsbeispiele werden Bezug nehmend auf die beigefügten Figuren beschrieben. Obwohl spezielle Konfigurationen und Anordnungen dargestellt sind und detailliert besprochen werden, versteht sich, dass dies jedoch nur zu darstellenden Zwecken getan wird. Fachleute auf dem relevanten Gebiet erkennen, dass andere Konfigurationen und Anordnungen möglich sind, ohne von dem Wesen und Schutzbereich der Beschreibung abzuweichen. Für Fachleute auf dem relevanten Gebiet ist es offensichtlich, dass die hierin beschriebenen Techniken und/oder Anordnungen in einer Vielzahl von anderen Systemen und Anwendungen verwendet werden können, als das, was hierin detailliert beschrieben ist.
  • In der nachfolgenden detaillierten Beschreibung wird Bezug auf die beiliegenden Zeichnungen, genommen, die einen Teil derselben bilden und beispielhafte Ausführungsbeispiele darstellen. Ferner sollte darauf hingewiesen werden, dass andere Ausführungsbeispiele verwendet werden können und strukturelle und/oder logische Änderungen ausgeführt werden können, ohne von dem Schutzbereich des beanspruchten Gegenstands abzuweichen. Es sollte auch darauf hingewiesen werden, dass Richtungen und Bezüge, zum Beispiel, oben, unten, Oberseite, Unterseite, und so weiter, nur verwendet werden sollen, um die Beschreibung der Merkmale in den Zeichnungen zu erleichtern. Daher soll die folgende detaillierte Beschreibung nicht in einem einschränkenden Sinne genommen werden und der Schutzbereich des beanspruchten Gegenstands ist nur durch die beigefügten Ansprüche und ihre Entsprechungen definiert.
  • In der folgenden Beschreibung werden zahlreiche Details ausgeführt. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele ohne diese spezifischen Details ausgeführt werden können. In einigen Fällen sind bekannte Verfahren und Vorrichtungen in Blockdiagrammform und nicht im Detail gezeigt, um das Verunklaren der Ausführungsbeispiele zu vermeiden. Durchgehend in dieser Beschreibung bedeutet Bezugnahme auf „ein Ausführungsbeispiel“, „ein einzelnes Ausführungsbeispiel“ oder „einige Ausführungsbeispiele“, dass ein bestimmtes Merkmal, eine bestimmte Struktur, Funktion oder Charakteristik, das/die in Verbindung mit dem Ausführungsbeispiel beschrieben ist, bei zumindest einem Ausführungsbeispiel umfasst ist. Somit bezieht sich das Auftreten der Phrase „bei einem Ausführungsbeispiel“ oder „bei einem einzelnen Ausführungsbeispiel“ oder „einigen Ausführungsbeispielen“ an verschiedenen Stellen durchgehend in dieser Beschreibung nicht notwendigerweise auf das gleiche Ausführungsbeispiel. Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika in jeglicher geeigneten Weise bei einem oder mehreren Ausführungsbeispielen kombiniert werden. Beispielsweise kann ein erstes Ausführungsbeispiel mit einem zweiten Ausführungsbeispiel überall kombiniert werden, wo die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika, die mit den beiden Ausführungsbeispielen assoziiert werden, sich nicht gegenseitig ausschließen.
  • Nach Gebrauch in der Beschreibung und den beigefügten Ansprüchen, sollen die Singularformen „ein, eine“ und „das, der, die“ auch die Pluralformen umfassen, sofern aus dem Zusammenhang nicht eindeutig etwas anderes hervorgeht. Es wird auch darauf hingewiesen, dass der Ausdruck „und/oder“ nach hiesigem Gebrauch sich auf jegliche und alle möglichen Kombinationen von einem oder mehreren der zugehörigen, aufgeführten Elemente bezieht, und diese miteinschließt.
  • Die Ausdrücke „gekoppelt“ und „verbunden“ und verwandte Ausdrücke können hierin verwendet werden, um funktionale oder strukturelle Beziehungen zwischen Komponenten zu beschreiben. Es versteht sich, dass diese Ausdrücke nicht als Synonyme füreinander vorgesehen sind. Vielmehr kann bei bestimmten Ausführungsbeispielen „verbunden“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem physischen, optischen oder elektrischen Kontakt miteinander sind. „Gekoppelt“ kann verwendet werden, um anzuzeigen, dass zwei oder mehr Elementen in entweder direktem oder indirektem (mit anderen, dazwischenliegenden Elementen zwischen ihnen) physischen oder elektrischen Kontakt miteinander sind, und/oder dass die zwei oder mehr Elemente miteinander kooperieren oder interagieren (z.B. wie bei einer Ursache/Wirkung-Beziehung).
  • Die Ausdrücke „über“, „unter“, „zwischen“ und „auf“ beziehen sich nach hiesigem Gebrauch auf eine relative Position einer Komponente oder eines Materials im Hinblick auf andere Komponenten oder Materialien, wo solche physischen Beziehungen erwähnenswert sind. Beispielsweise kann in dem Kontext von Materialien ein Material oder ein Material, das über oder unter einem anderen angeordnet ist, direkt Kontakt haben oder eines oder mehr dazwischenliegende Materialien haben. Außerdem können ein Material, das zwischen zwei Materialien angeordnet ist, oder Materialien direkt mit den zwei Schichten Kontakt haben, oder sie können eine oder mehr dazwischenliegende Schichten aufweisen. Im Gegensatz dazu ist ein erstes Material oder Material „auf‟ einem zweiten Material oder Material in direktem Kontakt mit diesem zweiten Material/Material. Ähnliche Unterschiede sind im Zusammenhang mit Komponenten-Anordnungen zu machen.
  • Gemäß der Verwendung in dieser Beschreibung und in den Patentansprüchen, kann eine Liste von Elementen, die durch den Ausdruck „zumindest eines von“ oder „eines oder mehrere von“ verbunden ist, irgendeine Kombination der aufgezählten Ausdrücke bedeuten. Der Ausdruck „zumindest eines von A, B oder C“ kann A; B; C; A und B; A und C; B und C; oder A, B und C bedeuten.
  • IC-Bauelementzellenlayouts, Transistorstrukturen und Fertigungstechniken, die ein rückseitige Verbindungs-Routing verwenden, werden hierin beschrieben. Bei einigen beispielhaften Ausführungsbeispielen ist eine Rückseite von Bauelementstrukturen sichtbar. Eine „Rückseiten-Freilegung“ oder einfach „BSR“ (back-side reveal) einer Bauelementstruktur kann eine Rückseitenverarbeitung auf Waferebene beinhalten. Im Gegensatz zu einer herkömmlichen TSV-Typ-Technologie kann eine Rückseiten-Freilegung, wie hier beschrieben, bei der Dichte von Transistorzellen und sogar innerhalb von Teilregionen einer einzelnen Transistorzelle durchgeführt werden. Darüber hinaus können solche Rückseiten-Freilegungen durchgeführt werden, um im Wesentlichen das gesamte Donatorsubstrat zu entfernen, auf dem eine Bauelementschicht während der Vorderseiten-Bauelementverarbeitung angeordnet wurde. Ein Mikrometer tiefes TSV wird überflüssig, da die Dicke des Halbleiters in den Bauelementzellen nach der Rückseiten-Freilegung möglicherweise nur mehrere zehn oder hundert Nanometer beträgt. Insbesondere ist jedoch ein BSR-Fertigungsprozess nicht erforderlich, um alle Vorteile des hierin beschriebenen Verbindungsleiterbahn-Routings zu nutzen. Beispielsweise kann das hierin beschriebene zinnenartige (crenellated) Verbindungsleiterbahn-Routing mit anderen Rückseiten-Verbindungs-Implementierungen verwendet werden. Tatsächlich können einige der hierin beschriebenen Vorteile des zinnenartigen Verbindungsleiterbahn-Routings auch ohne rückseitige Bauelementverbindung genutzt werden. Die hier beschriebenen Ausführungsbeispiele des Zellenlayouts sind sowohl für planare als auch für nicht-planare FET-Technologien anwendbar. Nicht-planare FETs weisen Halbleiterkanalregionen auf, die eine Seitenwand umfassen, durch die ein Gate elektrisch (z.B. kapazitiv) gekoppelt ist. Beispielhafte nicht-planare Transistoren umfassen Multi-Gate-FinFETs, wie beispielsweise Doppel-Gate und Tri-Gate-Transistoren, sowie Wrap-Around- (Umwickel-) Transistoren (Gate-Allround-; (Gate-Ringsum-) -Transistoren), wie wie beispielsweise Nanoband- oder Nanodraht-Transistoren.
  • Die hierin beschriebenen Rückseiten-Freilegungs-Techniken können einen Paradigmenwechsel von der „bottom-up“ (von unten nach oben) -Bauelementfertigung zu einer „center-out“- (von der Mitte aus) Fertigung ermöglichen, wobei die „Mitte“ irgendeine Schicht ist, die bei der Vorderseitenfertigung verwendet wird, von der Rückseite freigelegt, und wieder bei der Rückseitenfertigung eingesetzt wird. Bei einigen Ausführungsbeispielen umfasst die Rückseitenverarbeitung ein Rückseiten-Verbindungs-Routing auf Transistorebene. Beispielsweise können einer oder mehrere Anschlüsse eines Transistors mit anderen Knoten einer IC durch eine oder mehrere Leiterbahnen verbunden sein, die auf der Rückseite des Transistors gefertigt sind. Somit kann für eine gegebene 3D-Bauelementzelle die Anzahl der vorderseitigen Verbindungsleiterbahnen reduziert werden. Beispielsweise kann bei einigen Ausführungsbeispielen, bei denen Transistor-Source-Anschlüsse auf der Rückseite einer 3D-Bauelementzelle verbunden sind, die Stromversorgungsschiene von der Anzahl der vorderseitigen Leiterbahnen entfernt werden, sodass nur Leiterbahnen, die für das Routing von Signal-Eingängen und - Ausgängen dediziert sind, übrig bleiben. Diese Verlagerung einer Transistoranschlussverbindung muss sich nicht direkt auf die Fläche (Grundfläche; footprint) einer Standardzelle auswirken, die ansonsten beispielsweise durch die Fläche des/der Transistor(en) begrenzt sein könnte. Somit, wo Transistorgeometrien statisch bleiben, kann die Grundfläche einer Standardzelle zwischen einer 2D- und einer 3D-Bauelementzelle gleichbleiben.
  • 2A ist eine Draufsicht eines beispielhaften Bauelementzellen-Vorderseiten-Layouts, das in einer 3D-Transistor-Fertigungsprozesstechnologie eingesetzt werden kann, gemäß einem nicht zinnenartigen Ausführungsbeispiel. Wie gezeigt ist, umfasst eine Zelle 201 Gate-Bahnen 150, die sich zu gegenüberliegenden Zellbegrenzungen erstrecken und im Wesentlichen so, wie vorstehend in dem Kontext von Zelle 101 beschrieben ist. Die Zelle 201 umfasst jedoch eine M0-Bahn 160 weniger, als in Zelle 101 vorliegt. Diese Reduzierung kann beispielsweise ein Resultat eines Verlegens einer der fünf M0-Bahnen 160 der Zelle 101 auf die Rückseite der Zelle 201 sein. Angenommen, die Grundfläche der Zelle 201 ist im Wesentlichen dieselbe wie die der Zelle 101, kann der Abstand der M0-Bahnen 160 in einer Zelle vorteilhaft entspannt relativ zu dem der Zelle 101 sein. Beispielsweise kann CDM0 erhöht werden, innerhalb der Beschränkung, dass die M0-Bahnen noch Verbindungen zu einem Transistor- (z.B. Drain-) Anschluss bereitstellen müssen. Die Abmessungen der fünf beispielhaften V0-Vias können daher auch relativ zu denen, die in Zelle 101 verwendet werden, erhöht werden, was die Komplexität des M0- und/oder V0-Strukturierungsprozesses vorteilhaft reduziert und/oder die Bauelementparametrik verbessert (z.B. geringere parasitäre Effekte). Die M1-Bahnen 170 werden innerhalb der Zelle 201 wieder beendet. Jedoch würde, aufgrund der Entspannung im M0-Bahnlayout, das Beenden von M1-Bahnen auf einer MO-Bahn, wie in dem Layout der Zelle 101, die Grundfläche der Zelle 201 relativ zu der der Zelle 101 erhöhen oder es würde eine dazwischenliegende M0-Bahn mit kleinerer CD oder kleinerer Beabstandung erfordern, was viele der Vorteile eines Entspannens von M0-Bahnabmessungen an anderer Stelle innerhalb der Zelle 201 aufheben könnte. Das Layout der Zelle 201 beendet daher M1-Bahnen 170 an den Rändern der zwei äußeren M0-Bahnen 160 und bringt eine Reduzierung von M0-Bahnen von einer ungeraden Anzahl von M0-Bahnen in Zelle 101 auf eine gerade Anzahl von M0-Bahnen in Zelle 201 unter. Ein halber M0-Raum (½SM0) ist in Zelle 201 umfasst, und wenn er mit benachbarten Zellen als Array dargestellt ist (z.B. wie in 2B gezeigt ist), weisen M1-Bahnen 170 eine Ende-zu-Ende-Beabstandung zwischen den Zellen 201A und 201B auf, die ~SM0 ist. Eine Einschränkung des M1 BahnLayouts in Zelle 201 ist, dass SM0 eine anspruchsvolle Ende-zu-Ende-Beabstandung für den M1-Strukturierungsprozess darstellen kann. Auch unter Hinweis darauf, dass die Zelle 201 die fünf beispielhaften V0-Verbindungen umfasst, die in Zelle 101 eingeführt wurden, wird eine andere Einschränkung in dem Layout der Zelle 201 durch die gestrichelte Linie, die V0 220 einkreist, hervorgehoben. Insbesondere gibt es nur eine sehr geringe Überlappung zwischen V0 220 und dem Ende der M1-Bahn 170, die auf der M0-Bahn endet, auf der V0 220 landet. Diese minimale Überlappung kann zu einer M0-M1-Öffnung oder einer anderen Prozessmarginalität führen.
  • Gemäß anderen Ausführungsbeispielen hierin umfasst ein Bauelementzellen-Layout ein zinnenartiges, vorderseitiges leitfähige-Leiterbahn-Layout. Ein zinnenartiges Layout versetzt zumindest ein Ende einer ersten Leiterbahn lateral von dem einer zweiten, benachbarten Leiterbahn. Gemäß einigen beispielhaften Ausführungsbeispielen ist ein Paar benachbarter M1-Bahnen zinnenartig, sodass zumindest eines ihrer jeweiligen Enden um zumindest die Abmessung einer dazwischenliegenden M0-Bahn lateral voneinander versetzt ist. Wie im Folgenden näher beschrieben ist, geht das zinnenartige Leiterbahn-Layout auf Einschränkungen des Layouts in Zelle 201 ein. 3A, 3B, 3C, und 3D sind Draufsichten, die beispielhafte Bauelementzellen darstellen, die ein zinnenartiges, leitfähiges (Metall-)Leiterbahn-Layout verwenden, das beispielsweise bei einer 3D-Transistor-Fertigungsprozesstechnologie verwendet werden kann, gemäß einigen Ausführungsbeispielen.
  • 3A stellt eine Draufsicht einer Vorderseite einer Bauelementzelle 301 dar. Die Zelle 301 hat einige der Layout-Attribute der Zelle 201 mit dieser gemeinsam, wie beispielsweise die Mehrzahl der Gate-Bahnen 150 im Wesentlichen wie vorstehend beschrieben ist. Wie Zelle 201 umfasst Zelle 301 nur eine gerade Zahl (z.B. 4) M0-Bahnen 160, die einer 3D-Zellenarchitektur zugeordnet werden können, die eine Transistor-Anschlussverbindung auf der Rückseite der Zelle 301 (nicht dargestellt) umfasst. Angenommen, die Grundfläche der Zelle 301 ist im Wesentlichen dieselbe wie die der Zelle 201, kann der Abstand der M0-Bahnen 160 in einer Zelle 301 wieder vorteilhaft entspannt relativ zu dem der Zelle 101 sein. Beispielsweise kann CDM0 innerhalb der Einschränkung erhöht werden, dass M0-Bahnen 160 immer noch Verbindungen zu einem Transistor- (z.B. Drain-) Anschluss erlauben sollen. V0- Abmessungen können daher auch relativ zu denen, die in Zelle 101 verwendet werden, erhöht werden, was die Komplexität des M0- und/oder V0-Strukturierungsprozesses vorteilhaft reduziert und/oder die Bauelementparametrik verbessert (z.B. geringere parasitäre Effekte). Bei Zelle 301 sind die M1-Bahnen 170 zinnenartig, wobei ein Ende einer ersten M1-Bahn 170A lateral versetzt ist (z.B. in der y-Dimension) von einem entsprechenden Ende einer benachbarten M1-Bahn 170B. Bei diesem Beispiel sind die Enden der M1-Bahnen 170A und 170B, die einem ersten (z.B. unteren) Rand der Zellbegrenzung am nächsten sind, voneinander um eine Zinnenbildungsdistanz (crenellation distance) C1 versetzt, der zumindest gleich CDM0 einer dazwischenliegenden M0-Bahn 160 ist. Bei dem dargestellten Ausführungsbeispiel ist C1 gleich CDM0, summiert mit ½SM0. Wo somit irgendeine V0-Position erlaubt ist, ist die M1-V0-Überlappung relativ zu derjenigen für das Layout in der Zelle 201 erhöht. Beispielsweise überlappt das Ende der M1-Bahn 170C V0 320 um zumindest ½ von SM0.
  • Bei einigen weiteren Ausführungsbeispielen umfasst eine Zinnenbildung (crenellation) von Verbindungsleiterbahnen ferner ein laterales Versetzen beider Enden einer ersten Metallbahn von entsprechenden Enden einer zweiten, benachbarten Metallbahn. Wie beispielsweise ferner in 3A gezeigt ist, werden die Enden der M1-Bahnen 170A und 170B, die am nächsten an einem zweiten (z.B. oberen) Rand der Zellbegrenzung sind, um demselben Betrag (Zinnenbildungsdistanz C1) versetzt, wie der Versatz zwischen den gegenüberliegenden Enden der M1-Bahnen 170A und 170B. Während das dargestellte Beispiel eine Zinnenbildung für M1-Bahnen 170, die Längslängen aufweisen, die sich in der y-Dimension erstrecken, zeigt, kann eine Zinnenbildung stattdessen einen lateralen Versatz in der x-Dimension für M1-Bahnen mit Längslängen, die sich in der orthogonalen x-Dimension erstrecken, mit sich bringen.
  • Bei einigen Ausführungsbeispielen umfasst ein Paar von zinnenartigen Verbindungsleiterbahnen eine Leiterbahn, die eine erste Zellbegrenzung schneidet, während die andere Leiterbahn des Paares dies nicht tut. Die Leiterbahn, die die erste Zellbegrenzung schneidet, kann durchgehend mit einer Leiterbahn auf der gleichen Verbindungsebene in der benachbarten Zelle sein, die diese Begrenzung ohne weitere Modifikationen an der Standardzelle gemeinschaftlich verwendet, während die Leiterbahn, die diese Zellbegrenzung nicht schneidet, auf der Funktionsblockebene ergänzt werden müsste, um eine elektrische Verbindung zu dieser selben benachbarten Zelle herzustellen. Bei einigen solchen Ausführungsbeispielen umfasst ein Paar von zinnenartigen Verbindungsleiterbahnen eine Leiterbahn, die eine erste Zellbegrenzung schneidet, während die andere Leiterbahn des Paares eine zweite Zellbegrenzung gegenüber der ersten Zellbegrenzung schneidet. Jede Leiterbahn in dem Paar schneidet nur eine der ersten und zweiten Zellbegrenzungen. Bei 3A, beispielsweise, schneidet die M1-Bahn 170A die obere Zellbegrenzung, aber interessiert nicht die untere Zellbegrenzung. Die M1-Bahn 170B schneidet die untere Zellbegrenzung, aber schneidet nicht die obere Zellbegrenzung. In der beispielhaften Zelle 301, in der die Einheitszelle 350 zweimal wiederholt wird, wechseln die M1-Bahnen 170A-170D zwischen einer „oberen äußeren - unteren inneren“ Bahn und einem „oberen inneren - unteren äußeren“ Bahnlayout. Eine solche zinnenartige Layoutstruktur kann für irgendeine ungerade oder gerade Anzahl von M1-Bahnen wiederholt werden, die in einer gegebenen Standardzelle umfasst sind, und definiert eine Phase der Zinnenbildung innerhalb der Zelle.
  • Unter Hinweis darauf, dass das M1 -Bahnlayout in der Zelle 301 asymmetrisch ist und nicht auf seinem Spiegelbild überlagert werden kann, können Standardzellen mit zinnenartigen Leiterbahnen bei einigen weiteren Ausführungsbeispielen „linkshändige“ und „rechtshändige“ oder „komplementäre“ Varianten mit sich bringen, um die Zellchiralität, die aus der Phase der Bahn-Zinnenbildung entsteht, unterzubringen. Während die Zelle 301 eine Zinnenbildung mit einer ersten Phase aufweist, wobei die erste Bahn (z.B. M1-Bahn 170A) eine „obere äußere-untere innere“ Bahn ist, weist die Zelle 302, die in 3B gezeigt ist, die komplementäre Phase auf, wobei die erste Bahn (z.B. M1-Bahn 170B) eine „obere innere-untere äußere“-Bahn ist. Wie die Zelle 301 umfasst die Zelle 302 nur vier M0-Bahnen 160, die eine Transistor-Anschlussverbindung auf der Rückseite der Zelle 302 anzeigen. Angenommen, die Grundfläche der Zelle 302 ist im Wesentlichen dieselbe wie die der Zelle 301, kann der Abstand der M0-Bahnen 160 in der Zelle 302 derselbe wie der von der Zelle 301 sein. Bei der Zelle 302 sind die M1-Bahnen 170 zinnenartig, wobei ein Ende einer ersten M1-Bahn 170A lateral versetzt ist (z.B. in der y-Dimension) von einem entsprechenden Ende der benachbarten M1-Bahn 170B. Bei diesem Beispiel sind die Enden der M1-Bahnen 170A und 170B, die einem ersten (z.B. unteren) Rand der Zellbegrenzung am nächsten liegen, voneinander wieder um eine Zinnenbildungsdistanz C1 versetzt, der zumindest gleich CDM0 einer dazwischenliegenden M0-Bahn 160 ist. Bei dem dargestellten Ausführungsbeispiel ist C1 gleich CDM0 , summiert mit ½ von SM0 . Wo somit irgendeine V0-Position erlaubt ist, ist die M1-V0-Überlappung in der Zelle 302 dieselbe wie in Zelle 301.
  • In der Zelle 302 sind beide Enden der Metallbahn 170A von entsprechenden Enden der benachbarten Metallbahn 170B versetzt. Gegenüberliegende Enden der M1-Bahnen 170A und 170B sind um den gleichen Betrag (Zinnenbildungsdistanz C1 ) versetzt. Während das dargestellte Beispiel wieder eine Zinnenbildung für M1-Bahnen 170, die sich in der y-Dimension erstreckende Längslängen aufweisen, zeigt, kann die Zinnenbildung stattdessen einen lateralen Versatz in der x-Dimension für M1-Bahnen mit Längslängen in der x-Dimension mit sich bringen. Beispielsweise für die Zelle 301 umfasst ein Paar von zinnenartigen Verbindungsleiterbahnen eine Leiterbahn, die eine erste Zellbegrenzung schneidet, während die benachbarte Leiterbahn des Paares dies nicht tut. Jede Leiterbahn 170A, 170B schneidet nur eine von zwei gegenüberliegenden Zellbegrenzungen. Bei 3B schneidet die M1 erste M1-Bahn 170B die untere Zellbegrenzung, aber interessiert nicht die obere Zellbegrenzung. Die zweite M1-Bahn 170A schneidet die obere Zellbegrenzung, aber schneidet nicht die untere Zellbegrenzung. Bei der beispielhaften Zelle 302, wo die Einheitszelle 350 wieder zweimal wiederholt wird, wechseln die M1-Bahnen 170A-170D zwischen einer „oberen inneren - unteren äußeren“ Bahn und einem „oberen äußeren - unteren inneren“ Bahnlayout. Eine solche zinnenartige Layoutstruktur kann für irgendeine ungerade oder gerade Anzahl von M1-Bahnen wiederholt werden, die in einer gegebenen Standardzelle umfasst sind.
  • Insbesondere können zinnenartige Leiterbahnen irgendeine Längslänge relativ zu der Standardzelle aufweisen. Bei den Zellen 301 und 302 deckt jede zinnenartige M1-Bahn innerhalb der Zelle mehr ab als eine M0-Bahn. Für andere Ausführungsbeispiele jedoch kann eine zinnenartige Bahn wesentlich kürzer sein, z.B. nur eine orthogonale Schiene schneiden, wo ein Via positioniert sein kann. 3C ist beispielsweise eine Draufsicht, die eine Zelle 303, umfassend ein anderes darstellendes, zinnenartiges Layout, darstellt. Angenommen, die Grundfläche der Zelle 303 ist im Wesentlichen dieselbe wie die der Zelle 301, kann der Abstand der M0-Bahnen 160 in einer Zelle 303 derselbe wie der der Zelle 301 sein. Bei der Zelle 303 sind die M1-Bahnen 170 zinnenartig, wobei ein Ende einer ersten M1-Bahn 170A lateral versetzt ist (z.B. in der y-Dimension) von einem entsprechenden Ende der benachbarten M1-Bahn 170B. Bei diesem Beispiel sind die Enden der M1-Bahnen 170A und 170B, die einem ersten (z.B. oberen) Rand der Zellbegrenzung am nächsten liegen, voneinander um eine Zinnenbildungsdistanz C1 versetzt, der zumindest gleich CDM0 einer dazwischenliegenden M0-Bahn 160 ist. Bei dem dargestellten Ausführungsbeispiel ist C1 gleich CDM0 , summiert mit SM0 . Bei der Zelle 303 sind M1-Bahnen 371 auch zinnenartig. Ein Ende einer ersten M1-Bahn 371A ist lateral versetzt (z.B. in der y-Dimension) von einem entsprechenden Ende einer benachbarten M1-Bahn 371B. Bei diesem Beispiel sind die Enden der M1-Bahnen 371A und 371B, die einem zweiten (z.B. unteren) Rand der Zellbegrenzung am nächsten liegen, voneinander wieder um eine Distanz C1 versetzt. Die M1-Bahnen 170A und 371A weisen eine Ende-zu-Ende Beabstandung auf, die gleich dem Zinnenbildungsversatz (crenellation offset) ist, z.B. wiederum getrennt wird durch die Distanz C1 , die gleich CDM0 summiert mit SM0 ist. Wo eine Zelle mehr als ein Paar zinnenartiger Leiterbahnen umfasst, kann das zinnenartige Layout über irgendeine ungerade oder gerade Anzahl von benachbarten Leiterbahnen ausgebreitet werden. Bei der Zelle 303 wird beispielsweise die Einheitszelle 350 zweimal wiederholt, sodass die M1-Bahnen 170A, 170B, 170C und 170D alle um die Distanz C1 zinnenartig sind, ebenso wie die M1-Bahnen 371A, 371B, 371C und 171D. 3D ist eine Draufsicht, die ferner ein zinnenartiges Layout in einer Zelle 304 darstellt, das zu dem der Zelle 303 komplementär ist. Die Zinnenbildungsphase (crenellation phase) in der Zelle 304 ist 180° von der in Zelle 303.
  • Die komplementären zinnenartigen Zellen 301, 302, 303, 304 können in irgendeiner Weise kombiniert werden. Bei komplementären, zinnenartigen Layouts kann die M1-Bahnposition, die eine V0-Verbindung zu einer gegebenen M0-Bahn 160 erlaubt, variieren. Beispielsweise unterstützen bei den Zellen 301 und 302 nur die Hälfte der M1-Bahnen 170A-170D eine V0-Position zu einer der beiden äußeren M0-Bahnen 160 ohne eine Blockebenen-Erweiterung zu einer M1-Bahn. Die Netzlisten, die der Zelle 301 zugeordnet sind, die die fünf V0-Vias erfordern, sind jedoch auch durch die fünf V0-Vias erfüllt, die in Zelle 302 verlagert wurden, um die Leiterbahn-Zinnenbildung unterzubringen. Das Layout der fünf V0-Vias in den Zellen 303 und 304 erfüllt die Netzlisten, die der Zelle 301 zugeordnet sind, und sind so auch funktional äquivalente Standardzellenlayouts. Mit Standardzellen, die im Layout komplementär sind, aber äquivalente Netzlisten erfüllen, können Arrays der Standardzellen, die auf Blockebene entworfen wurden, die gewünschten Attribute der Standardzelle (z.B. die V0-M0-Bahnüberlappung und die M1-Bahn Ende-zu-Ende-Beabstandung) beibehalten, während sie ein gutes Füllverhältnis beibehalten.
  • 4A-B, 5A-B und 6A-B sind Draufsichten, die die in 3A und 3B gezeigten Zelllayouts als Array über einem Bereich eines Fertigungssubstrats darstellen, gemäß einigen Block-Ebenen-Ausführungsbeispielen. Obwohl nicht dargestellt, können ähnliche Arrays aus den Zellen 303 und 304 angeordnet werden. Ebenso können die Zellen 301, 302, 303, 304 miteinander vermischt werden, um irgendeinen funktionellen IC-Block mit einem zinnenartigen Leiterbahn-Layout zu bilden.
  • Wenn keine Zwischen-Zellen-M1-Bahnverbindungen gewünscht sind, können Zellen, die die gleiche Zinnenbildungsphase aufweisen, benachbart zu einander positioniert sein, z.B. um einen oberen/unteren Zellrand gemeinsam zu verwenden, wenn die Bahnen in der y-Dimension zinnenartig sind. Die Zellen sollten auch in der x-Dimension ausgerichtet sein, damit ihre Bahnen ausgerichtet sind. Beispielsweise stellt 4A zwei Zellen 301 dar, die einen oberen/unteren Zellrand gemeinsam verwenden, wobei alle Bahnen in der x-Dimension ausgerichtet sind. Da die M1-Bahnen 170 in Phase Zinnen bilden und in der x-Dimension ausgerichtet sind, schneiden die M1-Bahnen, die sich bis zu dem oberen Zellrand in einer Zelle 301 erstrecken, nicht irgendeine der M1-Bahnen, die sich bis zu dem unteren Rand in der benachbarten Zelle 301 erstrecken. M1-Bahn-Ende-zu-Ende-Beabstandung zwischen benachbarten Zellen 301 wird in der Distanz C1 gehalten. Irgendeine M1-Bahnverbindung zwischen den zwei ausgerichteten Zellen 301 kann auf der Blockebene mit Routing durch eine andere Metallverbindungsebene (z.B. M2 oder höher) oder durch einen M1-Bahnbereich oder Anhang, der ausgerichtete Bahnen miteinander verbindet, entwickelt werden. 4B stellt zwei Zellen 302 dar, die einen oberen/unteren Zellrand gemeinschaftlich verwenden. Da die M1-Bahnen 170 in der y-Dimension in Phase mit Zellen versehen sind und in der x-Dimension ausgerichtet sind, schneiden die M1-Bahnen, die sich bis zu dem oberen Zellrand in einer Zelle 302 erstrecken, hier wieder nicht die M1-Bahnen, die sich bis zu dem unteren Rand in der benachbarten Zelle 302 erstrecken. Insbesondere ein Anordnen der Zellen 301 oder der Zellen 302 als ein Array in der Art, die in 4A, 4B gezeigt ist, stellt im Wesentlichen dieselben M1 Zwischen-Zellen-Verbindungen (oder Mangel derer) bereit, wie das Layout, das in 1B gezeigt ist, während zwei M0-Bahnen eliminiert werden.
  • Wo zwei Standardzellen benachbart, aber lateral voneinander versetzt sind (z.B. gemeinsames Verwenden oberer/unterer Zellränder, wenn die Bahnen in der y-Dimension mit Zinnen versehen sind), können Zellen, die komplementäre Zinnenbildungsphasen aufweisen, ausgewählt werden, um einen gewünschten M1-Bahn-Ende-zu-Ende-Beabstandung über die gemeinschaftlich verwendete Begrenzung der Zellen aufrechtzuerhalten. Beispielsweise stellt 5A eine Zelle 302 dar, die einen unteren Zellrand mit einem oberen Zellrand einer Zelle 301 gemeinschaftlich verwendet. Die Zelle 302 ist lateral von der Zelle 301 durch einen M1-Bahnabstand in eine erste Richtung indiziert, sodass nur drei der M1-Bahnen in jeder Zelle in der x-Dimension ausgerichtet sind. Da sie um 180° gegenphasig mit Zinnen versehen sind, hält die M1-Bahn 170A, die sich bis zu dem oberen Rand der Zelle 301 erstreckt, die C1-Beabstandung zu der M1-Bahn 170A aufrecht, die sich zu dem unteren Rand in der benachbarten Zelle 302 erstreckt. Wie ferner in 5B gezeigt ist, ist die Zelle 301, die einen unteren Zellrand mit einem oberen Zellrand einer Zelle 302 gemeinschaftlich verwendet, lateral in einer zweiten Richtung durch einen M1-Bahnabstand indexiert, sodass nur drei der M1-Bahnen in jeder Zelle in der x-Dimension ausgerichtet sind. Diese ausgerichteten M1-Bahnen halten wieder die C1-Beabstandung ein. Wo zwei benachbarte Zellen lateral um zwei M1-Bahnabstände versetzt sind, kann dasselbe Standardzellenlayout verwendet werden, wie ferner in 6A und 6B jeweils für zwei Zellen 301 und zwei Zellen 302 gezeigt ist. Ebenso können komplementäre Standardzellenlayouts verwendet werden, wo zwei benachbarte Zellen um drei M1-Bahnabstände lateral versetzt sind. Somit kann unter der Annahme, dass die Zellen 301 und 302 Netzlistenäquivalente sind, irgendeine Kombination dieser Zellen verwendet werden, um die Netzliste mit unterschiedlichen Blockebenen-Layouts zu replizieren. Ähnlich kann eine erste oder zweite Version einer ersten Standardzelle mit entweder einer ersten oder zweiten Version einer zweiten Standardzelle kombiniert werden, je nach Bedarf für ein gegebenes Blockebenen-Layout.
  • Für Zellen mit zinnenartigen Leiterbahnlayouts, die auf der Blockebene miteinander verbunden sind, können zinnenartige Leiterbahnenden an Rändern des Funktionsblocks und innerhalb von Füllzellen noch vorhanden sein. 7A und 7B sind Draufsichten, die ferner die Verbindung von Bauelementzellen 301 und 302 als Array über einem Bereich eines Fertigungssubstrats darstellen, gemäß einigen Ausführungsbeispielen. In 7A ist ein beispielhafter funktionaler IC-Block 701 als zwei verbundene Zellen 301A, 301B und zwei verbundene Zellen 302A, 302B umfassend dargestellt. Eine Zinnenbildung der M1-Bahnen in den Zellen 301A, 301B ist ausgerichtet, und eine M1-Bahnbeabstandung zwischen den Zellen wird durch den Zinnenbildungsversatz bestimmt. Ein M1-Bahnbereich 751 ist in dem Blockebenen-Entwurf verwendet, um eine M1-Bahn einer Zelle 301A mit einer benachbarten Zelle 302A zu verbinden. Obwohl als eine diskrete Brücke in 7A gezeichnet, wird der M1-Bahnbereich 751 durchgehend mit dem Rest der entsprechenden Bahn in dem IC-Block 701 gefertigt. Solche Leiterbahn-Anhänge reduzieren die Steifigkeit von zinnenartigen Standardzellenlayouts innerhalb irgendeines gegebenen Funktionsblocks, werden aber im Allgemeinen nicht alle Bahn-Zinnenbildung eliminieren. Beispielsweise bleiben die gegenüberliegenden Enden der M1-Bahn, die durch den M1-Bahnbereich 751 verbunden sind, von ihren nächstgelegenen benachbarten (nebeneinanderliegenden) M1-Bahnen mit Zinnen versehen, da es keinen Grund gibt, M1-Bahnbereiche hinzuzufügen, um diese Bahnenden über die Versatzpositionen, die den zinnenartigen Zelllayouts von Zellen 301A, 302A zugeordnet sind, zu erstrecken.
  • Wie in 7A ferner dargestellt ist, ist die Zelle 302B mit den Zellen 302A durch einen anderen M1-Bahnbereich 752 verbunden. Aufgrund der Distanz zwischen der Zelle 302B und 301A bringt jedoch eine weitere Verbindung zwischen diesen Zellen eine obere-Ebenen-Bahn 754 mit sich, die beispielsweise eine M2-Bahn sein kann. Die obere-Ebenen-Bahn 754 weist ein Ende auf, das über ein erstes Via (z.B. VI) mit einer M1-Bahn der Zelle 301A verbunden ist, und ein zweites Ende, das über ein zweites Via mit einem M1-Bahnbereich 753 verbunden ist. Der M1-Bahnbereich 753 ist erweitert, um ein zinnenartiges Ende der vierten M1-Bahn in der Zelle 302B zu schneiden. Wie bei dem M1-Bahnbereich 751, verbergen die M1-Bahnbereiche 752 und 753 eine Zinnenbildung eines Endes einiger M1-Bahnen in der Zelle 302B. Das entgegengesetzte Ende dieser M1-Bahnen bleibt jedoch von der benachbarten Bahn in einer Weise versetzt, die anzeigend für das zinnenartige Layout der Standardzelle ist. Es wird ferner darauf hingewiesen, dass der M1-Bahnbereich 753 im Allgemeinen nicht isoliert gefertigt wird, wie es in 7A dargestellt ist. Vielmehr können andere funktionale integrierte Schaltungsanordnungen die Region belegen, die durch den M1-Bahnbereich 753 und die obere-Ebenen-Bahn 754 abgedeckt ist. Alternativ können auch Füllzellen diese Region belegen.
  • Gemäß einigen Ausführungsbeispielen weist eine Füllzelle ein zinnenartiges Bahnlayout auf einer oder mehreren Verbindungsebenen auf. 7B stellt einen beispielhaften, gefüllten, funktionalen IC-Block 702 dar, der den IC-Block 701 umfasst, wie vorangehend eingeführt und in dicker Linie in 7B erneut gezeichnet. Die Füllzellen 760, die den IC-Block 701 umgeben, sind in dünner Linie gezeichnet. Abhängig von der Layout-Effizienz (z.B. Füllfaktor) eines gegebenen Funktionsblocks können Füllzellen bis zu 30% oder mehr einer Block-Grundfläche ausmachen. Wie gezeigt ist, umfasst jede Füllzelle 760 zinnenartige M1-Bahnen, im Wesentlichen wie vorangehend für die Zellen 301, 302 beschrieben. Insbesondere verwendet jede Füllzelle 760 gemeinsam das Layout der atomaren Einheit 350, die in 3A oder 3B eingeführt wurde. Der M1-Bahnbereich 753 ist zumindest teilweise von einer M1-Bahn in der Füllzelle bereitgestellt, die das zinnenartige Layout beibehält. Während viele M1-Bahnbereiche in einem gegebenen Funktionsblock-Layout verwendet werden können, ist ein solches Patching innerhalb von Füllzellen nicht allgegenwärtig. Somit kann das Füllzellenlayout in hohem Maß anzeigend für die Bahn-Zinnenbildung gemäß hierin beschriebenen Ausführungsbeispielen haben.
  • Obwohl das IC-Layout vielen Einschränkungen unterliegt und unzählige Möglichkeiten für praktisch die einfachsten Zellen existieren, wird Bahn-Zinnenbildung innerhalb des Schutzbereichs der Ausführungsbeispiele hierin in den meisten, wenn nicht sogar in allen Layouts erkennbar sein. 8A, 8B und 8C stellen beispielhafte Inverterzellen-Layouts dar, die ein zinnenartiges Metall-Leiterbahn-Layout verwenden, gemäß einigen Ausführungsbeispielen. Eine Inverterzelle ist eine Basiszelle, die typischerweise in allen Standardzellbibliotheken umfasst ist. Während viele Inverterzellenlayouts in einer gegebenen Bibliothek umfasst sein können, um beispielsweise einen Bereich von Antriebsströmen abzudecken, verwenden Inverterzellenlayouts gemäß einigen Ausführungsbeispielen hierin alle Attribute der Bahn-Zinnenbildung gemeinsam. Bei 8A, zum Beispiel, umfasst eine Inverterzelle 801 eine Eingangs-M1-Bahn und eine Ausgangs-M1-Bahn. Die Enden dieser zwei M1-Bahnen sind in der Weise mit Zinnen versehen, die an anderer Stelle hierin (z.B. 3A-3B) ausführlich beschrieben ist. Bei 8B umfasst eine Inverterzelle 802 eine Eingangs-M1-Bahn im Wesentlichen wie in der Zelle 801, während die Ausgangs-M1-Bahn gekürzt ist, um nur eine M0-Bahn in Unterstützung eines Ausgangs V0 zu schneiden. Die Enden dieser M1-Bahnen sind wieder in der Weise mit Zinnen versehen, die an anderer Stelle hierin (z.B. 3A-3D) ausführlich beschrieben ist. Bei 8C umfasst eine Inverterzelle 803 eine Ausgangs-M1-Bahn im Wesentlichen wie in der Zelle 802, während die Eingangs-M1-Bahn auch gekürzt ist, um nur eine M0-Bahn in Unterstützung eines Eingangs-V0 zu schneiden. Die Enden dieser M1-Bahnen sind wieder in der Weise mit Zinnen versehen, die an anderer Stelle hierin (z.B. 3C-3D) ausführlich beschrieben ist. Daher kann eine Bibliothek zusätzlich zu einer Vielfalt von Inverterzellen, die einen Bereich von funktionaler Metrik abdecken, eine Vielfalt von Inverterzellen mit sich unterscheidender Layout-Zinnenbildung (z.B. zwei unterschiedliche Zinnenbildungsphasen und/oder unterschiedliche Leiterbahnlängen) umfassen.
  • Da viele architektonische Merkmale von Bauelementzellen, die ein zinnenartiges Bahnlayout aufweisen, nun beschrieben sind, wendet sich die Beschreibung beispielhaften Verfahren zum Fertigen solcher Bauelementzellen zu. 9 ist ein Flussdiagramm, das eine 3D-Fertigung einer Bauelementzelle darstellt, gemäß einigen Ausführungsbeispielen. Bei den Verfahren 901 wird bei einem Arbeitsschritt 905 eine Transistor-Gate-Elektrodenbahn oder ein Streifen gebildet. Bei einem Arbeitsschritt 910 wird ein benachbartes Paar von ersten vorderseitigen Metall-Verbindungsebenenbahnen oder - streifen gebildet, die sich orthogonal zu der Gate-Elektrode erstrecken. Diese vorderseitigen Metall-Verbindungsleiterbahnen können eine erste Ebene von Verbindungsmetall (z.B. M0) sein, und jede Bahn kann mit einer Source/Drain eines gegebenen Transistors gekoppelt werden, zum Beispiel. Bei einem Arbeitsschritt 920 wird ein benachbartes Paar von zweiten vorderseitigen Metall-Verbindungsbahnen oder - streifen, die sich orthogonal zu den ersten Metall-Verbindungsbahnen erstrecken, in einer darüber liegenden Metallebene (z.B. M1) gebildet. Diese zweiten vorderseitigen Verbindungsbahnen sind so strukturiert, dass sie zinnenartige Enden aufweisen. Bei einigen vorteilhaften Ausführungsbeispielen umfasst die Zinnenbildung einen Versatz zwischen benachbarten Enden, der zumindest gleich der CD einer ersten vorderseitigen Metall-Leiterbahn ist. Bei einem Arbeitsschritt 930 wird eine rückseitige Verbindungsebenenbahn oder -streifen mit einem anderen Source/Drain eines gegebenen Transistors gekoppelt, wodurch die Verbindung von drei Transistoranschlüssen abgeschlossen wird. Irgendeine herkömmliche Verarbeitung kann dann verwendet werden, um ein Bauelement zu vervollständigen, das die nach den Verfahren 901 gefertigten Bauelementzellen umfasst.
  • 10 ist eine Draufsicht auf eine Transistorzelle 1001, die mit einem 3D-Fertigungsverfahren gemäß einigen Ausführungsbeispielen gefertigt wurde. Die Transistorzelle 1001 kann innerhalb irgendeiner der oben beschriebenen Bauelementzellen (z.B. 301-304) umfasst sein. Die Transistorzelle 1001 umfasst einen Feldeffekt-FET mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss, gemäß einem darstellenden Ausführungsbeispiel. Bei einigen Ausführungsbeispielen umfassen die Source- und Drain-Anschlüsse Halbleiter, die denselben Leitfähigkeitstyp aufweisen. Bei anderen Ausführungsbeispielen umfassen die Source- und Drain-Anschlüsse Halbleiter, die komplementäre Leitfähigkeitstypen (z.B. wie sie in einem Tunnel-FET oder TFET eingesetzt werden) aufweisen. Der FET kann auch einen Heteroübergang (d.h. HFET) umfassen und kann auch als ein Hochelektronenmobilitätstransistor (HEMT; high electron mobility transistor) qualifiziert werden, beispielsweise wo die Kanalregion ein III-V- oder III-N-Material aufweist. Bei 10 zeigen durchgezogene Linien innerhalb der erweiterten Ansicht der Transistorzelle 1001 die wichtigsten Materialien und/oder Merkmale an, die andere materielle oder strukturelle Merkmale überlagern, die in gestrichelten Linien innerhalb einer Transistorzellenlage angezeigt sind. Dicke punktgestrichelte Linien in 10 bezeichnen die Ebenen A-A', B-B' und C-C', entlang derer in 11 A, B, C ferner Querschnittsansichten bereitgestellt sind, wobei der Buchstabe in der Figurnummer der Querschnittsebene entspricht, die durch denselben Buchstaben bezeichnet ist.
  • Wie ferner in 10 gezeigt ist, wird die FET-Zelle 1001 von einer Unterschicht 1005 mit Halbleiterkörpern 1010 unterstützt, die innerhalb eines Feld-Isolations-dielektrischem Material 1080 eingebettet sind. Bei einigen Ausführungsbeispielen umfasst die Unterschicht 1005 ein Trägersubstrat. Bei einigen Ausführungsbeispielen trennt eine Zwischenschicht (nicht dargestellt) die Unterschicht 1005 von einem Trägersubstrat. Die Transistorzelle 1001 umfasst eine Gate-Elektrode 1073, die über eine Kanalregion von jeweils einem ersten und einem zweiten Halbleiterkörper 1010 streift. Obwohl zwei Halbleiterkörper 1010 dargestellt sind, kann ein nicht-planarer FET einen oder mehrere solcher Halbleiterkörper umfassen. Die Transistorkanalregion innerhalb von Halbleiterkörpern 1010 kann eine oder mehrere Halbleiterregionen, aufweisend irgendeine der vorstehend beschriebenen Zusammensetzungen, die für einen Feldeffekttransistor geeignet sind, umfassen. Beispielhafte Materialien umfassen, sind aber nicht beschränkt auf Gruppe IV Halbleiter (z.B. Si, Ge, SiGe), Gruppe III-V Halbleiter (z.B. GaAs, InGaAs, InAs, InP), Gruppe III-N Halbleiter (z.B. GaN, AlGaN, InGaN), Oxidhalbleiter, Übergangsmetalldichalkogenide (TMDCs; transition metal dichalcogenides), Graphen, etc. Bei einigen vorteilhaften Ausführungsbeispielen sind die Halbleiterkörper 210 monokristallin, aber sie können auch poly(nano)-kristallin oder amorph sein, wobei einige Beispiele Oxidhalbleiter und andere Dünnfilm-Transistor-Halbleiter sind.
  • Obwohl nur eine Gate-Elektrode 1073 in einer durchgezogenen Linie als ein Teil einer einzelnen Logik-Transistorzelle dargestellt ist, ist eine beispielhafte zweite Gate-Elektrode 1073 in einer gestrichelten Linie als einer benachbarten Transistorzelle zugeordnet gezeichnet. Ein Abstandhalter-Dielektrikum 1071 trennt die zweite Gate-Elektrode lateral von einer Metallisierung 1050 und/oder einem Source/Drain-Halbleiter 1040, 1060. Während irgendwelche Gate-Stapelmaterialien, von denen bekannt ist, dass sie für Halbleiterkörper 1010 geeignet sind, verwendet werden können, umfasst der Gatestapel bei einigen beispielhaften Ausführungsbeispielen ein High-k-Dielektrikum (mit einer relativen Bulk-Permittivität von mehr als 9) und eine Metall-Gate-Elektrode, die eine Arbeitsfunktion aufweist, die für Halbleiterkörper 1010 geeignet ist. Beispielhafte High-k-Materialien umfassen Metalloxide, wie beispielsweise aber nicht beschränkt auf Al2O3, HfO2 und HfAlOx. Silikate, wie beispielsweise, aber nicht beschränkt auf HfSiOx oder TaSiOx, können auch für einige Halbleiterkörperzusammensetzungen (z.B. Si, Ge, SiGe, III-V) geeignet sein. Eine Gate-Elektrode 273 kann vorteilhaft eine Arbeitsfunktion unter 5 eV aufweisen und kann eine elementare Metallschicht, eine Metalllegierungsschicht oder eine Laminatstruktur aus einem oder beiden umfassen. Bei einigen Ausführungsbeispielen ist die Gate-Elektrode 1073 ein Metallnitrid, wie beispielsweise TiN (z.B. 4,0-4,7 eV). Die Gate-Elektrode kann auch Al (z.B. TiAlN) umfassen. Andere Legierungsbestandteile können auch in einer Gate-Elektrode verwendet werden, wie beispielsweise, aber nicht beschränkt auf C, Ta, W, Pt und Sn.
  • Wie ferner in 10 dargestellt ist, ist die Source/Drain-Metallisierung 1050 benachbart zu der Gate-Elektrode 1073 angeordnet und erstreckt sich auch über die Halbleiterkörper 1010. Bei dem dargestellten Ausführungsbeispiel ist die Source/Drain-Metallisierung 1050 auf einem Source/Drain-Halbleiter 1040 angeordnet, der ferner in Kontakt mit den Halbleiterkörpern 1010 angeordnet ist. Der Source/Drain-Halbleiter 1040 kann eine n-Typ- oder p-Typ-Leitfähigkeit aufweisen. Die Halbleiterkörper 1010 sind in gestrichelter Linie als sich unter einem elektrisch isolierenden Abstandhalter-Dielektrikum 1071 und einem schneidenden Source/Drain-Halbleiter 1060 erstreckend gezeigt. Die Halbleiterkörper 1010 können durch den Source/Drain-Halbleiter 1060 gegabelt werden. Der Source/Drain-Halbleiter 1060 kann eine n-Typ- oder p-Typ-Leitfähigkeit aufweisen. Für einige beispielhafte Ausführungsbeispiele weisen sowohl der Source/Drain-Halbleiter 1040 als auch Source/Drain-Halbleiter 1060 denselben Leitfähigkeitstyp (z.B. n-Typ für NMOS und p-Typ für PMOS) auf. Bei alternativen Ausführungsbeispielen (z.B. für einen tunnelnden FET) weist der Source/Drain-Halbleiter 1040 eine Leitfähigkeit auf, die komplementär zu der des Source/Drain-Halbleiters 1060 (z.B. n-Typ Source und p-Typ Drain eines TFET) ist. Die Source/Drain-Halbleiter 1040, 1060 können irgendwelche Halbleitermaterialien sein, die mit den Halbleiterkörpern 1010 kompatibel sind, wie beispielsweise, aber nicht beschränkt auf Gruppe IV Halbleiter (z.B. Si, Ge, SiGe) und/oder Gruppe III-V Halbleiter (z.B. InGaAs, InAs) und/oder Gruppe III-N Halbleiter (z.B. InGaN) und/oder OxidHalbleiter. In dem dargestellten Ausführungsbeispiel bilden die Source/Drain-Halbleiter 1040, 1060 durchgehende Streifen, die sich zwischen den Halbleiterkörpern 1010 erstrecken. Als eine Funktion der Beabstandung zwischen den Halbleiterkörpern 1010 kann der Source/Drain-Halbleiter 1040 und/oder 1020 jeweils eine diskrete Struktur aufweisen, die auf jedem Halbleiterkörper 1010 angeordnet ist.
  • Ein Abstandhalter-Dielektrikum 1071 trennt die Gate-Elektrode 1073 lateral von einer Source/Drain Metallisierung 1050 und/oder einem Source/Drain-Halbleiter 1040, 1060. Das Abstandhalter-Dielektrikum 1071 kann irgendein Dielektrikum sein, wie beispielsweise, aber nicht beschränkt auf Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid, oder irgendein bekanntes Low-k-Material, das eine relativen Permittivität unter 4,0 aufweist. Die Source/Drain-Metallisierung 1050 kann ein oder mehrere Metalle (z.B. Ti, W, Pt, deren Legierungen und Nitride), die einen ohmschen oder tunnelnden Übergang mit dem Source/Drain-Halbleiter 1040 bilden, umfassen. Es ist keine Source/Drain-Metallisierung über dem Source/Drain-Halbleiter 1060 gezeigt, was ein strukturelles Merkmal der Ausführungsbeispiele hierin ist, die den Source/Drain-Halbleiter 1060 mit der rückseitigen Metallisierung (nicht dargestellt in 10) koppeln. Somit erstreckt sich ein isolierendes Dielektrikum 1090 über den Source/Drain-Halbleiter 1060, wodurch es überliegenden Metallisierungsschichten (nicht dargestellt in 10) ermöglicht wird, sich über den Source/Drain-Halbleiter 1060 zu erstrecken, ohne den Transistoranschluss zu kürzen.
  • 11A-11C sind Querschnittansichten der Transistorzelle 1001, die mit einem 3D-Fertigungsverfahren gemäß einigen Ausführungsbeispielen gefertigt wurde. Die Transistorzelle 1001 umfasst die Halbleiterkörper 1010, die Gate-Elektrode 1073, das Gate-Dielektrikum 1045, die Source/Drain-Regionen 1040, 1060. Eine Kanalregion 1030 wird in gestrichelter Linie hervorgehoben. Die Source/Drain-Metallisierung 1050 kontaktiert den Source/Drain-Halbleiter 1040. Das Dielektrikum 1090 ist über dem Source/Drain-Halbleiter 1060 angeordnet. Der Source/Drain-Halbleiter 1060 erstreckt sich zu einer Rückseite der Halbleiterkörper 1010, als ein Beispiel für eine 3D-Verbindung, die eine rückseitige Source-Anschlussstromversorgung durch eine rückseitige Metall-Verbindungsebene 1125 ermöglicht. Eine solche 3D-Verbindung kann eine Reduzierung der vorderseitigen Metallbahnanzahl ermöglichen, wie an anderer Stelle hierin beschrieben ist. Beispielsweise kann sich in 11A-11C eine erste vorderseitige Metallisierungsebenen- (z.B. M0) Bahn 1190 orthogonal zu der Gate-Elektrode 1073 erstrecken und die Source-/Drain-Metallisierung 1050 kontaktieren. Die Metallisierungsbahn 1190 wird dann elektrisch mit einer Obere-Ebene-Metallisierungsbahn (z.B. M1) 1199 gekoppelt, die sich orthogonal zu der Bahn 1190 erstreckt. Gemäß einigen vorteilhaften Ausführungsformen ist die Metallisierungsbahn 1199 eine einer Mehrzahl solcher Bahnen, die so strukturiert sind, dass sie ein oder mehrere Merkmale des zinnenartigen Layouts aufweisen, das an anderer Stelle hierin beschrieben ist. Somit können Bauelementzellen (z.B. 301-304) jede eine oder mehrere Transistorzellen 1001 umfassen, wie in 10-11C beschrieben ist. Somit kann, obwohl ein zinnenartiges Metall-Bahnlayout nicht auf 3D-verbundene Bauelementzellen beschränkt ist, eine 3D-Verbindung des durch 11A-11C dargestellten Typs eine Synergie mit zinnenartigen Metall-Bahnlayouts anbieten, da die vorderseitige Metall-Verbindungs-Routingdichte relativ zu einer Grundfläche einer Transistorzelle (z.B. Zelle 1001) entspannt sein kann. Wie vorangehend erwähnt wurde, kann diese Reduzierung der vorderseitigen Verbindungsdichte ein Layout ermöglichen, das vorteilhaft zinnenartige Verbindungsbahnen umfassen kann.
  • 12 stellt eine mobile Rechenplattform und eine Datenservermaschine dar, die eine IC umfassend Bauelementzellen, die ein zinnenartiges Verbindungsbahnlayout aufweisen, verwendet, zum Beispiel gemäß den Ausführungsbeispielen, die an anderer Stelle hierin beschrieben sind. Die Servermaschine 1206 kann irgendein kommerzieller Server sein, beispielsweise umfassend irgendeine Anzahl von Hochperformance-Rechenplattformen, die innerhalb eines Racks angeordnet und miteinander für elektronische Datenverarbeitung vernetzt sind, was bei dem beispielhaften Ausführungsbeispiel ein gehäustes, monolithisches SoC 1250 umfasst. Die mobile Rechenplattform 1205 kann irgendeine tragbare Vorrichtung sein, die für jedes von elektronischer Datenanzeige, elektronischer Datenverarbeitung, drahtloser elektronischer Datenübertragung, oder Ähnliches ausgebildet ist. Beispielsweise kann die mobile Rechenplattform 1205 irgendeines von einem Tablet, einem Smartphone, einem Laptop-Computer etc. sein, und kann einen Anzeige-Bildschirm (z.B. einen kapazitiven, induktiven, resistiven oder optischen Touchscreen), ein Chip-Ebene- oder Gehäuse-Ebene-integriertes System 1210 und eine Batterie 1215 umfassen.
  • Entweder innerhalb des integrierten Systems 1210 angeordnet, das in der erweiterten Ansicht 1220 dargestellt ist, oder als ein alleinstehender verpackter Chip innerhalb der Servermaschine 1206, umfasst das monolithische SoC 1250 einen Prozessorblock (z.B. einen Mikroprozessor, einen Multicore-Mikroprozessor, einen Grafikprozessor oder ähnliches), aufweisend ein zinnenartiges Verbindungsbahnlayout, zum Beispiel gemäß Ausführungsbeispielen, die an anderer Stelle hierin beschrieben sind. Das monolithische SoC 1250 kann ferner gekoppelt sein mit einer Platine, einem Substrat oder einem Interposer 1260, zusammen mit einer oder mehr Leistungsverwaltungs-integrierten Schaltungen (PMIC; power management integrated circuit) 1230, RF (drahtlos) integrierten Schaltungen (RFIC; RF (wireless) integrated circuit) 1225 umfassend einen Breitband-RF- (drahtlos) Sender und/oder Empfänger (TX/RX) (z.B. umfassend ein digitales Basisband, und ein analoges Front-End-Modul umfasst ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfängerpfad) und eine Steuerung 1235. Jeder oder alle von RFIC 1225 und PMIC 1230 können auch Zellen, die ein zinnenartiges Verbindungsbahnlayout aufweisen, umfassen, zum Beispiel gemäß an anderer Stelle hierin beschriebenen Ausführungsbeispielen.
  • Funktional kann die PMIC 1230 Batterieleistungsregulierung, DC-zu-DC-Wandlung, etc. ausführen, und weist so einen Eingang auf, der mit der Batterie 1215 gekoppelt ist, und wobei ein Ausgang anderen funktionalen Modulen eine Stromversorgung bereitstellt. Wie ferner dargestellt ist, weist die RFIC 1225 bei dem beispielhaften Ausführungsbeispiel einen Ausgang auf, der mit einer Antenne (nicht gezeigt) gekoppelt ist, um jegliche Anzahl von drahtlosen Standards oder Protokollen zu implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie jegliche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 4G+ und darüber hinaus. Bei alternativen Implementierungen kann jedes dieser Platinenebenen-Module auf separate ICs integriert werden oder in das monolithische SoC 1250 integriert werden.
  • 13 ist ein funktionales Blockdiagramm einer elektronischen Rechenvorrichtung, gemäß einigen Ausführungsbeispielen. Die Rechenvorrichtung 1300 kann beispielsweise in der Plattform 1305 oder der Servermaschine 1306 gefunden werden. Die Vorrichtung 1300 umfasst ferner eine Hauptplatine 1302, die eine Anzahl von Komponenten unterbringt, wie beispielsweise, aber nicht beschränkt auf einen Prozessor 1304 (z.B. einen Anwendungsprozessor), der ferner Bauelement-Zellen mit einem zinnenartigen Verbindungsleiterbahn-Layout einlagern kann, beispielsweise gemäß den hierin beschriebenen Ausführungsbeispielen. Der Prozessor 1304 kann physisch und/oder elektrisch mit der Hauptplatine 1302 gekoppelt sein. Bei einigen Beispielen umfasst der Prozessor 1304 einen Integrierte-Schaltungs-Die, der innerhalb des Prozessors 1304 gehäust ist. Allgemein können die Ausdrücke „Prozessor“ oder „Mikroprozessor“ sich auf irgendeine Vorrichtung oder Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern ferner gespeichert werden können.
  • Bei verschiedenen Beispielen können ein oder mehrere Kommunikationschips 1306 auch physisch und/oder elektrisch mit der Hauptplatine 1302 gekoppelt sein. Bei weiteren Implementierungen können Kommunikationschips 1306 Teil des Prozessors 1304 sein. Abhängig von ihren Anwendungen kann die Rechenvorrichtung 1300 andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 1302 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, Touchscreen-Anzeige, Touchscreen-Steuerung, Batterie, Audio-Codec, Video-Codec, Leistungsverstärker, GPS-Bauelement (GPS; global positioning system; globales Positionierungssystem), Kompass, Akzelerometer, Gyroskop, Lautsprecher, Kamera, und Massenspeichervorrichtung (wie beispielsweise ein Festplattenlaufwerk, Solid-State-Laufwerk (SSD; solid state drive) CD (compact disk), DVD (digital versatile disk) und so weiter) oder ähnliches.
  • Die Kommunikationschips 1306 können drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 1300 ermöglichen. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Die Kommunikationschips 1306 können irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf diese, die anderswo hierin beschrieben sind. Wie erörtert, kann die Rechenvorrichtung 1300 eine Mehrzahl von Kommunikationschips 1306 umfassen. Zum Beispiel kann ein erster Kommunikationschip zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Während bestimmte Merkmale, die hierin ausgeführt sind, bezugnehmend auf verschiedene Implementierungen beschrieben wurden, soll diese Beschreibung nicht in einem einschränkenden Sinn gesehen werden. Somit liegen verschiedene Modifikationen der hierin beschriebenen Implementierungen sowie andere Implementierungen, die für Fachleute auf dem Gebiet, auf das sich die vorliegende Offenbarung bezieht, offensichtlich sind, im Wesen und Schutzbereich der vorliegenden Offenbarung. Beispielsweise können die vorangehenden Ausführungsbeispiele spezielle Kombinationen oder Merkmale umfassen, wie nachfolgend weiter bereitgestellt ist:
  • Bei einem oder mehreren ersten Beispielen weist eine Zelle einer integrierten Schaltung (IC) ein zinnenartiges Leiterbahn-Layout auf, wobei das zinnenartige Leiterbahn-Layout eine Mehrzahl von Leiterbahnen umfasst, die sich in eine Richtung erstrecken und individuelle Leiterbahnen der Mehrzahl nur eine Begrenzung der Zelle schneiden, und Benachbarte aus der Mehrzahl versetzt sind, um Begrenzungen auf gegenüberliegenden Seiten der Zelle zu schneiden.
  • Bei einem oder mehreren zweiten Beispielen, sind für irgendwelche der ersten Beispiele individuelle Leiterbahnen der Mehrzahl innerhalb einer ersten Verbindungsebene und weisen ein Ende auf, das lateral von dem einer benachbarten Leiterbahn um zumindest eine Breite einer orthogonalen Leiterbahn innerhalb einer zweiten Verbindungsebene versetzt ist.
  • Bei einem oder mehreren dritten Beispielen, ist für irgendwelche der ersten oder zweiten Beispiele das Ende der individuellen Leiterbahnen der Mehrzahl lateral versetzt von dem einer benachbarten Leiterbahn um ungefähr die Breite einer orthogonalen Leiterbahn in der zweiten Verbindungsebene, summiert mit einer Hälfte der Distanz, die die orthogonale Leiterbahn von einer benachbarten Leiterbahn in der zweiten Verbindungsebene trennt.
  • Bei einem oder mehreren vierten Beispielen koppelt ein leitfähiges Via die orthogonale Leiterbahn mit zumindest einer der zinnenartigen Leiterbahnen.
  • Bei einem oder mehreren fünften Beispielen ist für irgendwelche der vierten Beispiele das Via von dem Ende einer zinnenartigen Leiterbahn um ungefähr die Hälfte der Distanz getrennt, die die orthogonale Leiterbahn von einer benachbarten Leiterbahn in der zweiten Verbindungsebene trennt.
  • Bei einem oder mehreren sechsten Beispielen umfasst für irgendwelche der fünften Beispiele die IC-Zelle eine Mehrzahl von Gate-Elektroden, die sich in die erste Richtung erstrecken und jeweils mit einem Transistorkanal gekoppelt sind. Die IC-Zelle umfasst eine rückseitige Verbindungsleiterbahn, die mit einem Transistor-Source-Anschluss gekoppelt ist, wobei die rückseitige Verbindungsleiterbahn über einer Seite des Transistorkanals gegenüber der einer Gate-Elektrode angeordnet ist.
  • Bei einem oder mehreren siebten Beispielen umfasst ein integrierter IC-Block bei irgendwelchen der ersten, zweiten, dritten, vierten, fünften oder sechsten Beispiele die IC-Zelle und er umfasst eine zweite IC-Zelle, die eine Begrenzung mit der ersten IC-Zelle gemeinschaftlich verwendet. Die zweite IC-Zelle weist ein zweites zinnenartiges Leiterbahn-Layout in der ersten Metall-Verbindungsebene auf. Das zweite zinnenartige Leiterbahn-Layout umfasst eine zweite Mehrzahl von Leiterbahnen, die sich in die Richtung erstrecken, wobei Leiterbahnen der zweiten Mehrzahl nur eine Begrenzung der zweiten IC-Zelle schneiden und zweite Enden aufweisen, die in der Richtung um zumindest die Breite einer orthogonalen Leiterbahn in einer zweiten Verbindungsebene lateral voneinander versetzt sind. Eine Leiterbahn der Mehrzahl, die die gemeinschaftlich verwendete Begrenzung schneidet, ist lateral in der Richtung von einer Leiterbahn der zweiten Mehrzahl um zumindest die Breite einer orthogonalen Leiterbahn in der zweiten Verbindungsebene versetzt.
  • In einem oder mehreren achten Beispielen weist das zinnenartige Leiterbahn-Layout für den IC-Block bei irgendwelchen der siebten Beispiele eine Zinnenbildungsphase auf, die zu einer zweiten Zinnenbildungsphase des zweiten zinnenartigen Layouts komplementär ist. Individuelle Leiterbahnen der ersten Zelle, die nicht lateral von einer Leiterbahn der zweiten Zelle um zumindest die Breite einer orthogonalen Leiterbahn in der zweiten Verbindungsebene versetzt sind, sind durchgehend mit der Leiterbahn der zweiten Zelle.
  • Bei einem oder mehreren neunten Beispielen für den IC-Block weisen bei irgendwelchen der siebten oder achten Beispiele die zinnenartigen Leiterbahnlayouts der ersten und zweiten Zelle die gleiche Zinnenbildungsphase auf Individuelle Leiterbahnen der Mehrzahl sind in der zweiten Richtung mit individuellen Leiterbahnen der zweiten Mehrzahl ausgerichtet, und keine Leiterbahnen der Mehrzahl, die die gemeinschaftlich verwendete Begrenzung schneiden, sind durchgehend mit irgendwelchen Leiterbahnen der zweiten Mehrzahl, die die gemeinschaftlich verwendete Begrenzung schneiden.
  • Bei einem oder mehreren zehnten Beispielen, weisen die zinnenartigen Leiterbahnlayouts der ersten und zweiten Zelle für irgendwelche der siebten, achten oder neunten Beispiele die gleiche Zinnenbildungsphase auf. Eine Teilmenge der Mehrzahl von Leiterbahnen ist in einer zweiten Richtung, orthogonal zu der ersten Richtung, mit einer Teilmenge der zweiten Mehrzahl von Leiterbahnen ausgerichtet. Die Leiterbahnen, die in der zweiten Richtung ausgerichtet sind, die auch die gemeinschaftlich verwendete Begrenzung schneiden, sind durchgehend über die gemeinschaftlich verwendete Begrenzung.
  • Bei einem oder mehreren elften Beispielen umfasst eine Zelle einer integrierten Schaltung (IC) eine Transistor-Gate-Elektroden-Leiterbahn, die sich in einer ersten Richtung über einen ersten Transistorkanal erstreckt. Die IC-Zelle umfasst eine erste Verbindungsebene, die zumindest eine erste Verbindungsleiterbahn benachbart zu einer zweiten Verbindungsleiterbahn aufweist und sich in einer zweiten Richtung über die Gate-Elektroden-Leiterbahn erstreckt, wobei die erste und zweite Verbindungsleiterbahn eine erste Leiterbahn-Breite aufweisen und durch eine Verbindungsleiterbahn-Beabstandung voneinander getrennt sind. Die IC-Zelle umfasst eine zweite Verbindungsebene, die zumindest eine dritte Verbindungsleiterbahn benachbart zu einer vierten Verbindungsleiterbahn umfasst und sich in die erste Richtung erstreckt. Die dritte Verbindungsleiterbahn erstreckt sich über die erste Verbindungsleiterbahn und weist ein Leiterbahnende auf, das über der ersten Verbindungsleiterbahn-Beabstandung benachbart zu der ersten Verbindungsleiterbahn positioniert ist. Die vierte Verbindungsleiterbahn erstreckt sich über die zweite Verbindungsleiterbahn, aber nicht über die erste Verbindungsleiterbahn, und weist ein Ende auf, das lateral versetzt von dem der dritten Verbindungsleiterbahn ist, um eine Distanz in der ersten Richtung, die zumindest gleich der ersten Leiterbahnbreite ist.
  • Bei einem oder mehreren zwölften Beispielen ist das Leiterbahnende der dritten Verbindungsleiterbahn für irgendwelche der elften Beispiele lateral von einem Rand der ersten Verbindungsleiterbahn um etwa die Hälfte der Verbindungsleiterbahn-Beabstandung versetzt. Das Leiterbahnende der vierten Verbindungsleiterbahn ist in der ersten Richtung von der der dritten Verbindungsleiterbahn um etwa die erste Leiterbahnbreite, summiert mit der Hälfte der Verbindungsleiterbahn-Beabstandung, lateral versetzt.
  • Bei einem oder mehreren dreizehnten Beispielen umfasst die erste Verbindungsebene für irgendwelche der elften oder zwölften Beispiele ferner eine fünfte Verbindungsleiterbahn, die sich in der zweiten Richtung über die Gate-Elektroden-Leiterbahn erstreckt und benachbart zu der zweiten Verbindungsleiterbahn ist, und
  • eine sechste Verbindungsleiterbahn, die sich in die zweite Richtung über die Gate-Elektroden-Leiterbahn erstreckt und benachbart zu der fünften Verbindungsleiterbahn ist. Die dritte und vierte Verbindungsleiterbahn erstrecken sich über zumindest eine der fünften und sechsten Verbindungsleiterbahn.
    Bei einem oder mehreren vierzehnten Beispielen erstreckt sich die dritte Verbindungsleiterbahn für irgendwelche der dreizehnten Beispiele über die fünfte Verbindungsleiterbahn und weist ein zweites Leiterbahnende auf, das über der Verbindungsleiterbahn-Beabstandung zwischen der fünften und sechsten Verbindungsleiterbahn angeordnet ist. Die vierte Verbindungsleiterbahn erstreckt sich über die fünfte und sechste Verbindungsleiterbahn, und weist ein zweites Leiterbahnende auf, das lateral versetzt von einem Ende der dritten Verbindungsleiterbahn um zumindest die erste Leiterbahnbreite in der ersten Richtung ist.
  • Bei einem oder mehreren fünfzehnten Beispielen weisen die dritte und vierte Leiterbahn für irgendwelche der vierzehnten Beispiele die gleiche Länge in der ersten Richtung auf.
  • Bei einem oder mehreren sechzehnten Beispielen umfasst die zweite Verbindungsebene ferner für irgendwelche der fünfzehnten Beispiele eine siebte Verbindungsleiterbahn, die sich in die erste Richtung erstreckt und benachbart zu der vierten Verbindungsleiterbahn ist, und eine achte Verbindungsleiterbahn, die sich in die erste Richtung und erstreckt und benachbart zu der siebten Verbindungsleiterbahn ist. Die siebte Verbindungsleiterbahn erstreckt sich über die erste Verbindungsleiterbahn und weist ein Leiterbahnende auf, das über der Verbindungsleiterbahn-Beabstandung benachbart zu der ersten Verbindungsleiterbahn positioniert ist. Die achte Verbindungsleiterbahn erstreckt über die zweite Verbindungsleiterbahn, aber nicht die erste Verbindungsleiterbahn, und weist ein Leiterbahnende lateral versetzt von dem der siebten Verbindungsleiterbahn um eine Distanz in der ersten Richtung auf, die zumindest gleich der ersten Leiterbahnbreite ist.
  • Bei einem oder mehreren siebzehnten Beispielen erstreckt sich für irgendwelche der sechzehnten Beispiele die siebte Verbindungsleiterbahn über die fünfte Verbindungsleiterbahn und weist ein zweites Leiterbahnende auf, das über der Verbindungsleiterbahn-Beabstandung zwischen der fünften und sechsten Verbindungsleiterbahn angeordnet ist. Die achte Verbindungsleiterbahn erstreckt sich über die fünfte und sechste Verbindungsleiterbahn und weist ein zweites Leiterbahnende lateral versetzt von dem der dritten Verbindungsleiterbahn um eine Distanz in der ersten Richtung auf, die zumindest gleich der ersten Leiterbahnbreite ist.
  • Bei einem oder mehreren achtzehnten Beispielen sind für irgendwelche der sechzehnten Beispiele die ersten Leiterbahnenden der ersten und siebten Verbindungsleiterbahnen miteinander ausgerichtet. Die ersten Leiterbahnenden der zweiten und achten Verbindungsleiterbahn sind miteinander ausgerichtet. Die zweiten Leiterbahnenden der ersten und siebten Verbindungsleiterbahn sind miteinander ausgerichtet. Die zweiten Leiterbahnenden der zweiten und achten Verbindungsleiterbahn sind miteinander ausgerichtet.
  • Bei einem oder mehreren neunzehnten Beispielen für irgendwelche der elften, zwölften, dreizehnten, vierzehnten, fünfzehnten, sechzehnten, siebzehnten oder achtzehnten Beispiele umfasst die IC-Zelle eine zweite Gate-Elektroden-Leiterbahn, die sich in die erste Richtung über einen zweiten Transistorkanal und benachbart zu der Gate-Elektrode erstreckt. Die Gate-Elektroden-Leiterbahn ist zwischen der dritten und vierten Verbindungsleiterbahn positioniert. Die zweite Gate-Elektroden-Leiterbahn ist zwischen der siebten und achten Verbindungsleiterbahn positioniert.
  • Bei einem oder mehreren zwanzigsten Beispielen für irgendwelche der elften, zwölften, dreizehnten, vierzehnten, fünfzehnten, sechzehnten, siebzehnten, achtzehnten oder neunzehnten Beispiele umfasst die IC-Zelle ferner ein Via, das zumindest eine der ersten, zweiten, vierten oder fünften Verbindungsleiterbahn mit zumindest einer der dritten, vierten, fünften oder sechsten Verbindungsleiterbahn verbindet.
  • Bei einem oder mehreren einundzwanzigsten Beispielen für irgendwelche der elften, zwölften, dreizehnten, vierzehnten, fünfzehnten, sechzehnten, siebzehnten, achtzehnten, neunzehnten oder zwanzigsten Beispiele umfasst die IC-Zelle ferner eine rückseitige Verbindungsleiterbahn, die mit einem Transistor-Source-Anschluss gekoppelt ist. Zumindest eine der ersten, zweiten, vierten oder fünften Verbindungsleiterbahn ist mit einem Transistor-Drain-Anschluss gekoppelt.
  • Bei einem oder mehreren zweiundzwanzigsten Beispielen umfasst ein Verfahren zum Fertigen einer Zelle einer integrierten Schaltung (IC) ein Bilden einer Gate-Elektrode, die sich in einer ersten Richtung über einen Transistorkanal-Halbleiter erstreckt. Das Verfahren umfasst ein Bilden einer ersten Verbindungsebene, die zumindest eine erste Verbindungsleiterbahn benachbart zu einer zweiten Verbindungsleiterbahn aufweist und sich in einer zweiten Richtung über die Gate-Elektrode erstreckt, wobei die erste und zweite Verbindungsleiterbahn eine erste Leiterbahn-Breite aufweisen und durch eine Verbindungsleiterbahn-Beabstandung voneinander in der ersten Richtung getrennt sind. Das Verfahren umfasst ein Bilden einer zweiten Verbindungsebene über der ersten Verbindungsebene, wobei die zweite Verbindungsebene eine Mehrzahl von zinnenartigen Leiterbahnen umfasst, die sich in einer ersten Richtung erstrecken. Individuelle Leiterbahnen der Mehrzahl schneiden nur eine Begrenzung der Zelle. Benachbarte Leiterbahnen aus der Mehrzahl sind in der ersten Richtung versetzt, um Begrenzungen auf gegenüberliegenden Seiten der Zelle zu schneiden. Individuelle Leiterbahnen der Mehrzahl weisen ein Ende auf, das von dem einer benachbarten Leiterbahn um eine Distanz in der ersten Richtung lateral versetzt ist, die zumindest gleich der ersten Leiterbahnbreite ist.
  • Bei einem oder mehreren dreiundzwanzigsten Beispielen, für irgendwelche der zweiundzwanzigsten Beispiele umfasst ein Bilden der zweiten Verbindungsebene ferner ein Bilden von zumindest einer dritten Verbindungsleiterbahn, die benachbart zu einer vierten Verbindungsleiterbahn ist, und die sich in die erste Richtung erstreckt. Die dritte Verbindungsleiterbahn erstreckt sich über die erste Verbindungsleiterbahn und weist ein Leiterbahnende auf, das über der Verbindungsleiterbahn-Beabstandung benachbart zu der ersten Verbindungsleiterbahn positioniert ist. Die vierte Verbindungsleiterbahn erstreckt sich über die zweite Verbindungsleiterbahn, aber nicht über die erste Verbindungsleiterbahn und weist ein Leiterbahnende lateral versetzt von dem der dritten Verbindungsleiterbahn um eine Distanz in der ersten Richtung auf, die zumindest gleich der ersten Leiterbahnbreite ist.
  • Es ist offensichtlich, dass die Prinzipien der Offenbarung nicht auf die derart beschriebenen Ausführungsbeispiele beschränkt sind, sondern mit Modifikationen und Veränderungen durchgeführt werden können, ohne von dem Schutzbereich der beigefügten Ansprüche abzuweichen. Beispielsweise können die vorangehenden Ausführungsbeispiele spezielle Kombinationen oder Merkmale umfassen, wie nachfolgend weiter bereitgestellt ist.

Claims (23)

  1. Eine Zelle einer integrierten Schaltung (IC) umfassend ein zinnenartiges Leiterbahn-Layout, wobei: das zinnenartige Leiterbahn-Layout eine Mehrzahl von Leiterbahnen umfasst, die sich in eine Richtung erstrecken; individuelle Leiterbahnen der Mehrzahl nur eine Begrenzung der Zelle schneiden; und Benachbarte aus der Mehrzahl versetzt sind, um Begrenzungen auf gegenüberliegenden Seiten der Zelle zu schneiden.
  2. Die IC-Zelle gemäß Anspruch 1, wobei individuelle Leiterbahnen der Mehrzahl innerhalb einer ersten Verbindungsebene sind und ein Ende aufweisen, das lateral von dem einer benachbarten Leiterbahn um zumindest eine Breite einer orthogonalen Leiterbahn innerhalb einer zweiten Verbindungsebene versetzt ist.
  3. Die IC-Zelle gemäß Anspruch 2, wobei das Ende der individuellen Leiterbahnen der Mehrzahl lateral versetzt von dem einer benachbarten Leiterbahn um ungefähr die Breite einer orthogonalen Leiterbahn in der zweiten Verbindungsebene ist, summiert mit einer Hälfte der Distanz, die die orthogonale Leiterbahn von einer benachbarten Leiterbahn in der zweiten Verbindungsebene trennt.
  4. Die IC-Zelle gemäß Anspruch 2, ferner umfassend ein leitfähiges Via, das die orthogonale Leiterbahn mit zumindest einer der zinnenartigen Leiterbahnen koppelt.
  5. Die IC-Zelle gemäß Anspruch 4, wobei: die orthogonale Leiterbahn mit einem Transistor-Drain gekoppelt ist; und das Via von dem Ende einer zinnenartigen Leiterbahnen um ungefähr die Hälfte der Distanz getrennt ist, die die orthogonale Leiterbahn von einer benachbarten Leiterbahn in der zweiten Verbindungsebene trennt.
  6. Die IC-Zelle gemäß Anspruch 5, ferner umfassend: eine Mehrzahl von Gate-Elektroden, die sich in die erste Richtung erstrecken und jeweils mit einem Transistorkanal gekoppelt sind; und eine rückseitige Verbindungsleiterbahn, die mit einem Transistor-Source-Anschluss gekoppelt ist, wobei die rückseitige Verbindungsleiterbahn über einer Seite des Transistorkanals gegenüber der einer Gate-Elektrode angeordnet ist.
  7. Ein integrierter IC-Block, umfassend: eine erste IC-Zelle, die die IC-Zelle gemäß Anspruch 1 umfasst; und eine zweite IC-Zelle, die eine Begrenzung mit der ersten IC-Zelle gemeinschaftlich verwendet, wobei: die zweite IC-Zelle ein zweites zinnenartiges Leiterbahn-Layout aufweist, das eine zweite Mehrzahl von Leiterbahnen umfasst, die sich in die Richtung erstrecken, wobei Leiterbahnen der zweiten Mehrzahl nur eine Begrenzung der zweiten IC-Zelle schneiden und zweite Enden aufweisen, die in der Richtung um zumindest die Breite einer orthogonalen Leiterbahn in einer zweiten Verbindungsebene lateral voneinander versetzt sind; und wobei eine Leiterbahn der Mehrzahl, die die gemeinschaftlich verwendete Begrenzung schneidet, lateral in der Richtung von einer Leiterbahn der zweiten Mehrzahl um zumindest die Breite einer orthogonalen Leiterbahn in der zweiten Verbindungsebene versetzt ist.
  8. Der IC-Block gemäß Anspruch 7, wobei: das zinnenartige Leiterbahn-Layout eine Zinnenbildungsphase aufweist, die zu einer zweiten Zinnenbildungsphase des zweiten zinnenartigen Layouts komplementär ist; individuelle Leiterbahnen der ersten Zelle, die nicht lateral von einer Leiterbahn der zweiten Zelle um zumindest die Breite einer orthogonalen Leiterbahn in der zweiten Verbindungsebene versetzt sind, durchgehend mit der Leiterbahn der zweiten Zelle sind.
  9. Der IC-Block gemäß Anspruch 7, wobei: die zinnenartigen Leiterbahnlayouts der ersten und zweiten Zelle die gleiche Zinnenbildungsphase aufweisen; und individuelle Leiterbahnen der Mehrzahl in der zweiten Richtung mit individuellen Leiterbahnen der zweiten Mehrzahl ausgerichtet sind, und keine Leiterbahnen der Mehrzahl, die die gemeinschaftlich verwendete Begrenzung schneiden, durchgehend mit irgendwelchen Leiterbahnen der zweiten Mehrzahl sind, die die gemeinschaftlich verwendete Begrenzung schneiden.
  10. Der IC-Block gemäß Anspruch 7, wobei: die zinnenartigen Leiterbahnlayouts der ersten und zweiten Zelle die gleiche Zinnenbildungsphase aufweisen; eine Teilmenge der Mehrzahl von Leiterbahnen in einer zweiten Richtung, orthogonal zu der ersten Richtung, mit einer Teilmenge der zweiten Mehrzahl von Leiterbahnen ausgerichtet ist; und die in der zweiten Richtung ausgerichteten Leiterbahnen, die auch die gemeinschaftlich verwendete Begrenzung schneiden, durchgehend über die gemeinschaftlich verwendete Begrenzung hinweg sind.
  11. Eine Zelle einer integrierten Schaltung (IC), umfassend: eine Transistor-Gate-Elektroden-Leiterbahn, die sich in einer ersten Richtung über einen Transistorkanal erstreckt; eine erste Verbindungsebene, die zumindest eine erste Verbindungsleiterbahn benachbart zu einer zweiten Verbindungsleiterbahn aufweist und sich in einer zweiten Richtung über die Gate-Elektroden-Leiterbahn erstreckt, wobei die erste und zweite Verbindungsleiterbahn eine erste Leiterbahn-Breite aufweisen und durch eine Verbindungsleiterbahn-Beabstandung voneinander getrennt sind; und eine zweite Verbindungsebene, die zumindest eine dritte Verbindungsleiterbahn benachbart zu einer vierten Verbindungsleiterbahn umfasst und sich in die erste Richtung erstreckt, wobei: sich die dritte Verbindungsleiterbahn über die erste Verbindungsleiterbahn erstreckt und ein Leiterbahnende aufweist, das über der ersten Verbindungsleiterbahn-Beabstandung benachbart zu der ersten Verbindungsleiterbahn positioniert ist; und wobei sich die vierte Verbindungsleiterbahn über die zweite Verbindungsleiterbahn erstreckt, aber nicht über die erste Verbindungsleiterbahn, und ein Ende lateral versetzt in der ersten Richtung von dem der dritten Verbindungsleiterbahn um eine Distanz aufweist, die zumindest gleich der ersten Leiterbahnbreite ist.
  12. Die IC-Zelle gemäß Anspruch 11, wobei: das Leiterbahnende der dritten Verbindungsleiterbahn lateral von einem Rand der ersten Verbindungsleiterbahn um etwa die Hälfte der Verbindungsleiterbahn-Beabstandung versetzt ist; und das Leiterbahnende der vierten Verbindungsleiterbahn in der ersten Richtung von der der dritten Verbindungsleiterbahn um etwa die erste Leiterbahnbreite, summiert mit der Hälfte der Verbindungsleiterbahn-Beabstandung, lateral versetzt ist.
  13. Die IC-Zelle gemäß Anspruch 11, wobei: die erste Verbindungsebene ferner umfasst: eine fünfte Verbindungsleiterbahn, die sich in der zweiten Richtung über die Gate-Elektroden-Leiterbahn erstreckt und benachbart zu der zweiten Verbindungsleiterbahn ist; und eine sechste Verbindungsleiterbahn, die sich in die zweite Richtung über die Gate-Elektroden-Leiterbahn erstreckt und benachbart zu der fünften Verbindungsleiterbahn ist; und wobei sich die dritte und vierte Verbindungsleiterbahn über zumindest eine der fünften und sechsten Verbindungsleiterbahn erstrecken.
  14. Die IC-Zelle gemäß Anspruch 13, wobei: wobei sich die dritte Verbindungsleiterbahn über die fünfte Verbindungsleiterbahn erstreckt und ein zweites Leiterbahnende aufweist, das über der Verbindungsleiterbahn-Beabstandung zwischen der fünften und sechsten Verbindungsleiterbahn positioniert ist; und wobei sich die vierte Verbindungsleiterbahn über die fünfte und sechste Verbindungsleiterbahn erstreckt, und ein zweites Leiterbahnende lateral versetzt von einem Ende der dritten Verbindungsleiterbahn um zumindest die erste Leiterbahnbreite in der ersten Richtung aufweist.
  15. Die IC-Zelle gemäß Anspruch 14, wobei die dritte und vierte Leiterbahn in der ersten Richtung die gleiche Länge aufweisen.
  16. Die IC-Zelle gemäß Anspruch 13, wobei: die zweite Verbindungsebene ferner umfasst: eine siebte Verbindungsleiterbahn, die sich in die erste Richtung erstreckt und benachbart zu der vierten Verbindungsleiterbahn ist; und eine achte Verbindungsleiterbahn, die sich in die erste Richtung und erstreckt und benachbart zu der siebten Verbindungsleiterbahn ist; wobei sich die siebte Verbindungsleiterbahn über die erste Verbindungsleiterbahn erstreckt und ein Leiterbahnende aufweist, das über der Verbindungsleiterbahn-Beabstandung benachbart zu der ersten Verbindungsleiterbahn positioniert ist; und wobei sich die achten Verbindungsleiterbahn über die zweite Verbindungsleiterbahn erstreckt, aber nicht die erste Verbindungsleiterbahn, und ein Leiterbahnende lateral versetzt von dem der siebten Verbindungsleiterbahn um eine Distanz in der ersten Richtung aufweist, die zumindest gleich der ersten Leiterbahnbreite ist.
  17. Die IC-Zelle gemäß Anspruch 16, wobei: wobei sich die siebte Verbindungsleiterbahn über die fünfte Verbindungsleiterbahn erstreckt und ein zweites Leiterbahnende aufweist, das über der Verbindungsleiterbahn-Beabstandung zwischen der fünften und sechsten Verbindungsleiterbahn positioniert ist; und wobei sich die achte Verbindungsleiterbahn über die fünfte und sechste Verbindungsleiterbahn erstreckt und ein zweites Leiterbahnende lateral versetzt von dem der dritten Verbindungsleiterbahn um eine Distanz in der ersten Richtung aufweist, die zumindest gleich der ersten Leiterbahnbreite ist.
  18. Die IC-Zelle gemäß Anspruch 16, wobei: die Leiterbahnenden der ersten und siebten Verbindungsleiterbahn miteinander ausgerichtet sind; die Leiterbahnenden der zweiten und achten Verbindungsleiterbahn miteinander ausgerichtet sind; die zweiten Leiterbahnenden der ersten und siebten Verbindungsleiterbahn miteinander ausgerichtet sind; und die zweiten Leiterbahnenden der zweiten und achten Verbindungsleiterbahn miteinander ausgerichtet sind.
  19. Die IC-Zelle gemäß Anspruch 11, ferner umfassend eine zweite Gate-Elektroden-Leiterbahn, die sich in die erste Richtung über einen zweiten Transistorkanal und benachbart zu der Gate-Elektrode erstreckt, wobei: die Gate-Elektroden-Leiterbahn zwischen der dritten und vierten Verbindungsleiterbahn positioniert ist; und die zweite Gate-Elektroden-Leiterbahn zwischen der siebten und achten Verbindungsleiterbahn positioniert ist.
  20. Die IC-Zelle gemäß Anspruch 11, ferner umfassend ein Via, das zumindest eine der ersten, zweiten, vierten oder fünften Verbindungsleiterbahn mit zumindest einer der dritten, vierten, fünften oder sechsten Verbindungsleiterbahn verbindet.
  21. Die IC-Zelle gemäß Anspruch 11, ferner umfassend eine rückseitige Verbindungsleiterbahn, die mit einem Transistor-Source-Anschluss gekoppelt ist; und wobei zumindest eine der ersten, zweiten, vierten oder fünften Verbindungsleiterbahn mit einem Transistor-Drain-Anschluss gekoppelt ist.
  22. Ein Verfahren zum Fertigen einer Zelle einer integrierten Schaltung (IC), das Verfahren umfassend: Bilden einer Gate-Elektrode, die sich in einer ersten Richtung über einen Transistorkanal-Halbleiter erstreckt; Bilden einer ersten Verbindungsebene, die zumindest eine erste Verbindungsleiterbahn benachbart zu einer zweiten Verbindungsleiterbahn aufweist und sich in einer zweiten Richtung über die Gate-Elektrode erstreckt, wobei die erste und zweite Verbindungsleiterbahn eine erste Leiterbahn-Breite aufweisen und durch eine Verbindungsleiterbahn-Beabstandung voneinander in der ersten Richtung getrennt sind; Bilden einer zweiten Verbindungsebene über der ersten Verbindungsebene, wobei die zweite Verbindungsebene eine Mehrzahl von zinnenartigen Leiterbahnen umfasst, die sich in die erste Richtung erstrecken, wobei: individuelle Leiterbahnen der Mehrzahl nur eine Begrenzung der Zelle schneiden; benachbarte Leiterbahnen der Mehrzahl in der ersten Richtung versetzt sind, um Begrenzungen auf gegenüberliegenden Seiten der Zelle zu schneiden; und individuelle Leiterbahnen der Mehrzahl ein Ende aufweisen, das von dem einer benachbarten Leiterbahn um eine Distanz in der ersten Richtung lateral versetzt ist, die zumindest gleich der ersten Leiterbahnbreite ist.
  23. Das Verfahren gemäß Anspruch 22, wobei ein Bilden der zweiten Verbindungsebene ferner ein Bilden von zumindest einer dritten Verbindungsleiterbahn umfasst, die benachbart zu einer vierten Verbindungsleiterbahn ist, und die sich in die erste Richtung erstreckt, wobei: sich die dritte Verbindungsleiterbahn über die erste Verbindungsleiterbahn erstreckt und ein Leiterbahnende aufweist, das über der Verbindungsleiterbahn-Beabstandung benachbart zu der ersten Verbindungsleiterbahn positioniert ist; und die vierte Verbindungsleiterbahn sich über die zweite Verbindungsleiterbahn, aber nicht die erste Verbindungsleiterbahn, erstreckt und ein Leiterbahnende lateral versetzt von dem der dritten Verbindungsleiterbahn um eine Distanz in der ersten Richtung aufweist, die zumindest gleich der ersten Leiterbahnbreite ist.
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