CN101652858A - 集成电路和集成电路的互连结构 - Google Patents

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塞哈特·苏塔迪嘉
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Mawier International Trade Co Ltd
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Mawier International Trade Co Ltd
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Abstract

一种集成电路包括N个平面状金属层，其中N是大于1的整数。第一平面状金属层包括分别与N个平面状金属层通信的M个触点部分，其中M是大于1的整数。第一平面状金属层和N个平面状金属层位于分开的平面中。第一源极、第一漏极和第二源极中的至少两个与N个平面状金属层中的至少两个通信。第一栅极被布置在第一源极和第一漏极之间。第二栅极被布置在第一漏极和第二源极之间。第一和第二栅极在第一漏极中限定交替的第一和第二区域，并且其中第一和第二栅极在第一区域中被布置地比在第二区域中更远离开。

Description

集成电路和集成电路的互连结构
与相关申请的交叉引用
本申请要求2007年3月15日提交的美国临时申请No.60/895,022的优先权，并且是2006年3月22日提交的美国专利申请No.11/386,276的部分继续申请，该美国专利申请No.11/386,276是2004年1月26日提交的美国专利申请No.10/765,474的分案申请。本申请还是2006年9月20日提交的美国专利申请No.11/524,113的部分继续申请，该美国专利申请No.11/524,113要求2006年9月13日提交的美国临时申请No.60/825,517、2006年9月1日提交的美国临时申请No.60/824,357、2006年8月23日提交的美国临时申请No.60/823,332、2006年8月1日提交的美国临时申请No.60/821,008以及2006年5月8日提交的美国临时申请No.60/798,568的优先权并且是2005年10月17日提交的美国专利申请No.11/252,010的部分继续申请，该美国专利申请No.11/252,010是2003年10月22日提交的美国专利申请No.10/691,237的继续申请。上述申请的公开内容通过引用全部结合于此。
技术领域
本发明涉及集成电路，更具体而言涉及集成电路和集成电路的互连结构。
背景技术
功率集成电路(IC)或功率IC(power IC)可用于在多种不同的应用中提供电力。例如，功率IC可用于在脉冲宽度调制电路中提供电力。驱动IC可用于向功率IC提供输入电压和控制信号。因此，驱动IC和功率IC必须被连接在一起。但是，驱动IC和功率IC可以用不同的IC技术来实现。例如，功率IC可以用MOSFET技术实现，而驱动IC可使用标准IC技术。因此，功率IC和驱动IC的封装可能成为问题。
一般来说，集成电路(IC)被设计有焊盘，这些焊盘用于向IC提供外部连接。IC一般被安放在封装上，该封装可包括用于将封装及其电路连接到其他电子器件的管脚。封装的管脚有时利用焊线(bondwire)连接到IC的焊盘。但是焊线可能具有大于50-100mΩ的电阻。焊线的组合电阻增大了IC的功率耗散。因此，当IC具有大量需要连接的焊盘时，焊线可能不是可接受的方法。为了减小寄生封装电阻，布置在诸如印刷电路板之类的衬底上的导线和/或迹线有时被用于提供互连。虽然这种方法比起焊线来提供了一些改进，但是对于要求大量连接的IC，导线和/或迹线也具有高到不可接受的寄生封装电阻。
IC可包括大量互连的晶体管。晶体管和其他电路元件以各种方式被互连，以提供所需的电路功能。通常在单个晶片上制造多个IC是效率最高的。在处理之后，制造在晶片上的IC被分离，然后被封装。对于给定的IC尺寸，晶片可容纳固定数目的IC。减小IC中的各个晶体管的尺寸可帮助减小IC的整体尺寸。这进而允许了在每个晶片上制作更多数目的IC，并降低IC的成本。
发明内容
一种集成电路包括N个平面状金属层，其中N是大于1的整数。第一平面状金属层包括分别与N个平面状金属层通信的M个触点部分，其中M是大于1的整数。第一平面状金属层和N个平面状金属层位于分开的平面中。第一源极、第一漏极和第二源极中的至少两个与N个平面状金属层中的至少两个通信。第一栅极被布置在第一源极和第一漏极之间。第二栅极被布置在第一漏极和第二源极之间。第一和第二栅极在第一漏极中限定交替的第一和第二区域。第一和第二栅极在第一区域中被布置地比在第二区域中更远离开。
在其他特征中，阱衬底触点被布置在第一区域中。R个阱衬底触点被布置在第一区域中，其中R是大于1的整数。R是大于3且小于7的整数。集成电路包括多个晶体管。晶体管包括PMOS晶体管。R个阱衬底触点与R个晶体管中相应的晶体管相关联。
在其他特征中，提供了第二漏极。第三栅极被布置在第二源极和第二漏极之间。第二和第三栅极限定交替的第三和第四区域。第二和第三栅极在第三区域中被布置得比在第四区域中更远离开。第一区域被布置在第四区域附近，并且第二区域被布置在第三区域附近。第一和第三区域包括R个阱衬底触点。
在其他特征中，N个平面状金属层中的至少两个是共面的。N个平面状金属层位于分开的平面中。多个局部互连与第一和第二源极以及第一漏极通信。M个触点部分中的至少一个是椭圆形的。M个触点部分中的第一和第二触点部分具有基部和从基部延伸的翼。M个触点部分中的第三触点部分被容纳在M个触点部分中的第一和第二触点部分的翼之间。M个触点部分中的第一和第二触点部分大体上是“C”形的。M个触点部分中的第三触点部分被布置在M个触点部分中的第一和第二触点部分之间。
在其他特征中，集成电路实现功率IC，M个触点部分中的第一触点部分向功率IC提供第一电压电势，M个触点部分中的第二触点部分向功率IC提供第二电压电势，并且M个触点部分中的第三触点部分接收功率IC的输出电压。
一种系统包括该集成电路，并且还包括引线框(leadframe)，该引线框包括与M个触点部分中的至少两个通信的传输线。集成电路和传输线被塑封材料所包封。引线框和集成电路实现方形扁平无引线(QFN)封装。
一种系统包括该集成电路，并且还包括与M个触点部分中的第一触点部分通信的第一传输线。第二传输线与M个触点部分中的第二触点部分通信。第三传输线与M个触点部分中的第三触点部分通信。电容与第二传输线和第三传输线通信。第二传输线提供第一电压电势，并且第三传输线提供第二电压电势。
一种用于提供集成电路的方法包括：提供N个平面状金属层，其中N是大于1的整数；提供第一平面状金属层，其包括分别与N个平面状金属层通信的M个触点部分，其中M是大于1的整数；将第一平面状金属层和N个平面状金属层布置在分开的平面中；提供第一源极、第一漏极和第二源极；将第一源极、第一漏极和第二源极中的至少两个布置成与N个平面状金属层中的至少两个通信；将第一栅极布置在第一源极和第一漏极之间；将第二栅极布置在第一漏极和第二源极之间；利用第一和第二栅极在第一漏极中限定交替的第一和第二区域；并且将第一和第二栅极在第一区域中布置地比在第二区域中更远离开。
在其他特征中，该方法包括将阱衬底触点布置在第一区域中。该方法包括将R个阱衬底触点布置在第一区域中，其中R是大于1的整数。R是大于3且小于7的整数。集成电路包括多个晶体管。晶体管包括PMOS晶体管。R个阱衬底触点与R个晶体管中相应的晶体管相关联。
在其他特征中，该方法包括将第三栅极布置在第二源极和第二漏极之间；利用第二和第三栅极限定交替的第三和第四区域；并且将第二和第三栅极在第三区域中布置得比在第四区域中更远离开。该方法包括将第一区域布置在第四区域附近，并且将第二区域布置在第三区域附近。第一和第三区域包括R个阱衬底触点。该方法包括将N个平面状金属层中的至少两个布置在同一平面中。该方法包括将N个平面状金属层布置在分开的平面中。该方法包括提供与第一和第二源极以及第一漏极通信的多个局部互连。M个触点部分中的至少一个是椭圆形的。
在其他特征中，M个触点部分中的第一和第二触点部分具有基部和从基部延伸的翼。M个触点部分中的第三触点部分被容纳在M个触点部分中的第一和第二触点部分的翼之间。M个触点部分中的第一和第二触点部分大体上是“C”形的。M个触点部分中的第三触点部分被布置在M个触点部分中的第一和第二触点部分之间。
在其他特征中，该方法包括利用该集成电路实现功率IC；利用M个触点部分中的第一触点部分向功率IC提供第一电压电势；利用M个触点部分中的第二触点部分向功率IC提供第二电压电势；并且在M个触点部分中的第三触点部分处接收功率IC的输出电压。
在其他特征中，该方法包括提供引线框，该引线框包括与M个触点部分中的至少两个通信的传输线。集成电路和传输线被塑封材料所包封。该方法包括利用引线框和集成电路实现方形扁平无引线(QFN)封装。该方法包括：提供与M个触点部分中的第一触点部分通信的第一传输线；提供与M个触点部分中的第二触点部分通信的第二传输线；提供与M个触点部分中的第三触点部分通信的第三传输线；以及提供与第二传输线和第三传输线通信的电容，其中第二传输线提供第一电压电势，并且第三传输线提供第二电压电势。
一种集成电路包括N个平面状金属层，其中N是大于1的整数。第一平面状金属层包括分别与N个平面状金属层中相应的平面状金属层的M个触点部分，其中M是大于1的整数。第一平面状金属层和N个平面状金属层位于分开的平面中。第一漏极区域大体为矩形。第一、第二、第三和第四源极区域大体为矩形并且被布置在第一漏极区域的侧边附近。第一漏极区域和第一、第二、第三和第四源极区域与N个平面状金属层中的至少两个通信。第一栅极区域被布置在第一、第二、第三和第四源极区域和第一漏极区域之间。第一、第二、第三和第四衬底触点区域被布置在第一漏极区域的角落附近。
在其他特征中，第一、第二、第三和第四源极区域具有基本上与第一漏极区域的长度相等的长度。第一、第二、第三和第四源极区域具有比第一漏极区域的宽度小的宽度。第一、第二、第三和第四源极区域的宽度大约是第一漏极区域的宽度的一半。
在其他特征中，第二漏极区域大体上为矩形并且具有布置在第一源极区域附近的一侧。第五、第六和第七源极区域大体上为矩形并且被布置在第二漏极区域的其他侧边附近。第二栅极区域被布置在第一、第五、第六和第七源极区域和第二漏极区域之间。第五和第六衬底触点区域被布置在第二漏极区域的角落附近。集成电路包括横向扩散MOSFET晶体管。在第一、第二、第三和第四源极区域的每一个之中提供B个源极触点，其中B是大于1的整数。第一漏极区域具有面积D并且B个源极触点具有面积A，并且其中面积D大于或等于2*B*A。
在其他特征中，N个平面状金属层中的至少两个是共面的。N个平面状金属层位于分开的平面中。多个局部互连与第一、第二、第三和第四源极区域以及第一漏极区域通信。M个触点部分中的至少一个是椭圆形的。第一、第二、第三和第四源极区域与N个平面状金属层中的第一平面状金属层通信，并且第一漏极区域与N个平面状金属层中的第二平面状金属层通信。M个触点部分中的第一和第二触点部分具有基部和从基部延伸的翼，并且M个触点部分中的第三触点部分被容纳在M个触点部分中的第一和第二触点部分的翼之间。M个触点部分中的第一和第二触点部分大体上是“C”形的。M个触点部分中的第三触点部分被布置在M个触点部分中的第一和第二触点部分之间。
在其他特征中，集成电路实现功率IC，M个触点部分中的第一触点部分向功率IC提供第一电压电势，M个触点部分中的第二触点部分向功率IC提供第二电压电势，并且M个触点部分中的第三触点部分接收功率IC的输出电压。
一种系统包括该集成电路，并且还包括引线框，该引线框包括与M个触点部分中的至少两个通信的传输线。集成电路和传输线被塑封材料所包封。引线框和集成电路实现方形扁平无引线(QFN)封装。
一种系统包括该集成电路，并且还包括与M个触点部分中的第一触点部分通信的第一传输线。第二传输线与M个触点部分中的第二触点部分通信。第三传输线与M个触点部分中的第三触点部分通信。电容与第二传输线和第三传输线通信。第二传输线提供第一电压电势，并且第三传输线提供第二电压电势。
一种用于提供集成电路的方法，包括：提供N个平面状金属层，其中N是大于1的整数；提供第一平面状金属层，其包括分别与N个平面状金属层中相应的平面状金属层的M个触点部分，其中M是大于1的整数；将第一平面状金属层和N个平面状金属层布置在分开的平面中；提供大体为矩形的第一漏极区域；将大体为矩形的第一、第二、第三和第四源极区域布置在第一漏极区域的侧边附近，其中第一漏极区域和第一、第二、第三和第四源极区域与N个平面状金属层中的至少两个通信；将第一栅极区域布置在第一、第二、第三和第四源极区域和第一漏极区域之间；并且将第一、第二、第三和第四衬底触点区域布置在第一漏极区域的角落附近。
在其他特征中，第一、第二、第三和第四源极区域具有基本上与第一漏极区域的长度相等的长度。第一、第二、第三和第四源极区域具有比第一漏极区域的宽度小的宽度。第一、第二、第三和第四源极区域的宽度大约是第一漏极区域的宽度的一半。
在其他特征中，该方法包括提供大体上为矩形的第二漏极区域；将第二漏极区域的一侧布置在第一源极区域附近；提供大体上为矩形的第五、第六和第七源极区域；将第五、第六和第七源极区域布置在第二漏极区域的其他侧边附近。该方法包括将第二栅极区域布置在第一、第五、第六和第七源极区域和第二漏极区域之间。该方法包括将第五和第六衬底触点区域布置在第二漏极区域的角落附近。集成电路包括横向扩散MOSFET晶体管。该方法包括在第一、第二、第三和第四源极区域的每一个之中提供B个源极触点，其中B是大于1的整数。第一漏极区域具有面积D并且B个源极触点具有面积A，并且其中面积D大于或等于2*B*A。
在其他特征中，该方法包括将N个平面状金属层中的至少两个布置在同一平面中。该方法包括将N个平面状金属层布置在分开的平面中。该方法包括提供与第一、第二、第三和第四源极区域以及第一漏极区域通信的多个局部互连。M个触点部分中的至少一个是椭圆形的。第一、第二、第三和第四源极区域与N个平面状金属层中的第一平面状金属层通信，并且第一漏极区域与N个平面状金属层中的第二平面状金属层通信。M个触点部分中的第一和第二触点部分具有基部和从基部延伸的翼，并且M个触点部分中的第三触点部分被容纳在M个触点部分中的第一和第二触点部分的翼之间。M个触点部分中的第一和第二触点部分大体上是“C”形的，并且其中M个触点部分中的第三触点部分被布置在M个触点部分中的第一和第二触点部分之间。
在其他特征中，该方法包括利用该集成电路实现功率IC；利用M个触点部分中的第一触点部分向功率IC提供第一电压电势；利用M个触点部分中的第二触点部分向功率IC提供第二电压电势；并且在M个触点部分中的第三触点部分处接收功率IC的输出电压。
在其他特征中，该方法包括提供引线框，该引线框包括与M个触点部分中的至少两个通信的传输线。该方法包括将集成电路和传输线包封在塑封材料中。该方法包括利用引线框和集成电路实现方形扁平无引线(QFN)封装。该方法包括：提供与M个触点部分中的第一触点部分通信的第一传输线；提供与M个触点部分中的第二触点部分通信的第二传输线；提供与M个触点部分中的第三触点部分通信的第三传输线；以及提供与第二传输线和第三传输线通信的电容，其中第二传输线提供第一电压电势，并且第三传输线提供第二电压电势。
一种集成电路包括N个平面状金属层，其中N是大于1的整数。第一平面状金属层包括分别与N个平面状金属层通信的M个触点部分，其中M是大于1的整数。第一平面状金属层和N个平面状金属层位于分开的平面中。第一漏极区域具有跨水平和垂直中线中的至少一条对称的形状。第一栅极区域具有围绕第一漏极区域的第一形状。第二漏极区域具有该对称形状。第二栅极区域具有围绕第二漏极区域的第一形状。连接区域连接第一和第二栅极区域。第一源极区域被布置在第一栅极区域、第二栅极区域和连接区域的附近并且在其一侧。第二源极区域被布置在第一栅极区域、第二栅极区域和连接区域的附近并且在其一侧。第一源极区域、第二源极区域、第一漏极区域和第二漏极区域与N个平面状金属层中的至少两个通信。
在其他特征中，对称形状随着与对称形状的中心的距离增大而变细。第一和第二衬底触点被布置在第一和第二源极区域中。集成电路包括横向扩散MOSFET晶体管。对称形状是圆形。对称形状是椭圆形。对称形状是多边形。对称形状是六边形。
在其他特征中，M个平面状金属层中的至少两个是共面的。N个平面状金属层位于分开的平面中。多个局部互连与第一和第二源极区域以及第一和第二漏极区域通信。M个触点部分中的至少一个是椭圆形的。M个触点部分中的第一和第二触点部分具有基部和从基部延伸的翼。M个触点部分中的第三触点部分被容纳在M个触点部分中的第一和第二触点部分的翼之间。
在其他特征中，M个触点部分中的第一和第二触点部分大体上是“C”形的。M个触点部分中的第三触点部分被布置在M个触点部分中的第一和第二触点部分之间。集成电路实现功率IC，M个触点部分中的第一触点部分向功率IC提供第一电压电势，M个触点部分中的第二触点部分向功率IC提供第二电压电势，并且M个触点部分中的第三触点部分接收功率IC的输出电压。
一种系统包括该集成电路，并且还包括引线框，该引线框包括与M个触点部分中的至少两个通信的传输线。集成电路和传输线被塑封材料所包封。引线框和集成电路实现方形扁平无引线(QFN)封装。
一种系统包括该集成电路，并且还包括与M个触点部分中的第一触点部分通信的第一传输线。第二传输线与M个触点部分中的第二触点部分通信。第三传输线与M个触点部分中的第三触点部分通信。电容与第二传输线和第三传输线通信。第二传输线提供第一电压电势，并且第三传输线提供第二电压电势。
一种用于提供集成电路的方法，包括提供N个平面状金属层，其中N是大于1的整数；提供第一平面状金属层，其包括分别与N个平面状金属层通信的M个触点部分，其中M是大于1的整数；将第一平面状金属层和N个平面状金属层布置在分开的平面中；提供具有跨水平和垂直中线中的至少一条对称的形状的第一漏极区域；提供具有围绕第一漏极区域的第一形状的第一栅极区域；提供具有该对称形状第二漏极区域；提供具有围绕第二漏极区域的第一形状的第二栅极区域；利用连接区域连接第一和第二栅极区域；将第一源极区域布置在第一栅极区域、第二栅极区域和连接区域的附近并且在其一侧；以及将第二源极区域布置在第一栅极区域、第二栅极区域和连接区域的附近并且在其一侧，其中第一源极区域、第二源极区域、第一漏极区域和第二漏极区域与N个平面状金属层中的至少两个通信。
在其他特征中，对称形状随着与对称形状的中心的距离增大而变细。该方法包括将第一和第二衬底触点布置在第一和第二源极区域中。集成电路包括横向扩散MOSFET晶体管。对称形状是圆形。对称形状是椭圆形。对称形状是多边形。对称形状是六边形。
在其他特征中，该方法包括将M个平面状金属层中的至少两个布置在同一平面中。该方法包括将N个平面状金属层布置在分开的平面中。该方法包括提供与第一和第二源极区域以及第一和第二漏极区域通信的多个局部互连。M个触点部分中的至少一个是椭圆形的。
在其他特征中，M个触点部分中的第一和第二触点部分具有基部和从基部延伸的翼，并且M个触点部分中的第三触点部分被容纳在M个触点部分中的第一和第二触点部分的翼之间。M个触点部分中的第一和第二触点部分大体上是“C”形的，并且其中M个触点部分中的第三触点部分被布置在M个触点部分中的第一和第二触点部分之间。
在其他特征中，该方法包括利用该集成电路实现功率IC；利用M个触点部分中的第一触点部分向功率IC提供第一电压电势；利用M个触点部分中的第二触点部分向功率IC提供第二电压电势；并且在M个触点部分中的第三触点部分处接收功率IC的输出电压。该方法包括提供引线框，该引线框包括与M个触点部分中的至少两个通信的传输线。该方法包括将集成电路和传输线包封在塑封材料中。该方法包括利用引线框和集成电路实现方形扁平无引线(QFN)封装。
在其他特征中，该方法包括将第一传输线与M个触点部分中的第一触点部分相连接；将第二传输线与M个触点部分中的第二触点部分相连接；将第三传输线与M个触点部分中的第三触点部分相连接；以及提供与第二传输线和第三传输线通信的电容，其中第二传输线提供第一电压电势，并且第三传输线提供第二电压电势。
一种集成电路包括N个平面状金属层，其中N是大于1的整数。第一平面状金属层包括分别与N个平面状金属层通信的M个触点部分，其中M是大于1的整数。第一平面状金属层和N个平面状金属层位于分开的平面中。第一和第二漏极区域大体为矩形。第一、第二和第三源极区域大体为矩形。第一源极区域被布置在第一和第二漏极区域的第一侧之间，并且第二和第三源极区域被布置在第一和第二漏极区域的第二侧附近。第四源极区域被布置在第一和第二漏极区域的第三侧附近。第五源极区域被布置在第一和第二漏极区域的第四侧附近。栅极区域被布置在第一、第二、第三、第四和第五源极区域和第一和第二漏极区域之间。第一和第二漏极触点被布置在第一和第二漏极区域中。第一和第二漏极区域和第一、第二、第三、第四和第五源极区域中的至少两个与N个平面状金属层中的至少两个通信。
在其他特征中，第一、第二和第三源极区域具有基本上与第一漏极区域的长度相等的长度，并且其中第四和第五源极区域具有大于或等于第一和第二漏极区域的长度的长度。第一、第二和第三源极区域具有比第一漏极区域的宽度小的宽度。第一、第二和第三源极区域的宽度大约是第一漏极区域的宽度的一半。第四和第五源极区域是从其侧边被驱动的。第一和第二漏极触点具有比最小漏极触点尺寸大的尺寸。漏极触点具有规则形状和不规则形状之一。漏极触点为方形、矩形和十字形之一。第一、第二和第三源极区域包括源极触点。
在其他特征中，第一和第二漏极区域和第一、第二和第三源极区域被布置在第一行中，并且还包括N个额外的行。N个额外的行中的至少一行的漏极区域共享第四和第五源极区域之一。N个平面状金属层中的至少两个是共面的。N个平面状金属层位于分开的平面中。多个局部互连与第一、第二、第三、第四和第五源极区域以及第一和第二漏极区域通信。M个触点部分中的至少一个是椭圆形的。M个触点部分中的第一和第二触点部分具有基部和从基部延伸的翼，并且M个触点部分中的第三触点部分被容纳在M个触点部分中的第一和第二触点部分的翼之间。M个触点部分中的第一和第二触点部分大体上是“C”形的，并且其中M个触点部分中的第三触点部分被布置在M个触点部分中的第一和第二触点部分之间。
在其他特征中，集成电路实现功率IC，M个触点部分中的第一触点部分向功率IC提供第一电压电势，M个触点部分中的第二触点部分向功率IC提供第二电压电势，并且M个触点部分中的第三触点部分接收功率IC的输出电压。
一种系统包括该集成电路，并且还包括引线框，该引线框包括与M个触点部分中的至少两个通信的传输线。集成电路和传输线被塑封材料所包封。引线框和集成电路实现方形扁平无引线(QFN)封装。
一种系统包括该集成电路，并且还包括与M个触点部分中的第一触点部分通信的第一传输线。第二传输线与M个触点部分中的第二触点部分通信。第三传输线与M个触点部分中的第三触点部分通信。电容与第二传输线和第三传输线通信。第二传输线提供第一电压电势，并且第三传输线提供第二电压电势。
一种用于提供集成电路的方法，包括：提供N个平面状金属层，其中N是大于1的整数；提供第一平面状金属层，其包括分别与N个平面状金属层通信的M个触点部分，其中M是大于1的整数；将第一平面状金属层和N个平面状金属层定位在分开的平面中；提供大体为矩形的第一和第二漏极区域；提供大体为矩形的第一、第二和第三源极区域；将第一源极区域布置在第一和第二漏极区域的第一侧之间；将第二和第三源极区域布置在第一和第二漏极区域的第二侧附近；将第四源极区域布置在第一和第二漏极区域的第三侧附近；将第五源极区域被布置在第一和第二漏极区域的第四侧附近；将栅极区域布置在第一、第二、第三、第四和第五源极区域和第一和第二漏极区域之间；将第一和第二漏极触点布置在第一和第二漏极区域中。第一和第二漏极区域和第一、第二、第三、第四和第五源极区域中的至少两个与N个平面状金属层中的至少两个通信。
在其他特征中，第一、第二和第三源极区域具有基本上与第一漏极区域的长度相等的长度。第四和第五源极区域具有大于或等于第一和第二漏极区域的长度的长度。第一、第二和第三源极区域具有比第一漏极区域的宽度小的宽度。第一、第二和第三源极区域的宽度大约是第一漏极区域的宽度的一半。第四和第五源极区域是从其侧边被驱动的。第一和第二漏极触点具有比最小漏极触点尺寸大的尺寸。漏极触点具有规则形状和不规则形状之一。漏极触点为方形、矩形和十字形之一。第一、第二和第三源极区域包括源极触点。
在其他特征中，该方法包括：将第一和第二漏极区域和第一、第二和第三源极区域布置在第一行中；并且提供N个额外的行，其中N个额外的行中的至少一行的漏极区域共享第四和第五源极区域之一。该方法包括将N个平面状金属层中的至少两个布置在同一平面中。该方法包括将N个平面状金属层布置在分开的平面中。该方法包括提供与第一、第二、第三、第四和第五源极区域以及第一和第二漏极区域通信的多个局部互连。M个触点部分中的至少一个是椭圆形的。M个触点部分中的第一和第二触点部分具有基部和从基部延伸的翼，并且M个触点部分中的第三触点部分被容纳在M个触点部分中的第一和第二触点部分的翼之间。M个触点部分中的第一和第二触点部分大体上是“C”形的，并且其中M个触点部分中的第三触点部分被布置在M个触点部分中的第一和第二触点部分之间。
在其他特征中，集成电路实现功率IC，M个触点部分中的第一触点部分向功率IC提供第一电压电势，M个触点部分中的第二触点部分向功率IC提供第二电压电势，并且M个触点部分中的第三触点部分接收功率IC的输出电压。该方法包括提供引线框，该引线框包括与M个触点部分中的至少两个通信的传输线。集成电路和传输线被塑封材料所包封。引线框和集成电路实现方形扁平无引线(QFN)封装。
在其他特征中，该方法包括：将第一传输线连接到M个触点部分中的第一触点部分；将第二传输线连接到M个触点部分中的第二触点部分；将第三传输线连接到M个触点部分中的第三触点部分；以及将电容连接到第二传输线和第三传输线。第二传输线提供第一电压电势，并且第三传输线提供第二电压电势。
从下面提供的详细描述可以清楚本发明的其他应用领域。应当理解详细描述和具体示例尽管示出了本发明的优选实施例，但仅意图用于说明目，而不是要限制本发明的范围。
附图说明
从详细描述和附图中将更充分地理解本发明，附图中：
图1A是具有第一和第二互连的晶体管的第一示例性功率IC的电气示意图；
图1B是具有第一和第二互连的晶体管的第二示例性功率IC的电气示意图；
图2是连接到驱动IC的图1的功率IC的电气示意图和功能框图；
图3是功率IC的顶部金属层的第一布局的平面图；
图4A是针对图1A的功率IC的根据本发明的功率IC布局的截面图，该截面图是沿着图3中的A-A取得的；
图4B是针对图1B的功率IC的根据本发明的功率IC布局的截面图，该截面图是沿着图3中的A-A取得的；
图4C是针对图1A的功率IC的根据本发明的替换功率IC布局的截面图，该截面图是沿着图3中的A-A取得的；
图5A是示出图1A的功率IC的电气示意图；
图5B是示出图1B的功率IC的电气示意图；
图6A-6D是图4和5中的功率IC的顶部金属层的替换布局的平面图；
图7是示出第一示例性互连结构的层的截面图；
图8A是示出图7的互连结构的顶部金属层的平面图；
图8B是示出互连结构的顶部金属层和IC的顶部金属层的对齐的平面图；
图9是图7的互连结构的电介质层的平面图；
图10是图7的互连结构的金属层的平面图；
图11是图7的互连结构的阻焊层(solder mask layer)的平面图；
图12示出图7-11所示的层的对齐和取向；
图13示出第二示例性互连结构的层；
图14是具有镀通孔(plated through hole，PTH)的核心电介质层的平面图；
图15示出核心电介质层(在底部示出)的镀通孔与类似于图10所示的层的额外金属层(在顶部示出)的对齐；
图16示出图15的金属层(在底部示出)与额外的电介质层(与图9所示类似)(在顶部示出)中的过孔(via)的对齐；
图17是示出金属层的平面图；
图18示出了图16的电介质层(在底部示出)的过孔与图17的金属层(在顶部示出)的对齐；
图19示出图18的层与图11的阻焊层的对齐；
图20和21示出互连结构的顶部金属堆积层(buildup layer)的替换实施例；
图22和23是互连结构的部分截面图(沿着图8B中的B-B取得)，其中具有附接到图8B的互连结构的解耦电容器。
图24A、24B和24C示出了可布置在互连结构上的各种示例性散热器(head sink)；
图25A和25B示出了包括铝核的互连结构；
图26示出了具有铝核的替换互连结构；
图27A和27B分别是具有铝核的互连结构的第二替换示例性布局的平面图和截面图(沿着图27A中的线C-C取得)；
图28A和28B分别是具有铝核的互连结构的第三替换示例性布局的平面图和截面图(沿着图27B中的线D-D取得)；
图29A是另一示例性功率IC的电气示意图；
图29B和29C是包括连接到图29A的功率IC的传输线的引线框的平面图；
图30A是另一示例性功率IC的电气示意图；
图30B是包括连接到图30A的功率IC的传输线的引线框的平面图；
图31是包括用于另一示例性功率IC的输入侧传输线和输出侧传输线的另一引线框的平面图；
图32A是另一示例性功率IC的电气示意图；
图32B是具有连接到图32A的功率IC的传输线的衬底的平面图；
图33是具有传输线和连接在传输线中的至少两条之间的耦合电容器的衬底的平面图；
图34A是包括布置在源极中的主体的晶体管的第一示例性布局；
图34B是包括具有与平面图中的栅极对齐的主体的晶体管的第二示例性布局；
图35是包括布置在源极中的主体的晶体管的第二示例性布局；
图36是包括布置在源极中的主体的晶体管的第三示例性布局；
图37是包括布置在源极中的主体的晶体管的第四示例性布局；
图38A是包括布置在源极中的主体的晶体管的第五示例性布局；
图38B示出了布置有平面状金属层、绝缘/过孔/局部互连层和互连结构的图34A-38A的晶体管；
图39是根据现有技术的PMOS晶体管的截面图；
图40是包括阱衬底触点的第六示例性布局的平面图；
图41A是用于减小RDSon的第七示例性布局的平面图；
图41B是图41A的第七示例性布局的平面图；
图41C是用于减小RDSon的第八示例性布局的平面图；
图41D是类似于图41C的用于减小RDSon的第九示例性布局的平面图；
图41E是类似于图41C的用于减小RDSon的第十示例性布局的平面图；
图41F-41I示出了其他的示例性漏极触点；
图42是用于减小RDSon的第十一示例性布局的平面图；以及
图43是用于减小RDSon的第十二示例性布局的平面图；
图44是用于减小RDSon的第十三示例性布局的平面图；
图45A是硬盘驱动器的功能框图；
图45B是DVD驱动器的功能框图；
图45C是高清晰电视的功能框图；
图45D是车辆控制系统的功能框图；
图45E是蜂窝电话的功能框图；
图45F是机顶盒的功能框图；以及
图45G是媒体播放器的功能框图。
具体实施方式
以下对优选实施例的描述只是示例性的，绝不意图限制本发明、其应用或使用。出于清晰目的，在附图中将使用相同的标号来标识类似的元件。
现在参考图1A，功率IC 10包括第一和第二功率晶体管12和14。虽然示出了第一和第二功率晶体管12和14，但也可以用额外的晶体管来实现功率IC。在一种实现方式中，功率IC 10被用在脉冲宽度调制电路中。第一晶体管12的源极连接到第二晶体管14的漏极。电源电压Vdd连接到第一晶体管12的漏极。参考电势Vss(例如地)连接到第二晶体管14的源极。在第一晶体管12的源极和第二晶体管14的漏极之间取得输出电压Vx。晶体管12是NMOS晶体管并且晶体管14是NMOS晶体管，但也可以使用其他类型的晶体管。
现在参考图1B，功率IC 20另一配置包括第一和第二功率晶体管22和24。虽然示出了第一和第二功率晶体管22和24，但也可以用额外的晶体管来实现功率IC。第一晶体管22的漏极连接到第二晶体管24的漏极。电源电压Vdd连接到第一晶体管22的源极。参考电势Vss(例如地)连接到第二晶体管24的源极。晶体管22是PMOS晶体管并且晶体管24是NMOS晶体管，但也可以使用其他类型的晶体管。在第一和第二晶体管22和24的漏极之间取得输出电压Vx。
现在参考图2，功率晶体管10和20可连接到驱动IC。用于功率IC10和/或20的工艺可能不同于用于驱动IC 30的工艺。例如，功率IC 10和/或20可利用MOSFET技术来实现，而驱动IC 30可使用标准的IC技术。虽然公开了MOSFET/标准工艺，但也可使用其他工艺。输出电压Vx可被输出到一个或多个组件26，该一个或多个组件可包括串联电感器L和并联电容器C。
现在参考图3，其中示出了顶部金属层130的示例性平面图。虽然示出了与第一和第二功率晶体管的连接，但是对于可用来实现功率IC的额外晶体管可以提供额外的连接。第一、第二和第三触点部分130-1、130-2和130-3是椭圆形的。在此实现方式中，第一触点部分130-1连接到Vss，第二触点部分130-2连接到Vx，并且第三触点部分130-3连接到Vdd。第四触点部分130-4与诸如栅极控制信号之类的控制信号相关联。经由额外的触点部分130-N可提供额外的控制信号。绝缘材料131被布置在触点部分130之间，以在电气上隔离触点部分。
现在参考图4A，其中更详细示出了与图1A相对应的功率IC 10的一种示例性实现方式。第一晶体管12包括漏极72、源极74和栅极76。第二晶体管14包括漏极82、源极84和栅极88。晶体管12和14是NMOS晶体管，但也可使用其他晶体管类型。虽然示出了第一和第二功率晶体管12和14，但一般使用额外的晶体管来实现功率IC 10，下文将对此进行描述。第一晶体管12的栅极76通过过孔90连接到局部互连98。局部互连98是弱局部互连，例如标准接线。这里使用的术语“过孔”是指将电阻最小化到期望水平所需的足够数目的过孔。第二晶体管14的栅极88通过过孔94连接到局部互连98。
第一晶体管12的源极74和第二晶体管14的漏极82分别通过局部互连98和过孔100和104连接到平面状金属层110。这里使用的术语“平面状金属层”是指强互连平面，而不是像标准连线那样的弱局部互连。平面状金属层允许了电流在x和y方向上流动，而不是像弱局部互连(例如标准连线)的情况那样只在单个方向(例如x或y)上流动。
在宏观级别上，当电流通过弱局部互连或标准连线从点A流到点B时，它一般在单个方向(例如x方向)上流动。当电流在根据本发明的平面状金属层连接中通过平面状金属层从点A流到点B和C或者从许多点流到许多点时，电流在x和y两个方向上流动，其中x方向与y方向正交。平面状金属层可能包括也可能不包括经过它的绝缘过孔和/或与其相连的过孔。平面状金属层还可能具有规则地、随机地或以任何其他样式分散于其中的孔。平面状金属层可具有统一的形状，例如但不限于矩形或方形，或者具有非统一或不规则的形状。
第一晶体管12的漏极72通过局部互连98和过孔114连接到平面状金属层124的第二平面状部分124-2。源极84通过局部互连98和过孔120连接到平面状金属层124的第一平面状部分124-1。平面状金属层124的第一和第二平面状部分124-1和124-2彼此是电隔离的。
顶部金属层130优选地厚于平面状金属层98、110和124。可以意识到，一个或多个绝缘层134提供例如金属层110、124和130之间的电绝缘，以在电气上隔离层110、124和130。顶部金属层130限定彼此电隔离的触点部分130-1、130-2、130-3、130-4、…以及130-N。第一触点部分130-1通过过孔140连接到平面状金属层124的第二平面状部分124-2。第二触点部分130-2通过过孔144连接到平面状金属层110。第三触点部分130-3通过过孔150连接到平面状金属层124的第一平面状部分124-1。第四触点部分130-4通过过孔160连接到金属互连98。平面状金属层110和124提供强平面互连，而互连98提供弱/局部互连。
本领域的技术人员可以意识到，与图1B相对应的功率IC 20可具有与图4A所示布局有些类似的布局。现在参考图4B，晶体管22包括栅极162、源极163和漏极164。晶体管24包括栅极166、漏极167和源极168。在一种实现方式中，晶体管22和24分别是PMOS和NMOS晶体管，但也可使用其他晶体管类型。源极163通过过孔114连接到平面状金属层124的第二平面状部分124-2。漏极164和167分别通过过孔100和104连接到平面状金属层110。源极168通过过孔120连接到平面状金属层124的第一平面状部分124-1。
虽然图4A和4B中的平面状金属层124是共享的，本领域的技术人员将会意识到可以共享平面状金属层110而不是平面状金属层124。此外，虽然第一晶体管12的源极74和第二晶体管14的漏极82被示为连接到图4A(以及图4B中的漏极164和167)，但也有其他可能具有分开的连接的实现方式。功率IC可利用焊球和阻焊膜、诸如各向异性粘合剂之类的粘合剂和/或任何其他适当的附接方法连接到其他电路。为Vss、Vdd和/或Vx使用公用金属平面提供了与功率IC的最低阻抗连接，从而减小了功率耗散。
现在参考图4C，为与图1A和4A相对应的布局提供了额外的平面状金属层171。虽然示出了第一和第二功率晶体管，但一般也可使用额外的晶体管来实现功率IC。平面状金属层124不再被共享。第一触点部分130-1通过过孔172连接到平面状金属层171。过孔140将漏极72连接到平面状金属层171。源极74和漏极82分别通过过孔100和104连接到平面状金属层110。本领域的技术人员将会意识到，也可向与图1B和4B相对应的布局添加额外的层。
现在参考图5A，第一功率晶体管12被示为包括多个晶体管180-1、180-2、…以及180-M，其中每一个具有源极S和漏极D。第二功率晶体管14被示为包括多个晶体管182-1、182-2、…以及182-P，其中每一个具有源极S和漏极D。平面状金属层110和平面状金属层124提供强平面互连，而互连98提供诸如标准连线之类的弱局部互连。在图5A所示的实现方式中，晶体管12和14是NMOS晶体管，但也可使用其他晶体管类型。
第一功率晶体管12的源极S和第二功率晶体管14的漏极D经由局部互连98连接到平面状金属层110。第一功率晶体管12的漏极D连接到平面状金属层124的第二平面状部分124-2。第二功率晶体管14的源极S连接到平面状金属层124的第一平面状部分124-1。第一和第二平状部分124-1和124-2是电隔离的。
顶部平面状金属层130的第一触点部分130-1连接到第二平面状部分124-2。顶部平面状金属层130的第二触点部分130-2连接到平面状金属层110。顶部平面状金属层130的第三触点部分130-3连接到第一平面状部分124-1。平面状部分124-1和124-2优选地分别覆盖下面的晶体管14和12的大约80％-100％。平面状金属层110覆盖下面的晶体管12和14的大约80％-100％。
现在参考图5B，第一功率晶体管22被示为包括多个晶体管186-1、186-2、…以及186-Q，其中每一个具有源极S和漏极D。第二功率晶体管24被示为包括多个晶体管188-1、188-2、…以及188-R，其中每一个具有源极S和漏极D。在图5B所示的实现方式中，第一功率晶体管22是PMOS晶体管，第二功率晶体管24是NMOS晶体管，但也可使用其他晶体管类型。第一功率晶体管22的漏极D和第二功率晶体管24的漏极D连接到平面状金属层124。第一功率晶体管22的源极S连接到平面状金属层110的第二平面状部分110-2。第二功率晶体管24的源极S连接到平面状金属层110的第一平面状部分110-1。第一和第二平面状部分110-1和110-2是电隔离的。
顶部平面状金属层130的第一触点部分130-1连接到平面状金属层110的第二平面状部分110-2。顶部平面状金属层130的第二触点部分130-2连接到平面状金属层124。平面状金属层130的第三触点部分130-3连接到平面状金属层110的第一平面状部分110-1。
现在参考图6A，其中示出了顶部金属层130的优选实施例的平面图。布置在顶部平面状金属层130中的第一触点部分200包括从基部204延伸的多个翼202。在一种实现方式中，第一触点部分200与Vss或Vdd相关联，并且翼202在垂直方向上从基部204延伸。布置在顶部平面状金属层130中的第二触点部分210也包括从基部214延伸的多个翼212。在一种实现方式中，第二触点部分210与Vdd或Vss相关联，并且翼212在垂直方向上从基部214延伸。
一个或多个第三触点部分220位于第一触点部分200的翼202和第二触点部分210的翼212之间。在一种实现方式中，第三触点部分220与Vx相关联，并且第三触点部分220具有带圆角的大体上矩形的形状。翼202和翼212减小了连接阻抗并增大了热耗散。额外的触点部分230提供与诸如一个或多个栅极控制信号之类的控制信号的连接。第一、第二和第三触点部分基本覆盖下面的晶体管面积。这里使用的基本覆盖1/3是指第一、第二和第三触点部分中的每一个覆盖下面面积的1/3减去触点部分之间的间距。在一个实施例中，第一、第二和第三触点部分各自覆盖大约下面面积的1/3减去触点部分之间的面积。
在优选实施例中，IC具有大于或等于约2∶1的长宽比。在优选实施例中，使用四个指部。在示例性实现方式中，使用了四个指部。指部之间的节距优选被最小化以减小电阻。IC的长度一般长于宽度，以增加可以使用的指部的数目。更多数目的较窄的指部的组合减小了连接的阻抗并且增大了热耗散。使用公用平面状金属层将晶体管的端子连接到互连结构进一步减小了连接的电阻。
现在参考图6B，相对于下面的晶体管12和14示出了顶部平面状金属层130的布局。顶部平面状金属层130的面积的大约1/3被分配给Vx、Vss和Vdd中的每一个。Vx、Vss和Vdd被以交错的方式布置，如以上参考图6A所述。
现在参考图6C，其中示出了顶部金属层的替换布局。顶部平面状金属层130的面积的大约1/3以非交错方式分配Vx、Vss和Vdd中的每一个，如上所述。这种实现方式适合于较小功率晶体管应用。
现在参考图6D，针对具有额外晶体管的功率IC示出了顶部平面状金属层130。如图6D所示，顶部平面状金属层130的面积的大约1/3以非交错方式分配给Vx、Vss和Vdd中的每一个。图6D所示的布局尤其适合于Vss和Vdd连接被形成于功率IC的一侧并且Vx连接被形成于功率IC的相反一侧时。虽然图6A-6D是结合晶体管12和14来描述的，但也可使用晶体管22和24以及/或者其他类型的晶体管。
现在参考图7，其中更详细示出了第一示例性互连结构236。互连结构236可用于将一个集成电路连接到另一个，并且/或者可用于连接外部组件，例如输出电路、电容器、散热器、电感器以及/或者其他外部组件和/或结构。例如，互连结构236可用于将功率IC连接到图2中的驱动IC。
互连结构236包括电介质层244，其一侧布置有第二金属层和/或迹线242。第一或堆积金属层250被堆积在电介质层244的相反一侧或者外侧。过孔246-1、246-2、…和246-N(统称为246)经过电介质层244。阻焊膜252被布置在第二金属层242上。焊球254被选择性地用于将第一和/或第二金属层250和/或242的一些部分连接到其他电子器件，下文中将对此进行描述。
现在参考图8A，其中示出了金属堆积层250的一个示例性实施例。金属堆积层250包括第一平面状触点部分260，该第一平面状触点部分260包括从基部264突出的翼262。翼262具有允许与布置在功率IC 54的金属层130上的翼202和/或212对齐的形状和尺寸。金属堆积层250包括第二平面状触点部分270，该第二平面状触点部分270包括从基部274突出的翼272。翼272具有允许与布置在功率IC 54的金属层130上的翼202和/或212对齐的形状和尺寸。
金属堆积层250包括位于第一平面状触点部分260的翼262和第二平面状触点部分270的翼272之间的一个或多个第三平面状触点部分280。第三平面状触点部分280也具有允许与布置在功率IC 54的金属层130上的第三平面状触点部分220对齐的形状和尺寸。
金属堆积层250还包括提供控制信号互连的一个或多个额外的触点部分284。额外触点部分284中的一个或多个可与栅极控制信号相关联。在一个示例性实现方式中，堆积层250是通过将诸如铜之类的导电材料电镀到电介质层上来布置的。本领域的技术人员将会意识到可以使用其他材料和方法。在一个实施例中，堆积层250具有约15μm的最小厚度和约18μm的平均厚度，但也可使用其他厚度。
现在参考图8B，相对于功率IC的顶部金属层130示出了互连结构236的金属堆积层250。可以意识到，这两个结构基本与彼此对齐并且重叠。但是，金属堆积层250可延伸到超出功率IC的顶部金属层130，以减小电阻并增大热耗散。
现在参考图9，其中更详细示出了电介质层252。电介质层252包括与第一部分260的主体264对齐的一组过孔304。电介质层252包括与第二平面状触点部分270的基部264对齐的一组过孔308。电介质层252还包括与第三平面状触点部分280对齐的一组过孔306。在一个示例性实施例中，该组过孔306布置成行并且第三平面状触点部分280中的每一个包括过孔306中的一行。提供了额外的过孔310-1、310-2、…、310-8，并且它们与布置在金属堆积层250中的额外的部分284-1、284-2、…、284-8对齐。在一个示例性实现方式中，核心电介质层252中的过孔是57μm实心铜过孔(solid copper vias)。
现在参考图10，其中更详细示出了金属层242的示例性实现方式。金属层242包括与该组过孔308电接触的第一平面状导电部分320。金属层254包括与该组过孔304电接触的第二平面状导电部分324。金属层254包括与该组过孔306电接触的第三平面状导电部分326。金属层254包括与过孔310-1、310-2、310-3、…、310-8电接触的额外的平面状导电部分330-1、330-2、330-3、…、330-8。在优选实施例中，额外的平面状导电部分330大体是梨形的，但也可使用其他形状。这里使用的术语“大体”是指大致，并且可包括圆角和其他形状变化。图10中的平面状导电部分彼此是电隔离的。
现在参考图11，电介质层形成阻焊膜252，并且包括开口340-1、340-2、…和340-16，这些开口接收用于将互连结构236附接到其他电子器件的焊球。在一个示例性实现方式中，开口具有1.0mm的球节距，但也可使用其他球节距。
现在参考图12，其中示出了金属堆积层250相对于图9的电介质层244、图10的金属层242和图11的阻焊膜252的对齐。
现在参考图13，互连结构236可被设计为具有额外的金属和电介质层，以提供结构支持和/或防止由于热膨胀和收缩造成的翘曲。图13的互连结构包括结合图7-12示出和描述的层，但是在第二金属层242和阻焊膜252之间提供了额外的层。
互连结构236包括具有镀通孔(PTH)350的衬底348，所述镀通孔提供从金属层242到金属层370的连接。金属层370被布置在衬底348的相反一侧。电介质层374被布置在金属层370附近，并且包括过孔375，这些过孔提供了从金属层370到金属层376的连接。金属层376被布置在电介质层374的相反一侧。在一种实现方式中，金属层370具有与图10所示的金属层242类似的结构。阻焊层被布置在金属层376的相反一侧。阻焊层252中的开口378允许焊球254提供与其他电子器件的连接。
金属层250、242、370和376优选是用铜、铝或任何其他适当的导电材料来形成。金属层354和/或350可以是蚀刻和/或以其他方式形成在衬底348上的迹线。金属层250和376可以是通过电镀形成的堆积层。
现在参考图14和15，在一个示例性实现方式中，衬底348包括第一组PTH 350，该组PTH电连接到图10中的第一平面状导电部分并与之对齐。第二组PTH 354电连接到图10中的第二平面状导电部分324并与之对齐。第三组PTH 356电连接到图10中的第三平面状导电部分326并与之对齐。衬底348还包括其他PTH 360-1、360-2、…和360-8，这些PTH电连接到额外的平面状部分330-1、330-2、…、330-8并与之对齐。在优选实施例中，PTH具有200μm的直径以及最小15μm和平均18μm的镀壁厚度。在图15中，示出了衬底348(底部)与金属层242(顶部)的对齐。
现在参考图16，其中示出了电介质层374(顶部)和金属层370(底部)的对齐和取向。该对齐和取向与图12所示的电介质层244和金属层242类似。由于电介质层244和374是类似的，因此使用相同的标号后跟“’”。类似的方法将用于金属层242和370。
现在参考图17，其中更详细示出了底部金属层376，它包括第一、第二和第三平面状导电部分400、404和406。在优选实施例中，平面状导电部分400、404和406大体上是矩形的，但也可使用其他形状。还提供了额外的平面状导电部分410-1、410-2、410-3、…、410-8。额外的导电部分410-1、410-2、410-3、…、410-8具有大体上梨形的截面，但也可使用其他形状。
现在参考图18，其中相对于金属层376(底部)的平面状部分示出了电介质层374(顶部)上的过孔304’、306’、308’和310-1’、310-2’、…和310-8’的对齐和互连。导电部分优选地具有15μm的最小厚度和18μm的平均厚度。
过孔308’连接金属层370的第一部分320’和金属层376的平面状导电部分404。过孔304’连接金属层370的第二部分324’和金属层376的平面状导电部分404。过孔306’连接金属堆积层370的第三部分326’和金属层376的平面状导电部分402。额外的过孔310-1’、310-2’、…、310-8’将金属层370的额外部分330-1’、330-2’、…、330-8’连接到金属层376的额外部分410。
现在参考图19，在金属层376和电介质层374的顶部示出了阻焊层252。示出了开口340-1’、340-2’、…、340-16’相对于金属层376的平面状部分的对齐。
现在参考图20和21，其中示出了顶部金属堆积层250的额外布局。从图20和21可以看出，功率IC的顶部金属层与顶部金属堆积层对齐。功率IC的顶部金属层可以是顶部金属堆积层的镜像。或者，功率IC的顶部金属层可以与顶部金属堆积层部分对齐，如图20和21中的虚线所示。顶部金属堆积层可以延伸到超出功率IC的对齐的顶部金属层，以减小阻抗并增大热耗散。
在图20中，Vdd与具有大体上“C”形配置的第一外侧触点部分412相关联。Vss与也具有大体上“C”形配置的第二外侧触点部分414相关联。中间触点部分418位于第一和第二外侧触点部分412和414之间。沿着堆积层250的一侧或多侧或一端或多端并且/或者在触点部分412和414之间可以布置一个或多个额外的触点部分419，以供给控制信号，例如栅极控制信号。
现在参考图21，其中示出了顶部金属堆积层250的另一布局。Vdd与具有大体上矩形配置的第一外侧部分422相关联。Vss与具有大体上矩形配置的第二外侧部分424相关联。中间部分428位于第一和第二外侧部分422和424之间。沿着堆积层420的一侧或多侧或一端或多端可以布置一个或多个额外的部分430，以供给控制信号，例如栅极控制信号。
现在参考图22，除了IC 444之外，解耦电容器440也可附接到Vdd和Vss之间的互连结构236，该IC 444安放在互连结构236的金属堆积层250上。解耦电容器440包括被绝缘材料456分隔开的第一和第二导电板450和452。板450和452分别通过导电臂460和462连接到互连结构236。在一种实现方式中，导电臂460和462连接到Vdd和Vss。臂460和462的末端连接到互连结构236的堆积层250。由于堆积层250相对较薄，因此它具有相对较高的阻抗。在一个实施例中，臂460和462具有大体上“L”形的配置。
现在参考图23，IC 472通过焊球474连接到互连结构236的堆积层250。额外的金属层480-1和480-2或者金属条形成在堆积层250上，以增大其强度并减小其阻抗。在优选实施例中，金属层480是由铜形成的。短寄生电阻482-1和482-2将电容器484连接到互连结构236。
现在参考图24A、24B和24C，一个或多个散热器也可被布置在互连结构236的金属堆积层250上以耗散热量。集成电路(IC)501，例如上述功率IC，以诸如粘合剂、焊球栅阵列之类的任何适当方式连接到互连结构236。在图24A中，散热器500-1和500-2包括具有多个向外突出的鳍504的基部502。基部502连接到金属堆积层250。鳍504提供增大的表面面积以与周围空气交换热量，从而耗散热量。在替换实施例中，散热器502不包括鳍504。
在图24B中，IC 501的一个表面连接到互连结构236，并且相反表面通过焊球栅阵列509连接到散热器带510的一端。散热器带509的另一端也可例如利用焊球连接到互连结构236的金属堆积层250。强化条514可连接到金属堆积层的触点部分之一以增大强度。
在图24C中，散热器带520的一端利用焊料、粘合剂或任何传统方法连接到互连结构。强化条514提供了加强的连接点，用于连接散热器带520的相反端。
现在参考图25A和25B，替换的互连结构600包括带图案的铝(Al)核。铝核被用一系列掩蔽步骤图案化，并且其一侧或两侧被暴露到多孔和/或致密阳极电镀(anodization)中的至少一种。如果图案化是从两侧进行的，则铝核优选具有这样的厚度，该厚度允许在执行两侧图案化时能够通过铝核完全执行阳极电镀。
图25A中的铝核被图案化，以分别限定Vss、Vx、Vdd和栅极区域604、606、608和610。但是，当铝核被用作互连结构600时，互连结构可能是脆弱的。一个或多个倒转的过孔和/或堆积层614形成在区域604、606、608和610上。在优选实施例中，过孔和/或堆积层614由电镀在铝核上的铜形成。
强化材料616被施加在倒转过孔614之间，以提供额外的结构支持。强化材料616优选是不导电的。在一个实施例中，强化材料是环氧树脂。强化材料可以结束在倒转过孔和/或堆积层614下方、相当于过孔和/或堆积层614和/或高于过孔和/或堆积层614的平面处。焊球620被用来将倒转的过孔和/或堆积层614连接到集成电路，例如，功率IC和/或驱动电路。类似地结构也可以用在互连结构的相反侧。
现在参考图26，替换的互连结构630包括形成在区域604、606、608和610上的焊盘634。诸如环氧树脂之类的强化材料616包封焊盘634和铝核的外表面，以提供绝缘并增大强度。
现在参考图27A和27B，其中示出了具有铝核的互连结构650的额外布局。为了简化图27A，省略了栅极连接和焊球。互连结构650包括具有图案化的Vss、Vx和Vdd区域652、654和656的铝核。强化材料660被施加在区域652、654和656之间，以增大强度，如现有技术附图所示。倒转过孔和/或堆积层664优选地利用电镀铜形成，但也可使用其他方法和材料。焊球620提供从过孔和/或堆积层664到集成电路(例如功率IC和/或驱动电路)的连接。
现在参考图28A和28B，其中示出了具有铝核的互连结构700的额外布局。互连结构700包括具有图案化的Vss、Vx、Vdd和栅极区域702、704、706和708的铝核。强化材料710被施加在区域702、704和706之间，以增大强度，如现有技术附图所示。倒转过孔和/或堆积层714形成在铝核上。过孔和/或堆积层714优选地利用电镀铜形成，但也可使用其他方法和材料。焊球620提供从过孔和/或堆积层714到集成电路(例如功率IC和/或驱动电路)的连接。
现在参考图29A和29B，其中示出了IC 800，例如功率IC，其包括一对晶体管Q1和Q2。晶体管Q1和Q2包括控制端子以及第一和第二端子。在图29B中，引线框810限定了使寄生电感最小化的传输线或平面812-1、812-2和812-3(统称为传输线812)。在图29B中，阴影区域对应于传输线或平面812和IC的顶部金属层之间的连接。在一个实施例中，引线框810包括封装传输线812和IC 800的塑封材料(mold compound)。IC 800优选具有与图1B和4B所示类似的布局。虽然示出了具有栅极、源极S和漏极D的PMOS和NMOS晶体管，但也可使用其他类型的晶体管。
现在参考图30A和30B，其中示出了IC 818，例如功率IC，其包括晶体管Q1、Q2、Q3和Q4。晶体管Q1、Q2、Q3和Q4包括控制端子以及第一和第二端子。引线框820包括连接到IC 818的传输线或平面822-1、822-2、822-3、822-4和822-5(统称为传输线822)。传输线822中的一些可以并联连接到IC 818。例如，在一种实现方式中，传输线822-3向第一晶体管对Q1和Q2以及第二晶体管对Q3和Q4都提供Vdd。传输线822-1和822-2分别接收第一对Q1和Q2以及第二对Q3和Q4的输出。在图30B中，阴影区域对应于传输线或平面822和IC 818的顶部金属层之间的连接。IC881可具有与图4B所示类似的布局。虽然示出了具有栅极、源极S和漏极D的PMOS和NMOS晶体管，但也可使用其他类型的晶体管。
现在参考图31，其中示出了具有额外的多对晶体管的IC(例如功率IC)的引线框840。沿着引线框840的一侧布置了输入传输线或平面844-1(例如对应于输出Vss和Vdd)。沿着引线框840的相反一侧布置了输出传输线844-Q(例如对应于输出Vx1、…、Vx4)。传输线或平面以及IC可封装在塑封材料850中。阴影区域对应于传输线或平面812和IC的顶部金属层之间的连接。
在图29-31中，传输线或平面一般位于单个平面中。现在参考图32A和32B，IC(例如功率IC)被总地示为900。IC 900包括晶体管对Q1a、Q2a、Q1b、Q2b、Q1c、Q2c以及Q1d和Q2d，其中每一对包括控制端子以及第一和第二端子。虽然示出了具有栅极、源极S和漏极D的PMOS和NMOS晶体管，但也可使用其他类型的晶体管。在晶体管对的连接的端子之间取得输出Vxa、Vxb、Vxc和Vxd。晶体管对的其余端子连接到Vdd和Vss。
现在参考图32B，IC 900的顶部金属层优选具有与图8B所示类似的布局。晶体管对彼此相邻地布置。互连结构908包括布置在第一层中并且分别向晶体管对输送Vss、Vdd和Vss的传输线910-1、910-2和910-3。互连结构908还包括布置在第二层中并且分别接收来自晶体管对的输出信号Vxa、Vxb、Vxc和Vxd的传输线912-1、912-2、912-3和912-4。
现在参考图33，互连结构950包括布置在第一和第二层中的传输线或平面。第二层向IC 951提供电源和/或接地连接。在图33中的实现方式中，第二层包括传输线或平面954-1和954-2。第一层包括传输线或平面954-3。电容器960连接在传输线954-1和954-2之间。通过将第二层用于电源和/或接地，电容器960可在低电感的情况下连接到IC 951。连接结构950可利用PCB或利用使用类PCB材料的堆积衬底来实现。在一种实现方式中，第一层位于IC 951和第二层之间。本领域的技术人员将会意识到实现连接结构的其他方式。
图29-33中的传输线或平面之间的间距优选地被最小化以减小寄生电容并增大屏蔽。例如，小于12密耳(mil)的间距是合适的。优选地，使用小于8密耳的间距。图29-31中示出的引线框中的一些可实现为方形扁平无引线(quad flat no-lead，QFN)封装。
现在参考图34A和34B，根据本发明的晶体管1050被示为包括一个或多个源极1054和一个或多个漏极1056。源极1054和漏极1056包括n+区域。虽然示出了NMOS晶体管，但本领域的技术人员将会意识到本发明也可应用到其他类型的晶体管，例如PMOS晶体管。栅极1058位于1054和漏极1056的相邻对之间。在一种实现方式中，位于源极1054的相反两侧的栅极1058连接在一起，如1064所示。但是，在其他配置中，栅极1058不需要连接在一起。
包括p+区域的主体1066被布置在内部并且被源极1054包围。主体1066优选具有随着主体1066的中部与相邻栅极之间的距离减小而变细的形状。在图34A和34B的平面图中，主体1066可触及栅极1058也可不触及栅极1058。换言之，主体1066的一个或两个边缘在平面图中可以与栅极1058间隔开(如图34A所示)，和/或在平面图中基本与栅极对齐(如图34B所示)。通过将源极1054的一些区域用于主体1066，与传统晶体管相比晶体管1050的整体尺寸得以减小。在图34A和34B所示的示例性实现方式中，主体1066是菱形的。
现在参考图35和36，其中示出了主体1066的其他示例性形状。在图35中，主体1066是六边形的。在图36中，主体1066大体上是橄榄球形的。本领域的技术人员将会意识到有许多种其他适当形状。例如，图37中示出了圆形主体1066。其他适当形状包括椭圆、八边形等等。
现在参考图37和38A，栅极1058可以布置成在没有触头(contacttap)时靠近到一起，而在有触头时就远离开来。在图37中，不位于主体1066中的源极触头1070位于相邻栅极1058远离开的区域中。在图38A中，位于主体1066中的主体触头1080位于源极1054中相邻栅极1058远离开之处。
现在参考图38B，图34A-38A中的晶体管布局中的任何一种可经由绝缘/过孔/局部互连层(I/V/LI)与平面状金属层(P)和外侧触点层(O)通信，如前所述。外侧触点层(O)可与互连结构通信和/或可布置在封装中，如前所述。
仅作为示例，图4A-4D中的绝缘/过孔/局部互连层(I/V/LI)可用于提供下面的晶体管布局(例如晶体管布局1050)和平面状金属层(P)之间的连接，如以上在图4A-4D中所述。平面状金属层(P)可与外侧触点层(O)通信，也如图4A-4D中所述。外侧触点层(O)可与互连结构通信，如图7所示。这种布置可用于减小电阻损耗并减小芯片面积，如以上更详细所述。
除以上之外，晶体管布局可在图2所示的功率IC中连接和使用。也可使用图20-33所示的其他布置。
现在参考图39，其中示出了PMOS晶体管1120。晶体管1120包括栅极触点1122、源极触点1126、漏极触点1128和负(N)阱触点1130。源极触点1126提供与形成在N类衬底层1138中的P++区域1134的连接。N类层1138进而又形成在P类衬底1140中。P++区域1134形成源极。漏极触点1128提供与形成在N类衬底层1138中的P++区域1136的连接。P++区域1136形成漏极。N阱触点1130提供与N++区域1141或N阱的连接。
现在参考图40，其中示出了第六示例性晶体管布局1198的平面图。对于诸如PMOS和/或NMOS晶体管之类的一些晶体管设计，静电放电(ESD)不如其他设计标准重要。因此，可以使N阱触点面积最小化。对于PMOS晶体管，N阱触点面积可以是NMOS晶体管中的面积的约2.5至3倍。源极-漏极电阻可以不太重要。因此，图40中的布局最小化了N阱触点面积和源极-漏极区域。本领域的技术人员将会意识到，虽然以上描述涉及PMOS晶体管，但类似的原理也适用于NMOS晶体管。
在图40所示的晶体管布局中，栅极区域1200-1、1200-2、…和1200-G(统称为栅极区域或栅极1200)被限定在源极区域1224-1、1224-2、…和1224-S(统称为源极区域1224)和漏极区域1220-1、1220-2、…和1220-D(统称为漏极区域1220)之间。相邻的栅极1200-1和1200-2限定了宽度宽于具有较窄宽度的相邻区域1212的区域1210。漏极区域1220和源极区域1224被交替限定在相邻栅极1200之间。
晶体管群组1230-11、1230-12、…和1230-55(统称为晶体管群组1230)被布置成彼此相邻。虽然示出了5x5阵列，但也可使用X乘Y阵列，其中X和Y是大于1的整数。相邻的晶体管群组1230共享R个N阱触点1260，其中R是大于1的整数。R个N阱触点1260可位于相邻晶体管群组1230之间栅极1200间隔较远的区域1210中。
此布局使源极-漏极区域最小化。例如，每个群组可包括4-6个晶体管。为相邻群组在垂直和水平方向上都提供了R个N阱触点1260。因此，相邻群组的没有R个N阱触点1260的毗邻边缘可位于栅极间隔较近的区域1212中。换言之，栅极1200可布置得更靠近在一起以使没有R个N阱触点1260的区域1212的面积最小化。
返回参考图38B，图40的晶体管布局1198可用来取代晶体管布局1050’。晶体管布局1198可经由绝缘/过孔/局部互连层(I/V/LI)与平面状金属层(P)和外侧触点层(O)通信，如前所述。外侧触点层(O)可与互连结构通信并且/或者可被布置在封装中，如前所述。
仅作为示例，图4A-4D中的绝缘/过孔/局部互连层(I/V/LI)可用来提供下面的晶体管布局和平面状金属层(P)之间的连接，如以上在图4A-4D中所述。平面状金属层(P)可与外侧触点层(O)通信，也如图4A-4D中所述。外侧触点层(O)可与互连结构通信，如图7所示。这种布置可用于减小电阻损耗并减小芯片面积，如以上更详细所述。
除以上之外，晶体管布局可在图2所示的功率IC中连接和使用。也可使用图20-33所示的其他布置。
现在参考图41A，其中示出了用于横向扩散MOSFET(LDMOS)晶体管1300的示例性高密度布局。该布局倾向于减小导通漏极-源极电阻RDSon。晶体管1300包括源极(S)区域1304、漏极(D)区域1306和栅极1310。源极区域1304中的一些或全部可以包括一个或多个源极触点1311，或者源极区域1304可以都不包括一个或多个源极触点1311。出于说明目的，不是所有源极区域1304都被示为具有源极触点1311。
栅极1310限定棋盘图案。源极区域1304沿着漏极区域1306的侧边布置。更具体而言，漏极区域1306可以大体上是矩形的。源极区域1304可沿着大体上矩形的漏极区域1306的每一侧布置。衬底触点1330可设置在漏极区域1306的角落附近、相邻源极区域1304之间的交点处。漏极触点1334也可设置在漏极区域1306内的中央位置处。
每个漏极区域1306可布置在与其他相邻漏极区域1306共同的源极区域1304附近。例如，在图41A中的虚线区域1331中，漏极区域1306-1与漏极区域1306-2共享源极区域1304-1。漏极区域1306-1与漏极区域1306-3共享源极区域1304-2。漏极区域1306-1与漏极区域1306-4共享源极区域1304-3。漏极区域1306-1与漏极区域1306-5共享源极区域1304-5。可以对相邻的漏极区域1306重复此模式。
漏极区域1306中的每一个可具有大于或等于源极区域1304中的每一个的面积的两倍的面积。在图41A中，漏极区域1306具有宽度“b”和高度“a”。源极区域1304具有宽度(或高度)“d”和高度(或宽度)“c”。漏极区域1306可具有与源极区域1304基本相同的长度。漏极区域1306可具有大于或等于源极区域1304的宽度的两倍的宽度。
现在参考图41B，其中示出了图4A的布局的一部分更详细视图。漏极触点1334-1和1334-3可以分别与漏极区域1306-1和1306-3相关联。衬底触点1330位于漏极区域1306-1的角落附近。源极触点1311-1、1311-2、…和1311-B可布置在源极区域1304-2和1304-4中，其中B是整数。漏极触点1334-1和1334-3可分别布置在漏极区域1306-1和1306-3的每一个中。漏极触点1334-1可限定比漏极区域1304-2中的源极触点1311-1的面积更大的面积。
基本上所有在漏极区域1306-3和相邻的源极区域1304-2的源极触点1311-1、1311-2、…和1311-B之间流动的电流都在漏极触点1334-3的对向部分(facing portion)1335和源极区域1304-2中的源极触点1311-1、1311-2、…和1311-B的对向半1337-1、1337-2、…和1337-S之间流动。电流以类似的方式在漏极触点1334-3的其他对向部分和其他相邻源极区域1304-5、1304-6和1304-7中的源极触点(未示出)之间流动。
现在参考图41C，其中示出了横向扩散MOSFET(LDMOS)晶体管1340的另一示例性高密度布局。该布局倾向于提供较低的导通漏极-源极电阻RDSon。晶体管1340包括源极区域1304-11、1304-12、…、1304-4Q、漏极区域1306-11、1306-12、…、1304-4T和栅极1310，其中Q和T是整数。虽然图41C中示出了四行，但也可使用额外的和/或更少的行和/或列。源极区域1304中的一些或全部可以包括源极触点1311，或者源极区域1304可以都不包括源极触点1311。出于说明目的，不是所有源极区域1304都被示为具有源极触点1311。例如，源极区域1304-12包括源极触点1311-1、1311-2、…和1311-B，其中B是整数。
其他狭长源极区域1344-1、1344-2、1344-3、…和1344-R被布置在漏极区域1306的行(或列)之间，并且可由布置在图41C中的布局的一侧或两侧(或顶部)的驱动器1346-1、1346-2、…和1346-R驱动。狭长源极区域1344-1、1344-2、1344-3、…和1344-R可延伸到至少两个漏极区域1306(例如至少漏极区域1306-11和1306-12)的侧边附近。
漏极区域1306中的每一个(例如漏极区域1306-11)可具有大于或等于源极区域1304中的每一个(例如源极区域1304-12)的面积的两倍的面积。漏极区域1306(例如漏极区域1306-11)可具有与源极区域1304(例如源极区域1304-12)基本相同的长度。漏极区域1306(例如漏极区域1306-11)可具有大于或等于源极区域1304(例如源极区域1304-12)的宽度的两倍的宽度。
衬底触点1347-11、1347-12、1347-21、1347-22、1347-23、…、1347-51、1347-52(统称为衬底触点1347)可布置在狭长源极区域1344中的一些或全部之中，或者不布置在狭长源极区域1344中。衬底触点1347的放置和数目可以是统一的，或者可以针对每个狭长源极区域1344而改变。仅作为示例，图41C所示的衬底触点1347可相对于相邻狭长源极区域1344中的衬底触点1347而有所偏移。狭长源极区域1344中的每一个可包括与相邻狭长源极区域1344相同数目或不同数目的衬底触点1347。衬底触点1347可以对齐或如图所示有偏移。一些狭长源极区域1344可不包括衬底触点1347。还可构思其他变化。
现在参考图41D，第一区域1345-A1、1345-A2、1345-A3和1345-A4可提供有用的晶体管区域。例如，第一区域1345-A1、1345-A2、1345-A3和1345-A4可分别位于漏极区域1306-12和源极区域1304-12、1344-1、1304-13和1344-2之间。第二区域1345-B1、1345-B2、1345-B3和1345-B4可提供不太有用的晶体管区域。例如，第二区域1345-B1、1345-B2、1345-B3和1345-B4可位于源极区域1304-12、1344-1、1304-13和1344-2之间。
在一些实现方式中，衬底触点1347-11、1347-12、1347-21、1347-22、1347-23、…可布置在源极区域1344-1、1344-2、…和1344-R的第二区域1345-B1、1345-B2、1345-B3和1345-B4中的一些或全部之外，或者不位于这些第二区域之中，例如图41D所示。衬底触点1347-11、1347-12、1347-21、1347-22、1347-23、…被示为布置在狭长源极区域1344-1和1344-2之中，并且倾向于降低RDS ON。衬底触点1347-11、1347-12、1347-21、1347-22、1347-23、…可具有小于或等于源极区域1304的宽度“c”(如图41A所示)的高度和小于或等于源极区域1304的宽度“d”(如图41A所示)的宽度。
现在参考图41E，衬底触点1330-1和1330-2分别设置在一对狭长源极区域1344-1A和1344-1B和一对狭长源极区域1344-2A和1344-2B之间。狭长源极区域1344-1A和1344-2A由驱动器1346-1A和1346-2A从侧边驱动。狭长源极区域1344-1B和1344-2B由驱动器1346-1B和1346-2B从另一侧驱动。
图41A-41E中的漏极触点1344可具有最小尺寸或大于最小尺寸的尺寸。漏极触点1344可具有简单或规则的形状和/或不规则或复杂的形状。例如，漏极触点1344可以是方形或矩形(如图41A中1344处所示)、十字形(如图41F中1344-W处所示)、三叶草形(如图41G中的1334-X和图41H中的1334-Y处分别所示)、修改后的十字形区域(如图41I中的1334-Z处所示)以及/或者其他适当的形状，例如但不限于菱形、圆形、对称的、非对称的等等。衬底触点1347可类似地具有与漏极触点1334类似的简单或规则的形状和/或不规则或复杂的形状。
在一些实现方式中，给定的源极区域中的源极触点的数目B可以是大于1且小于6的整数。在一些实现方式中，B可以等于3或4。漏极触点1334-3的面积可以大于或等于2*B*(一个源极触点1311-1、1311-2、…或1311-B的面积)。例如，当B等于3时，漏极触点区域1334-3可具有约大于或等于一个源极触点1311-1、1311-2、…或1311-B的面积的6倍的面积。当B等于4时，漏极触点区域1334-3可具有约大于或等于一个源极触点1311-1、1311-2、…或1311-B的面积的8倍的面积。
随着漏极触点1334的尺寸相对于相应漏极区域1306增大，可能发生过蚀刻。换言之，蚀刻过程可能不利地影响相邻区域和/或下面的层。为了减轻过蚀刻问题，可以为漏极触点1334使用图41F-41I中的复杂形状和/或其他复杂形状。或者，漏极触点1334可在漏极触点1334之中和/或之下使用深注入离子。
作为将衬底触点1330放置在狭长源极区域1344中这种方式的替换，在源极区域1344的一侧或两侧、区域1345-B1、1345-B2、1345-B3和1345-B4中可以提供救济区域(relief area)。衬底触点区域1330可放置在救济区域中。在救济区域的相反一侧可以调整狭长源极区域1344的形状，以抵消救济区域的影响并防止在狭长源极区域1344靠近救济区域的区域中电流密度的减小。
返回参考图38B，图41A-41I的晶体管布局中的任何一种都可用来取代晶体管布局1050’，并且可经由绝缘/过孔/局部互连层(I/V/LI)与平面状金属层(P)和外侧触点层(O)通信，如前所述。外侧触点层(O)可与互连结构通信并且/或者可被布置在封装中，如前所述。
仅作为示例，图4A-4D中的绝缘/过孔/局部互连层(I/V/LI)可用来提供下面的晶体管布局(例如图41A中的晶体管布局1300和图41C中的晶体管布局1340)和平面状金属层(P)之间的连接，如以上在图4A-4D中所述。平面状金属层(P)可与外侧触点层(O)通信，也如图4A-4D中所述。外侧触点层(O)可与互连结构通信，如图7所示。这种布置可用于减小电阻损耗并减小芯片面积，如以上更详细所述。
除以上之外，晶体管布局可在图2所示的功率IC中连接和使用。也可使用图20-33所示的其他布置。
现在参考图42-44，其中分别示出了晶体管布局1347-1、1347-2和1347-3(统称为1347)。漏极、源极和栅极区域可具有能够用来使RDSON最小化的其他形状。例如，漏极区域1348可具有图42中的晶体管布局1347-1中所示的圆形形状、图43的晶体管布局1347-2中所示的椭圆形状和/或其他适当的形状。栅极区域1349包括通过线状栅极连接区域1352连接的圆形栅极区域1350。在图43中用撇号(“’”)来标识类似的元件。漏极区域1348位于圆形栅极区域1350中。源极区域1360位于栅极区域1349之间、除圆形栅极区域1350内部之外的区域中。衬底触点1364位于源极区域1360中。漏极区域1348还可包括触点区域1366。线状栅极区域1352可具有被最小化以增大密度的垂直间距“g”。同样，相邻圆形栅极区域1350之间的标识为“f”的横向间距可被最小化以增大密度。
漏极区域1368也可是多边形的。例如，漏极区域可以是图44的晶体管布局1347-3中所示的六边形，但也可使用其他多边形。栅极区域1369包括通过线状栅极连接区域1372连接的六边形栅极区域1370。漏极区域1368位于六边形栅极区域1370中。源极区域1380位于栅极区域1369之间、除六边形栅极区域1370内部之外的区域中。衬底触点1384位于源极区域1380中。漏极区域还可包括触点区域1386。线状栅极连接区域1372优选具有被最小化以增大密度的垂直间距“j”。同样，相邻六边形栅极区域1370之间的标识为“i”的横向间距可被最小化以增大密度。
可以意识到，图42-44中的漏极区域和栅极区域的形状可以是关于漏极区域的水平中线和垂直中线中的至少一条对称的任何形状。图42-44的晶体管可以是LDMOS晶体管。漏极区域的形状可包括任何对称的形状。形状可以随着与漏极区域的中心点的距离增大而变细和/或随着与漏极区域的中心点的距离在向着一个或多个其他晶体管的方向上增大而变细。
返回参考图38B，图42-44的晶体管布局中的任何一种都可用来取代晶体管布局1050’，并且可经由绝缘/过孔/局部互连层(I/V/LI)与平面状金属层(P)和外侧触点层(O)通信，如前所述。外侧触点层(O)可与互连结构通信并且/或者可被布置在封装中，如前所述。
仅作为示例，图4A-4D中的绝缘/过孔/局部互连层(I/V/LI)可用来提供下面的晶体管布局(例如来自图42-44的晶体管布局(标识为1392))和平面状金属层(P)之间的连接，如以上在图4A-4D中所述。平面状金属层(P)可与外侧触点层(O)通信，也如图4A-4D中所述。外侧触点层(O)可与互连结构通信，如图7所示。这种布置可用于减小电阻损耗并减小芯片面积，如以上更详细所述。
除以上之外，晶体管布局可在图2所示的功率IC中连接和使用。也可使用图20-33所示的其他布置。
现在参考图45A-45G，其中示出了结合本发明教导的各种示例性实现方式。
现在参考图45A，本发明的教导可在实现硬盘驱动器(HDD)1500的组件的集成电路中实现。HDD 1500包括硬盘组合件(HDA)1501和HDD PCB 1502。HDA 1501可包括磁介质1503和读/写器件1504，其中磁介质1503例如是一个或多个存储数据的盘片。读/写器件1504可被布置在促动臂1505上，并且可对磁介质1503上的数据进行读取和写入。此外，HDA 1501包括旋转磁介质1503的主轴电机1506和对促动臂1505进行促动的音圈电机(VCM)1507。前置放大器件1508在读取操作期间对读/写器件1504生成的信号进行放大，并且在写入期间向读/写器件1504提供信号。
HDD PCB 1502包括读/写通道模块(以下称为“读通道”)1509、硬盘控制器(HDC)模块1510、缓冲器1511、非易失性存储器1512、处理器1513和主轴/VCM驱动器模块1514。读通道1509对接收自和发送到前置放大器件1508的数据进行处理。HDC模块1510控制HDA 1501的组件并且经由I/O接口1515与外部设备(未示出)通信。外部设备可包括计算机、多媒体设备、移动计算设备等等。I/O接口1515可包括有线和/或无线通信链路。
HDC模块1510可接收来自HDA 1501、读通道1509、缓冲器1511、非易失性存储器1512、处理器1513、主轴/VCM驱动器模块1514和/或I/O接口1515的数据。处理器1513可对数据进行处理，包括编码、解码、滤波和/或格式化。处理后的数据可被输出到HDA 1501、读通道1509、缓冲器1511、非易失性存储器1512、处理器1513、主轴/VCM驱动器模块1514和/或I/O接口1515。
HDC模块1510可使用缓冲器1511和/或非易失性存储器1512来存储与HDD 1500的控制和操作有关的数据。缓冲器1511可包括DRAM、SDRAM等等。非易失性存储器1512可包括闪存(包括NAND和NOR闪存)、相变存储器、磁RAM或者其中每个存储单元具有多于两种状态的多状态存储器。主轴/VCM驱动器模块1514控制主轴电机1506和VCM1507。HDD PCB 1502包括向HDD 1500的组件提供电力的电源1516。
现在参考图45B，本发明的教导可在实现DVD驱动器1518或CD驱动器(未示出)的组件的集成电路中实现。DVD驱动器1518包括DVDPCB 1519和DVD组合件(DVDA)1520。DVD PCB 1519包括DVD控制模块1521、缓冲器1522、非易失性存储器1523、处理器1524、主轴/FM(进给电机)驱动器模块1525、模拟前端模块1526、写策略模块1527和DSP模块1528。
DVD控制模块1521控制DVDA 1520的组件并且经由I/O接口1529与外部设备(未示出)通信。外部设备可包括计算机、多媒体设备、移动计算设备等等。I/O接口1529可包括有线和/或无线通信链路。
DVD控制模块1521可接收来自缓冲器1522、非易失性存储器1523、处理器1524、主轴/FM驱动器模块1525、模拟前端模块1526、写策略模块1527、DSP模块1528和/或I/O接口1529的数据。处理器1524可对数据进行处理，包括编码、解码、滤波和/或格式化。DSP模块1528执行信号处理，例如视频和/或音频编码/解码。处理后的数据可被输出到缓冲器1522、非易失性存储器1523、处理器1524、主轴/FM驱动器模块1525、模拟前端模块1526、写策略模块1527、DSP模块1528和/或I/O接口1529。
DVD控制模块1521可使用缓冲器1522和/或非易失性存储器1523来存储与DVD驱动器1518的控制和操作有关的数据。缓冲器1522可包括DRAM、SDRAM等等。非易失性存储器1523可包括闪存(包括NAND和NOR闪存)、相变存储器、磁RAM或者其中每个存储单元具有多于两种状态的多状态存储器。DVD PCB 1519包括向DVD驱动器1518的组件提供电力的电源1530。
DVDA 1520可包括前置放大器件1531、激光驱动器1532和光学器件1533，该光学器件1533可以是光学读/写(ORW)器件或光学只读(OR)器件。主轴电机1534旋转光学存储介质1535，并且进给电机1536相对于光学存储介质1535促动光学器件1533。
当从光学存储介质1535读取数据时，激光驱动器向光学器件1533提供读取功率。光学器件1533检测来自光学存储介质1535的数据，并且将数据发送到前置放大器件1531。模拟前端模块1526接收来自前置放大器件1531的数据，并且执行诸如滤波和A/D转换之类的功能。为了向光学存储介质1535进行写入，写策略模块1527向激光驱动器1532发送功率级别和定时信息。激光驱动器1532控制光学器件1533，以将数据写入到光学存储介质1535。
现在参考图45C，本发明的教导可以在实现高清晰电视(HDTV)1537的组件的集成电路中实现。HDTV 1537包括HDTV控制模块1538、显示屏1539、电源1540、存储器1541、存储设备1542、网络接口1543以及外部接口1545。如果网络接口1543包括无线局域网接口，则可以包括天线(未示出)。
HDTV 1537可接收来自可经由线缆、宽带因特网和/或卫星来发送和接收数据外部接口1545和/或网络接口1543的输入信号。HDTV控制模块1538可对输入信号进行处理，包括编码、解码、滤波和/或格式化，并生成输出信号。输出信号可被传输到显示屏1539、存储器1541、存储设备1542、网络接口1543和外部接口1545中的一个或多个。
存储器1541可包括随机访问存储器(RAM)和/或非易失性存储器，例如闪存、相变存储器或其中每个存储单元具有多于两种状态的多状态存储器。存储设备1542可包括光存储设备(例如DVD驱动器)和/或硬盘驱动器(HDD)。HDTV控制模块1538经由网络接口1543和/或外部接口1545与外部通信。电源1540向HDTV 1537的组件提供电力。
现在参考图45D，本发明的教导可以在实现车辆1546的组件的集成电路中实现。车辆1546可包括车辆控制系统1547、电源1548、存储器1549、存储设备1550以及网络接口1552。如果网络接口1552包括无线局域网接口，则可以包括天线(未示出)。车辆控制系统1547可以是动力传动系控制系统、车体控制系统、娱乐控制系统、防抱死制动系统(ABS)、导航系统、远程信息处理系统、车道偏离系统、自适应巡航控制系统等等。
车辆控制系统1547可与一个或多个传感器1554通信并生成一个或多个输出信号1556。传感器1554可包括温度传感器、加速度传感器、压力传感器、转动传感器、气流传感器等等。输出信号1556可控制引擎操作参数、传动装置操作参数、悬架参数等等。
电源1548向车辆1546的组件提供电力。车辆控制系统1547可在存储器1549和/或存储设备1550中存储数据。存储器1549可包括随机访问存储器(RAM)和/或非易失性存储器，例如闪存、相变存储器或其中每个存储单元具有多于两种状态的多状态存储器。存储设备1550可包括光存储设备(例如DVD驱动器)和/或硬盘驱动器(HDD)。车辆控制系统1547可利用网络接口1552与外部通信。
现在参考图45E，本发明的教导可以在实现蜂窝电话1558的组件的集成电路中实现。蜂窝电话1558包括电话控制模块1560、电源1562、存储器1564、存储设备1566以及蜂窝网络接口1567。蜂窝电话1558可包括网络接口1568、麦克风1570、音频输出1572(例如扬声器和/或输出插孔)、显示屏1574以及用户输入设备1576(例如键盘和/或点选设备)。如果网络接口1568包括无线局域网接口，则可包括天线(未示出)。
电话控制模块1560可接收来自蜂窝网络接口1567、网络接口1568、麦克风1570和/或用户输入设备1576的输入信号。电话控制模块1560可对信号进行处理，包括编码、解码、滤波和/或格式化，并生成输出信号。输出信号可被传输到存储器1564、存储设备1566、蜂窝网络接口1567、网络接口1568和音频输出1572中的一个或多个。
存储器1564可包括随机访问存储器(RAM)和/或非易失性存储器，例如闪存、相变存储器或其中每个存储单元具有多于两种状态的多状态存储器。存储设备1566可包括光存储设备(例如DVD驱动器)和/或硬盘驱动器(HDD)。电源1562向蜂窝电话1558的组件提供电力。
现在参考图45F，本发明的教导可以在实现机顶盒1578的组件的集成电路中实现。机顶盒1578包括机顶盒控制模块1580、显示屏1581、电源1582、存储器1583、存储设备1584以及网络接口1585。如果网络接口1585包括无线局域网接口，则可包括天线(未示出)。
机顶盒控制模块1580可接收来自可经由线缆、宽带因特网和/或卫星来发送和接收信息的外部接口和网络接口1585的输入信号。机顶盒控制模块1580可对信号进行处理，包括编码、解码、滤波和/或格式化，并生成输出信号。输出信号可包括标准和/或高清晰格式的音频和/或视频信号。输出信号可被传输到网络接口1585和/或显示屏1581。显示屏1581可包括电视、投影仪和/或监视器。
电源1582向机顶盒1578的组件提供电力。存储器1583可包括随机访问存储器(RAM)和/或非易失性存储器，例如闪存、相变存储器或其中每个存储单元具有多于两种状态的多状态存储器。存储设备1584可包括光存储设备(例如DVD驱动器)和/或硬盘驱动器(HDD)。
现在参考图45G，本发明的教导可以在实现移动设备1589的组件的集成电路中实现。移动设备1589可包括移动设备控制模块1590、电源1591、存储器1592、存储设备1593、网络接口1594以及外部接口1599。如果网络接口1594包括无线局域网接口，则可包括天线(未示出)。
移动设备控制模块1590可接收来自网络接口1594和/或外部接口1599的输入信号。外部接口1599可包括USB、红外和/或以太网。输入信号可包括压缩的音频和/或视频，并且可以遵循MP3格式。此外，移动设备控制模块1590可接收来自用户输入1596的输入，该用户输入例如是键盘、触摸板或独立的按钮。移动设备控制模块1590可对输入信号进行处理，包括编码、解码、滤波和/或格式化，并生成输出信号。
移动设备控制模块1590可向音频输出1597输出音频信号，并向显示屏1598输出视频信号。音频输出1597可包括扬声器和/或输出插孔。显示屏1598可呈现图形用户界面，该界面可包括菜单、图标等等。电源1591向移动设备1589的组件提供电力。存储器1592可包括随机访问存储器(RAM)和/或非易失性存储器，例如闪存、相变存储器或其中每个存储单元具有多于两种状态的多状态存储器。存储设备1593可包括光存储设备(例如DVD驱动器)和/或硬盘驱动器(HDD)。移动设备可包括个人数字助理、媒体播放器、膝上型计算机、游戏机或其他移动计算设备。
本领域的技术人员现在可从以上描述中意识到本发明的宽泛教导可按多种形式实现。因此，虽然已经结合本发明的具体示例描述了本发明，但是本发明的真实范围不应当局限于此，因为本领域的技术人员在研究附图、说明书和所附权利要求书之后可以明白其他修改。

Claims (83)

1.一种集成电路，包括：
N个平面状金属层，其中N是大于1的整数；
第一平面状金属层，其包括分别与所述N个平面状金属层通信的M个触点部分，其中M是大于1的整数，并且其中所述第一平面状金属层和所述N个平面状金属层位于分开的平面中；
第一源极；
第一漏极；
第二源极，其中所述第一源极、所述第一漏极和所述第二源极中的至少两个与所述N个平面状金属层中的至少两个通信；
布置在所述第一源极和所述第一漏极之间的第一栅极；以及
布置在所述第一漏极和所述第二源极之间的第二栅极，
其中所述第一和第二栅极在所述第一漏极中限定交替的第一和第二区域，并且其中所述第一和第二栅极在所述第一区域中被布置得比在所述第二区域中更远离开。
2.如权利要求1所述的集成电路，还包括布置在所述第一区域中的阱衬底触点。
3.如权利要求1所述的集成电路，还包括布置在所述第一区域中的R个阱衬底触点，其中R是大于1的整数。
4.如权利要求3所述的集成电路，其中R是大于3且小于7的整数。
5.如权利要求1所述的集成电路，其中所述集成电路包括多个晶体管。
6.如权利要求5所述的集成电路，其中所述晶体管包括PMOS晶体管。
7.如权利要求3所述的集成电路，其中所述R个阱衬底触点与R个晶体管中相应的晶体管相关联。
8.如权利要求1所述的集成电路，还包括：
第二漏极；
布置在所述第二源极和所述第二漏极之间的第三栅极，
其中所述第二和第三栅极限定交替的第三和第四区域，所述第二和第三栅极在所述第三区域中被布置得比在所述第四区域中更远离开。
9.如权利要求8所述的集成电路，其中所述第一区域被布置在所述第四区域附近，并且所述第二区域被布置在所述第三区域附近。
10.如权利要求9所述的集成电路，其中所述第一和第三区域包括R个阱衬底触点。
11.如权利要求1所述的集成电路，其中所述N个平面状金属层中的至少两个是共面的。
12.如权利要求1所述的集成电路，其中所述N个平面状金属层位于分开的平面中。
13.如权利要求1所述的集成电路，还包括与所述第一和第二源极以及所述第一漏极通信的多个局部互连。
14.如权利要求1所述的集成电路，其中所述M个触点部分中的至少一个是椭圆形的。
15.如权利要求1所述的集成电路，其中所述M个触点部分中的第一和第二触点部分具有基部和从所述基部延伸的翼，并且所述M个触点部分中的第三触点部分被容纳在所述M个触点部分中的所述第一和第二触点部分的所述翼之间。
16.如权利要求1所述的集成电路，其中所述M个触点部分中的第一和第二触点部分大体上是“C”形的，并且所述M个触点部分中的第三触点部分被布置在所述M个触点部分中的所述第一和第二触点部分之间。
17.如权利要求1所述的集成电路，其中所述集成电路实现功率IC，所述M个触点部分中的第一触点部分向所述功率IC提供第一电压电势，所述M个触点部分中的第二触点部分向所述功率IC提供第二电压电势，并且所述M个触点部分中的第三触点部分接收所述功率IC的输出电压。
18.一种系统，包括如权利要求1所述的集成电路，并且还包括引线框，该引线框包括与所述M个触点部分中的至少两个通信的传输线。
19.如权利要求18所述的系统，其中所述集成电路和所述传输线被塑封材料所包封。
20.如权利要求19所述的系统，其中所述引线框和所述集成电路实现方形扁平无引线QFN封装。
21.一种系统，包括如权利要求1所述的集成电路，并且还包括：
与所述M个触点部分中的第一触点部分通信的第一传输线；
与所述M个触点部分中的第二触点部分通信的第二传输线；
与所述M个触点部分中的第三触点部分通信的第三传输线；以及
与所述第二传输线和所述第三传输线通信的电容，其中所述第二传输线提供第一电压电势，并且所述第三传输线提供第二电压电势。
22.一种集成电路，包括：
N个平面状金属层，其中N是大于1的整数；
第一平面状金属层，其包括分别与所述N个平面状金属层中相应的平面状金属层的M个触点部分，其中M是大于1的整数，其中所述第一平面状金属层和所述N个平面状金属层位于分开的平面中；
大体为矩形的第一漏极区域；
大体为矩形并且布置在所述第一漏极区域的侧边附近的第一、第二、第三和第四源极区域；
其中所述第一漏极区域和所述第一、第二、第三和第四源极区域与所述N个平面状金属层中的至少两个通信；
布置在所述第一、第二、第三和第四源极区域和所述第一漏极区域之间的第一栅极区域；以及
布置在所述第一漏极区域的角落附近的第一、第二、第三和第四衬底触点区域。
23.如权利要求22所述的集成电路，其中所述第一、第二、第三和第四源极区域具有基本上与所述第一漏极区域的长度相等的长度。
24.如权利要求22所述的集成电路，其中所述第一、第二、第三和第四源极区域具有比所述第一漏极区域的宽度小的宽度。
25.如权利要求24所述的集成电路，其中所述第一、第二、第三和第四源极区域的所述宽度大约是所述第一漏极区域的宽度的一半。
26.如权利要求22所述的集成电路，还包括
第二漏极区域，其大体上为矩形并且具有布置在所述第一源极区域附近的一侧；以及
大体上为矩形并且布置在所述第二漏极区域的其他侧边附近的第五、第六和第七源极区域。
27.如权利要求26所述的集成电路，还包括布置在所述第一、第五、第六和第七源极区域和所述第二漏极区域之间的第二栅极区域。
28.如权利要求27所述的集成电路，还包括布置在所述第二漏极区域的角落附近的第五和第六衬底触点区域。
29.如权利要求22所述的集成电路，其中所述集成电路包括横向扩散MOSFET晶体管。
30.如权利要求22所述的集成电路，还包括在所述第一、第二、第三和第四源极区域的每一个之中的B个源极触点，其中B是大于1的整数。
31.如权利要求30所述的集成电路，其中所述第一漏极区域具有面积D并且所述B个源极触点具有面积A，并且所述面积D大于或等于2*B*A。
32.如权利要求22所述的集成电路，其中所述N个平面状金属层中的至少两个是共面的。
33.如权利要求22所述的集成电路，其中所述N个平面状金属层位于分开的平面中。
34.如权利要求22所述的集成电路，还包括与所述第一、第二、第三和第四源极区域以及所述第一漏极区域通信的多个局部互连。
35.如权利要求22所述的集成电路，其中所述M个触点部分中的至少一个是椭圆形的。
36.如权利要求22所述的集成电路，其中所述第一、第二、第三和第四源极区域与所述N个平面状金属层中的第一平面状金属层通信，并且所述第一漏极区域与所述N个平面状金属层中的第二平面状金属层通信。
37.如权利要求22所述的集成电路，其中所述M个触点部分中的第一和第二触点部分具有基部和从所述基部延伸的翼，并且所述M个触点部分中的第三触点部分被容纳在所述M个触点部分中的所述第一和第二触点部分的所述翼之间。
38.如权利要求22所述的集成电路，其中所述M个触点部分中的第一和第二触点部分大体上是“C”形的，并且所述M个触点部分中的第三触点部分被布置在所述M个触点部分中的所述第一和第二触点部分之间。
39.如权利要求22所述的集成电路，其中所述集成电路实现功率IC，所述M个触点部分中的第一触点部分向所述功率IC提供第一电压电势，所述M个触点部分中的第二触点部分向所述功率IC提供第二电压电势，并且所述M个触点部分中的第三触点部分接收所述功率IC的输出电压。
40.一种系统，包括如权利要求22所述的集成电路，并且还包括引线框，该引线框包括与所述M个触点部分中的至少两个通信的传输线。
41.如权利要求40所述的系统，其中所述集成电路和所述传输线被塑封材料所包封。
42.如权利要求41所述的系统，其中所述引线框和所述集成电路实现方形扁平无引线QFN封装。
43.一种系统，包括如权利要求22所述的集成电路，并且还包括：
与所述M个触点部分中的第一触点部分通信的第一传输线；
与所述M个触点部分中的第二触点部分通信的第二传输线；
与所述M个触点部分中的第三触点部分通信的第三传输线；以及
与所述第二传输线和所述第三传输线通信的电容，其中所述第二传输线提供第一电压电势，并且所述第三传输线提供第二电压电势。
44.一种集成电路，包括：
N个平面状金属层，其中N是大于1的整数；
第一平面状金属层，其包括分别与所述N个平面状金属层通信的M个触点部分，其中M是大于1的整数，并且其中所述第一平面状金属层和所述N个平面状金属层位于分开的平面中；
具有跨水平和垂直中线中的至少一条对称的形状的第一漏极区域；
具有围绕所述第一漏极区域的第一形状的第一栅极区域；
具有所述对称形状的第二漏极区域；
具有围绕所述第二漏极区域的所述第一形状的第二栅极区域；
连接所述第一和第二栅极区域的连接区域；
布置在所述第一栅极区域、所述第二栅极区域和所述连接区域的附近并且在其一侧的第一源极区域；以及
布置在所述第一栅极区域、所述第二栅极区域和所述连接区域的附近并且在其一侧的第二源极区域；
其中所述第一源极区域、所述第二源极区域、所述第一漏极区域和所述第二漏极区域与所述N个平面状金属层中的至少两个通信。
45.如权利要求44所述的集成电路，其中所述对称形状随着与所述对称形状的中心的距离增大而变细。
46.如权利要求44所述的集成电路，还包括布置在所述第一和第二源极区域中的第一和第二衬底触点。
47.如权利要求44所述的集成电路，其中所述集成电路包括横向扩散MOSFET晶体管。
48.如权利要求44所述的集成电路，其中所述对称形状是圆形。
49.如权利要求44所述的集成电路，其中所述对称形状是椭圆形。
50.如权利要求44所述的集成电路，其中所述对称形状是多边形。
51.如权利要求44所述的集成电路，其中所述对称形状是六边形。
52.如权利要求44所述的集成电路，其中所述M个平面状金属层中的至少两个是共面的。
53.如权利要求44所述的集成电路，其中所述N个平面状金属层位于分开的平面中。
54.如权利要求44所述的集成电路，还包括与所述第一和第二源极区域以及所述第一和第二漏极区域通信的多个局部互连。
55.如权利要求44所述的集成电路，其中所述M个触点部分中的至少一个是椭圆形的。
56.如权利要求44所述的集成电路，其中所述M个触点部分中的第一和第二触点部分具有基部和从所述基部延伸的翼，并且所述M个触点部分中的第三触点部分被容纳在所述M个触点部分中的所述第一和第二触点部分的所述翼之间。
57.如权利要求44所述的集成电路，其中所述M个触点部分中的第一和第二触点部分大体上是“C”形的，并且所述M个触点部分中的第三触点部分被布置在所述M个触点部分中的所述第一和第二触点部分之间。
58.如权利要求44所述的集成电路，其中所述集成电路实现功率IC，所述M个触点部分中的第一触点部分向所述功率IC提供第一电压电势，所述M个触点部分中的第二触点部分向所述功率IC提供第二电压电势，并且所述M个触点部分中的第三触点部分接收所述功率IC的输出电压。
59.一种系统，包括如权利要求44所述的集成电路，并且还包括引线框，该引线框包括与所述M个触点部分中的至少两个通信的传输线。
60.如权利要求59所述的系统，其中所述集成电路和所述传输线被塑封材料所包封。
61.如权利要求60所述的系统，其中所述引线框和所述集成电路实现方形扁平无引线QFN封装。
62.一种系统，包括如权利要求44所述的集成电路，并且还包括：
与所述M个触点部分中的第一触点部分通信的第一传输线；
与所述M个触点部分中的第二触点部分通信的第二传输线；
与所述M个触点部分中的第三触点部分通信的第三传输线；以及
与所述第二传输线和所述第三传输线通信的电容，其中所述第二传输线提供第一电压电势，并且所述第三传输线提供第二电压电势。
63.一种集成电路，包括：
N个平面状金属层，其中N是大于1的整数；
第一平面状金属层，其包括分别与所述N个平面状金属层通信的M个触点部分，其中M是大于1的整数，其中所述第一平面状金属层和所述N个平面状金属层位于分开的平面中；以及
大体为矩形的第一和第二漏极区域；
大体为矩形的第一、第二和第三源极区域，其中所述第一源极区域被布置在所述第一和第二漏极区域的第一侧之间，并且所述第二和第三源极区域被布置在所述第一和第二漏极区域的第二侧附近；
第四和第五源极区域，其中所述第四源极区域被布置在所述第一和第二漏极区域的第三侧附近，并且所述第五源极区域被布置在所述第一和第二漏极区域的第四侧附近；
布置在所述第一、第二、第三、第四和第五源极区域和所述第一和第二漏极区域之间的栅极区域；以及
分别布置在所述第一和第二漏极区域中的第一和第二漏极触点，
其中所述第一和第二漏极区域和所述第一、第二、第三、第四和第五源极区域中的至少两个与所述N个平面状金属层中的至少两个通信。
64.如权利要求63所述的集成电路，其中所述第一、第二和第三源极区域具有基本上与所述第一漏极区域的长度相等的长度，并且所述第四和第五源极区域具有大于或等于所述第一和第二漏极区域的长度的长度。
65.如权利要求63所述的集成电路，其中所述第一、第二和第三源极区域具有比所述第一漏极区域的宽度小的宽度。
66.如权利要求65所述的集成电路，其中所述第一、第二和第三源极区域的所述宽度大约是所述第一漏极区域的宽度的一半。
67.如权利要求63所述的集成电路，其中所述第四和第五源极区域是从其侧边被驱动的。
68.如权利要求63所述的集成电路，其中所述第一和第二漏极触点具有比最小漏极触点尺寸大的尺寸。
69.如权利要求63所述的集成电路，其中所述漏极触点具有规则形状和不规则形状之一。
70.如权利要求63所述的集成电路，其中所述漏极触点为方形、矩形和十字形之一。
71.如权利要求63所述的集成电路，其中所述第一、第二和第三源极区域包括源极触点。
72.如权利要求63所述的集成电路，其中所述第一和第二漏极区域和所述第一、第二和第三源极区域被布置在第一行中，并且还包括N个额外的行，其中所述N个额外的行中的至少一行的漏极区域共享所述第四和第五源极区域之一。
73.如权利要求63所述的集成电路，其中所述N个平面状金属层中的至少两个是共面的。
74.如权利要求63所述的集成电路，其中所述N个平面状金属层位于分开的平面中。
75.如权利要求63所述的集成电路，还包括与所述第一、第二、第三、第四和第五源极区域以及所述第一和第二漏极区域通信的多个局部互连。
76.如权利要求63所述的集成电路，其中所述M个触点部分中的至少一个是椭圆形的。
77.如权利要求63所述的集成电路，其中所述M个触点部分中的第一和第二触点部分具有基部和从所述基部延伸的翼，并且所述M个触点部分中的第三触点部分被容纳在所述M个触点部分中的所述第一和第二触点部分的所述翼之间。
78.如权利要求63所述的集成电路，其中所述M个触点部分中的第一和第二触点部分大体上是“C”形的，并且所述M个触点部分中的第三触点部分被布置在所述M个触点部分中的所述第一和第二触点部分之间。
79.如权利要求63所述的集成电路，其中所述集成电路实现功率IC，所述M个触点部分中的第一触点部分向所述功率IC提供第一电压电势，所述M个触点部分中的第二触点部分向所述功率IC提供第二电压电势，并且所述M个触点部分中的第三触点部分接收所述功率IC的输出电压。
80.一种系统，包括如权利要求63所述的集成电路，并且还包括引线框，该引线框包括与所述M个触点部分中的至少两个通信的传输线。
81.如权利要求80所述的系统，其中所述集成电路和所述传输线被塑封材料所包封。
82.如权利要求81所述的系统，其中所述引线框和所述集成电路实现方形扁平无引线QFN封装。
83.一种系统，包括如权利要求63所述的集成电路，并且还包括：
与所述M个触点部分中的第一触点部分通信的第一传输线；
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