KR20140080136A - 반도체 패키지 - Google Patents

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KR20140080136A
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Abstract

반도체 패키지가 개시된다. 반도체 패키지는 그의 중앙에 개구부를 갖고 개구부에 인접하여 회로 패턴을 갖는 패키지 기판, 상기 패키지 기판 상에 제1 본딩 패드들을 갖는 제1 반도체 칩, 상기 패키지 기판과 상기 제1 반도체 칩의 사이에 실장되고 제2 본딩 패드들을 갖고 서로 이격된 한 쌍의 제2 반도체 칩들, 및 상기 제1 본딩 패드들과 상기 제2 본딩 패드들을 전기적으로 연결하는 연결 부재를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 패키지에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 이러한 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(system in package) 기술이 사용된다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 장치들의 기능을 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기와 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하려는 일 과제는, 전기적 특성이 향상된 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하려는 다른 과제는, 제작 비용이 저감된 반도체 패키지를 제공하는 데 있다.
본 발명의 개념에 따른 실시예들은 반도체 패키지를 제공한다. 반도체 패키지는 그의 중앙에 개구부를 갖고, 상기 개구부에 인접하여 회로 패턴을 갖는 패키지 기판; 상기 패키지 기판 상에, 제1 집적회로, 상기 개구부에 노출된 그의 중앙 영역에 배치되고 제1 와이어를 통하여 상기 회로 패턴에 전기적으로 연결되는 제1 센터 패드, 및 상기 제1 센터 패드와 분리되어 그의 중앙 영역에 배치되고 상기 제1 집적회로와 전기적으로 연결되는 제1 본딩 패드들을 갖는 제1 반도체 칩; 상기 패키지 기판과 상기 제1 반도체 칩의 사이에 실장되고, 제2 집적회로, 및 서로 마주보는 그들의 가장자리에 인접하여 상기 제1 본딩 패드들에 대응하도록 배치되고 상기 제2 집적회로와 전기적으로 연결되는 제2 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제2 반도체 칩들; 및 상기 제1 본딩 패드들과 상기 제2 본딩 패드들을 전기적으로 연결하는 연결 부재를 포함하고, 상기 제1 반도체 칩은 상기 제2 반도체 칩들 각각의 2배의 저장용량을 갖고, 총 저장용량은 상기 제1 반도체 칩의 저장용량의 2n 배일 수 있다.
상기 제1 센터 패드는 상기 제1 집적회로를 통하여 상기 제1 본딩 패드들과 전기적으로 연결될 수 있다.
상기 제1 반도체 칩은 상기 패키지 기판과 마주보는 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 센터 패드, 상기 제1 본딩 패드들은 상기 제1 면에 배치되고, 상기 제2 반도체 칩들은 상기 제1 반도체 칩의 상기 제1 면과 마주보는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제2 본딩 패드들은 상기 제3 면에 배치될 수 있다.
상기 제2 반도체 칩들은 그들의 중앙 영역에 배치되고 상기 제2 집적회로에 연결된 제2 센터 패드들을 더 포함하고, 상기 제2 센터 패드들은 제2 재배선층을 통하여 상기 제2 본딩 패드들과 전기적으로 연결될 수 있다.
상기 제2 집적회로는 그들의 중앙 영역의 제2 센터 패드들 없이 상기 제2 본딩 패드들과 전기적으로 연결될 수 있다.
상기 반도체 패키지는 상기 패키지 기판과 상기 제2 반도체 칩들 사이에 제공되고, 제3 집적회로 및 서로 마주보는 그들의 가장자리에 배치되고 상기 제3 집적회로와 전기적으로 연결되는 제3 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제3 반도체 칩들; 및 상기 패키지 기판과 상기 제3 반도체 칩들 사이에 제공되고, 제4 집적회로 및 서로 마주보는 그들의 가장자리에 상기 제4 집적회로와 전기적으로 연결되는 제4 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제4 반도체 칩들을 더 포함하고, 상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 사이드 연결 방식 또는 와이어 연결 방식으로 연결될 수 있다.
상기 제3 반도체 칩들은 상기 제2 반도체 칩들과 마주보는 제5 면 및 상기 제5 면에 대향하는 제6 면을 갖고, 상기 제3 본딩 패드들은 상기 제5 면에 배치되고, 상기 제4 반도체 칩들은 상기 제3 반도체 칩의 상기 제6 면과 마주보는 제7 면 및 상기 제7 면에 대향하는 제8 면을 갖고, 상기 제4 본딩 패드들은 상기 제7 면에 배치될 수 있다.
상기 연결 부재는 상기 제1 반도체 칩과 상기 제2 반도체 칩들 사이에 배치되는 제1 범퍼들을 포함할 수 있다.
상기 제1 반도체 칩은 상기 패키지 기판과 마주보는 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 센터 패드 및 상기 제1 본딩 패드들은 상기 제1 면에 배치되고, 상기 제2 반도체 칩들은 상기 제1 반도체 칩의 상기 제1 면과 마주보는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제2 본딩 패드들은 상기 제4 면에 배치될 수 있다.
상기 연결 부재는 제2 와이어를 포함하고, 상기 제2 반도체 칩들은 상기 제2 반도체 칩들의 상기 제2 본딩 패드를 노출하도록 상기 패키지 기판의 상기 개구부를 향하여 시프트되고, 상기 제2 반도체 칩들은 상기 제1 본딩 패드들을 노출할 수 있다.
상기 반도체 패키지는 상기 패키지 기판과 상기 제2 반도체 칩들 사이에 제공되고, 제3 집적회로 및 서로 마주보는 그들의 가장자리에 배치되고 상기 제3 집적회로와 전기적으로 연결되는 제3 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제3 반도체 칩들; 및 상기 패키지 기판과 상기 제3 반도체 칩들 사이에 제공되고, 제4 집적회로 및 서로 마주보는 그들의 가장자리에 상기 제4 집적회로와 전기적으로 연결되는 제4 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제4 반도체 칩들을 더 포함할 수 있다.
상기 제3 반도체 칩들은 상기 제2 반도체 칩들과 마주보는 제5 면 및 상기 제5 면에 대향하는 제6 면을 갖고, 상기 제3 본딩 패드들 및 상기 제3 집적회로는 상기 제6 면에 배치되고, 상기 제4 반도체 칩들은 상기 제3 반도체 칩의 상기 제6 면과 마주보는 제7 면 및 상기 제7 면에 대향하는 제8 면을 갖고, 상기 제4 본딩 패드들 및 상기 제4 집적회로는 상기 제8 면에 배치될 수 있다.
상기 제3 반도체 칩들은 상기 제3 반도체 칩들의 상기 제3 본딩 패드를 노출하도록 상기 패키지 기판의 상기 개구부를 향하여 시프트되고, 상기 제4 반도체 칩들은 상기 제4 반도체 칩들의 상기 제4 본딩 패드를 노출하도록 상기 패키지 기판의 상기 개구부를 향하여 시프트되고, 상기 제2 본딩 패드들과 상기 제3 본딩 패드들은 제3 와이어를 통하여 연결되고, 상기 제3 본딩 패드들과 상기 제4 본딩 패드들은 제4 와이어를 통하여 연결될 수 있다.
상기 반도체 패키지는 회로 패턴을 갖는 패키지 기판; 상기 패키지 기판 상에, 상기 패키지 기판과 마주보는 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 제1 집적회로, 및 그의 중앙 영역에 배치되고 상기 회로 패턴에 전기적으로 연결되는 관통 전극을 포함하는 제1 반도체 칩; 및 상기 제1 반도체 칩 상에, 상기 제1 반도체 칩과 마주보는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 제2 집적회로를 포함하고 서로 이격된 한 쌍의 제2 반도체 칩들을 포함할 수 있다.
상기 제2 반도체 칩들은 상기 제1 반도체 칩의 2배의 저장용량을 갖고, 총 저장용량은 상기 제1 반도체 칩의 저장용량의 2n 배일 수 있다.
상기 반도체 패키지는 상기 제1 반도체 칩과 상기 패키지 기판 사이에 제공되고, 상기 관통전극과 상기 회로 패턴을 전기적으로 연결하는 제1 범퍼를 더 포함할 수 있다.
상기 제1 반도체 칩은 상기 제2 면에 배치되고 상기 관통 전극에 연결된 제1 본딩 패드들을 더 포함하고, 상기 제2 반도체 칩들은 상기 제4 면에 배치되어 상기 제2 집적회로에 전기적으로 연결되는 제2 본딩 패드들을 더 포함할 수 있다.
상기 반도체 패키지는 상기 제2 반도체 칩들 상에 제공되고, 제3 집적회로, 및 서로 마주보는 그들의 가장자리에 상기 제3 집적회로와 연결되는 제3 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제3 반도체 칩들; 및 상기 제3 반도체 칩들 상에 제공되고, 제4 집적회로, 및 서로 마주보는 그들의 가장자리에 상기 제4 집적회로와 연결되는 제4 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제4 반도체 칩들을 더 포함할 수 있다.
상기 제3 반도체 칩들은 상기 제2 반도체 칩들과 마주보는 제5 면 및 상기 제5 면에 대향하는 제6 면을 갖고, 상기 제3 본딩 패드들은 상기 제6 면에 배치되고, 상기 제4 반도체 칩들은 상기 제3 반도체 칩의 상기 제6 면과 마주보는 제7 면 및 상기 제7 면에 대향하는 제8 면을 갖고, 상기 제4 본딩 패드들은 상기 제8 면에 배치될 수 있다.
상기 제2 반도체 칩들은 상기 제3 면에 배치된 연결 패드들을 더 포함하고, 상기 반도체 패키지는, 상기 제1 반도체 칩과 상기 제2 반도체 칩들 사이에 배치되고, 상기 연결 패드들과 상기 제1 본딩 패드를 전기적으로 연결하는 제2 범퍼들을 더 포함할 수 있다.
상기 연결 패드, 상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 사이드 연결 방식으로 연결될 수 있다.
상기 제3 반도체 칩들은 상기 제2 반도체 칩들의 상기 제2 본딩 패드들을 노출하도록 상기 패키지 기판의 가장자리 방향으로 시프트되고, 상기 제4 반도체 칩들은 상기 제3 반도체 칩들의 상기 제3 본딩 패드들을 노출하도록 상기 패키지 기판의 가장자리 방향으로 시프트될 수 있다.
상기 제2 반도체 칩들은 상기 제3 면에 배치된 연결 패드들을 더 포함하고, 상기 반도체 패키지는, 상기 제1 반도체 칩과 상기 제2 반도체 칩들 사이에 배치되고, 상기 연결 패드들과 상기 제1 본딩 패드를 연결하는 제2 범퍼들을 더 포함하고, 상기 연결 패드들, 상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 사이드 연결 방식으로 연결될 수 있다.
상기 제1 본딩 패드, 상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 와이어 본딩 방식으로 연결될 수 있다.
상기 제1 본딩 패드는 상기 제1 면에 배치될 수 있다.
상기 제1 반도체 칩은 상기 제1 면에 배치되고 상기 관통 전극에 연결된 제1 본딩 패드들을 더 포함하고, 상기 제2 반도체 칩들은 상기 제3 면에 배치되어 상기 제2 집적회로에 전기적으로 연결되는 제2 본딩 패드들을 더 포함할 수 있다.
상기 반도체 패키지는 상기 제2 반도체 칩들 상에 제공되고, 제3 집적회로, 및 서로 마주보는 그들의 가장자리에 상기 제3 집적회로와 연결되는 제3 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제3 반도체 칩들; 및 상기 제3 반도체 칩들 상에 제공되고, 제4 집적회로, 및 서로 마주보는 그들의 가장자리에 상기 제4 집적회로와 연결되는 제4 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제4 반도체 칩들을 더 포함할 수 있다.
상기 제3 반도체 칩들은 상기 제2 반도체 칩들과 마주보는 제5 면 및 상기 제5 면에 대향하는 제6 면을 갖고, 상기 제3 본딩 패드들은 상기 제5 면에 배치되고, 상기 제4 반도체 칩들은 상기 제3 반도체 칩의 상기 제6 면과 마주보는 제7 면 및 상기 제7 면에 대향하는 제8 면을 갖고, 상기 제4 본딩 패드들은 상기 제7 면에 배치될 수 있다.
상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 사이드 연결 방식으로 연결될 수 있다.
상기 제3 반도체 칩들은 상기 제3 본딩 패드들을 노출하도록 상기 패키지 기판의 중앙 방향으로 시프트되고, 상기 제4 반도체 칩들은 상기 제4 본딩 패드들을 노출하도록 상기 패키지 기판의 중앙 방향으로 시프트될 수 있다.
상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 와이어 본딩 방식으로 연결될 수 있다.
본 발명의 개념에 따르면, 반도체 칩들이 서로 마주보는 그들 중앙의 공간에 형성된 본딩 와이어를 통하여 연결되므로, 반도체 패키지의 제작 비용이 저감될 수 있다. 슬레이브 칩들이 마스터 칩을 통하여 외부로 연결되므로, 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 개념의 실시예들에 따른 반도체 패키지를 설명하는 도면이다.
도 2a는 본 발명의 개념의 제1 실시예에 따른 반도체 패키지의 단면도이다.
도 2b 및 도 2c는 각각 도 2a의 A 및 B의 확대도들이다.
도 2d는 제1 반도체 칩의 하부면을 개략적으로 도시한다.
도 2e는 제2 반도체 칩들의 상부면을 개략적으로 도시한다.
도 3a는 본 발명의 개념의 제2 실시예에 따른 반도체 패키지의 단면도이다.
도 3b 및 도 3c는 각각 도 3a의 A 및 B의 확대도들이다.
도 3d는 제1 반도체 칩(110)의 하부면을 개략적으로 도시한다.
도 3e는 제2 반도체 칩들(120)의 상부면을 개략적으로 도시한다.
도 4는 본 발명의 개념의 제3 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 개념의 제4 실시예에 따른 반도체 패키지의 단면도이다.
도 6a는 본 발명의 개념의 제5 실시예에 따른 반도체 패키지의 단면도이다.
도 6b 및 도 6c는 각각 도 6a의 A 및 B의 확대도들이다.
도 7은 본 발명의 개념의 제6 실시예에 따른 반도체 패키지의 단면도이다.
도 8a는 본 발명의 개념의 제7 실시예에 따른 반도체 패키지의 단면도이다.
도 8b는 8a의 A 의 확대도이다.
도 9는 본 발명의 개념의 제7 실시예의 변형에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 개념의 제8 실시예에 따른 반도체 패키지의 단면도이다.
도 11은 본 발명의 개념의 제9 실시예에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 개념의 제10 실시예에 따른 반도체 패키지의 단면도이다.
도 13a는 본 발명의 개념의 제11 실시예에 따른 반도체 패키지의 단면도이다.
도 13b 및 도 13c는 각각 도 13a의 A 및 B의 확대도들이다.
도 14는 본 발명의 개념의 제12 실시예에 따른 반도체 패키지의 단면도이다.
도 15는 본 발명의 개념의 제13 실시예에 따른 반도체 패키지의 단면도이다.
도 16은 본 발명의 실시예들에 따른 전자 시스템을 보여주는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명맥하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 또한, "적어도 하나"는 최소한 하나와 동일한 의미로 사용되며 하나 또는 그 이상을 선택적으로 지칭할 수 있다.
도 1은 본 발명의 개념의 실시예들에 따른 반도체 패키지(P)를 설명한다. 본 발명의 개념의 실시예들에 따른 반도체 패키지(P)는 마스터 칩 및 슬레이브 칩을 포함할 수 있다. 마스터 칩은 외부의 콘트롤러로부터 어드레스 및 커맨드 등을 포함하는 제어신호, 전압신호 및 기록 데이터 등을 제공받아, 슬레이브 칩에 제공하고 슬레이브 칩을 제어할 수 있다.
본 발명의 개념의 제1 실시예에 따른 반도체 패키지(1)가 설명된다. 도 2a는 본 발명의 개념의 제1 실시예에 따른 반도체 패키지의 단면도이다. 도 2b 및 도 2c는 각각 도 2a의 A 및 B의 확대도들이고, 도 2d는 제1 반도체 칩(110)의 하부면을 개략적으로 도시하고, 도 2e는 제2 반도체 칩들(120)의 상부면을 개략적으로 도시한다.
도 2a 내지 도 2e를 참조하여, 본 발명의 개념의 제1 실시예에 따른 반도체 패키지(1)는 패키지 기판(100), 패키지 기판(100) 상의 제1 반도체 칩(110), 및 패키지 기판(100)과 제1 반도체 칩(110)의 사이에 실장되고 서로 이격된 한 쌍의 제2 반도체 칩들(120)을 포함한다.
패키지 기판(100)은 인쇄회로기판일 수 있다. 패키지 기판(100)은 그의 중앙에 개구부(101)를 갖는다. 패키지 기판(100)은 개구부(101)에 인접한 회로 패턴(102)을 포함한다. 회로 패턴(102)은 패키지 기판(100)의 하면에 배치되고, 외부 패드(104)와 전기적으로 연결될 수 있다. 반도체 패키지(1)를 외부장치에 전기적으로 연결할 수 있는 솔더범프 혹은 솔더볼과 같은 외부 단자들(108)이 외부 패드(104)에 부착될 수 있다.
제1 반도체 칩(110)은 패키지 기판(100)과 마주보는 제1 면(110a) 및 제1 면에 대향하는 제2 면(110b)을 갖는다. 제1 반도체 칩(110)은 중앙 영역(111) 및 중앙 영역 양측의 한 쌍의 셀 영역(120)을 포함할 수 있다. 제1 반도체 칩(110)은 제1 집적회로(IC1), 제1 센터 패드(114) 및 제1 본딩 패드들(115)을 포함할 수 있다.
제1 집적회로(IC1)는 제1 면(110a)에 인접한 제1 반도체 칩(110)의 내부에 형성될 수 있다. 제1 센터 패드(114) 및 제1 본딩 패드들(115)은 중앙 영역(111)의 제1 면(110a)에 배치된다. 제1 센터 패드(114)는 개구부(101)에 노출될 수 있다. 제1 본딩 패드들(115)은 제1 센터 패드(114)와 분리되어 배치된다. 제1 본딩 패드들(115)은 제1 콘택(117) 및 제1 내부 패드(118)를 통하여 제1 집적회로(IC1)와 전기적으로 연결된다. 제1 본딩 패드들(115)은 제1 센터 패드(114)의 양측에 한 쌍으로 배치될 수 있다. 한 쌍의 제1 본딩 패드들(115)은 제1 재배선(116)을 통하여 서로 연결될 수 있다. 제1 센터 패드(114)는 제1 본딩 패드들(115) 및 제1 재배선(116)과 분리된다. 제1 센터 패드(114)와 제1 본딩 패드들(115)은 제1 집적회로(IC1)를 통하여 전기적으로 연결될 수 있다. 제1 반도체 칩(110)의 제1 면(110a) 상에 제1 센터 패드(114) 및 제1 본딩 패드들(115)을 노출하는 제1 하부 절연막(119)이 제공될 수 있다.
제2 반도체 칩들(120)은 접착층(210)을 통하여 패키지 기판(100)에 부착될 수 있다. 접착층(210)은 에폭시 혹은 실리콘 재질의 절연성 막 혹은 테이프일 수 있다. 제2 반도체 칩들(120)의 서로 마주보는 가장자리들은 패키지 기판(100)의 개구부(101)에 인접할 수 있다. 제2 반도체 칩들(120)은 제1 반도체 칩(110)의 제1 면(110a)과 마주보는 제3 면(120a) 및 제3 면에 대향하는 제4 면(120b)을 갖는다. 제2 반도체 칩(120)은 제2 집적회로(IC2), 제2 센터 패드들(124) 및 제2 본딩 패드들(125)을 포함할 수 있다.
제2 집적회로(IC1)는 제3 면(120a)에 인접한 제2 반도체 칩(120)의 내부에 형성될 수 있다. 제2 센터 패드들(124) 및 제2 본딩 패드들(125)은 제2 반도체 칩(120)의 제3 면(120a)에 배치된다. 제2 센터 패드들(114)은 제2 반도체 칩(120)의 중앙 영역(121)에 배치될 수 있다. 제2 센터 패드들(114)의 양측에 한 쌍의 셀 영역(122)이 배치될 수 있다. 제2 본딩 패드들(125)은 제2 반도체 칩들(120)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제2 본딩 패드들(125)은 제1 본딩 패드들(115)에 대응하도록 배치되고, 제2 재배선(126)을 통하여 제2 센터 패드들(124)과 전기적으로 연결될 수 있다. 제2 본딩 패드들(125)은 제2 센터 패드들(124)을 통하여 제2 집적회로(IC2)와 전기적으로 연결될 수 있다. 제2 반도체 칩(120)의 제3 면(120a) 상에 제2 본딩 패드들(125)을 노출하는 제2 절연막(129)이 제공될 수 있다.
반도체 패키지(1)는 제1 본딩 패드들(115)과 제2 본딩 패드들(125)을 전기적으로 연결하는 제1 범퍼들(22), 및 제1 범퍼들(22)과 이격되어 제1 반도체 칩(110)과 제2 반도체 칩들(1210)을 지지하는 더미 범퍼들(24)을 더 포함할 수 있다. 더미 범퍼들(24)은 개구부(101)의 반대측 가장자리에 배치될 수 있다.
메인 본딩 와이어(10)가 개구부(101) 내에 제공되어, 제1 반도체 칩(110)의 제1 센터 패드(114)와 패키지 기판(100)의 회로 패턴(102)을 전기적으로 연결할 수 있다.
몰딩막(200)이 제1 반도체 칩(110) 및 제2 반도체 칩들(120)을 덮도록 형성될 수 있다. 몰딩막(200)은 개구부(101)로부터 패키지 기판(100)의 하부로 돌출된 돌출부(201)를 포함할 수 있다.
제1 반도체 칩(110) 및 제2 반도체 칩들(120)은 디램이나 플래시와 같은 메모리 칩들일 수 있다. 제1 반도체 칩(110)은 마스터 칩으로, 제1 집적회로(IC1)는 데이터를 저장하기 위한 메모리 셀들, 메모리 셀들의 동작을 제어하기 위한 제어회로 및/또는 전원회로를 포함할 수 있다. 제2 반도체 칩들(120)은 슬레이브 칩으로, 제2 집적회로(IC2)는 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있다. 제2 반도체 칩들(120)은 제어회로 및/또는 전원회로를 포함하지 않을 수 있다.
제1 반도체 칩(110)은 메인 본딩 와이어(10)를 통하여 외부의 콘트롤러(도1 참조)와 통신하며, 제1 범퍼들(22)을 통하여 제2 반도체 칩들(120)을 제어할 수 있다. 콘트롤러로부터의 어드레스 및 커맨드 등을 포함하는 제어신호, 전압신호 및 기록 데이터 등은 메인 본딩 와이어(10)를 통하여 제1 반도체 칩(110)으로 제공되고, 제1 반도체 칩(110) 또는 제2 반도체 칩들(120)의 메모리 셀들로부터 독출된 데이터는 메인 본딩 와이어(10)를 통하여 콘트롤러로 제공된다.
제2 반도체 칩들(120)이 메인 본딩 와이어(10) 및 제1 반도체 칩(110)을 통하여 외부의 콘트롤러(도 1 참조)와 통신하기 때문에, 콘트롤러는 보다 적은 기생 캐패시턴스를 부담할 수 있다. 이와 함께, 제1 반도체 칩(110) 및 제2 반도체 칩들(120)이 관통 전극이 아닌 본딩 와이어를 통하여, 외부와 연결되므로, 반도체 패키지의 제작 비용이 저감될 수 있다.
제1 반도체 칩(110) 및 제2 반도체 칩들(120)이 메모리 칩들인 경우, 제1 반도체 칩(110)은 제2 반도체 칩들(120) 각각의 2배의 저장용량을 가질 수 있다. 반도체 패키지(1)의 총 저장용량은 제1 반도체 칩(110)의 저장용량의 2n (n은 정수)배일 수 있다.
본 발명의 개념의 제2 실시예에 따른 반도체 패키지(2)가 설명된다. 도 3a는 본 발명의 개념의 제2 실시예에 따른 반도체 패키지의 단면도이다. 도 3b 및 도 3c는 각각 도 3a의 A 및 B의 확대도들이고, 도 3d는 제1 반도체 칩(110)의 하부면을 개략적으로 도시하고, 도 3e는 제2 반도체 칩들(120)의 상부면을 개략적으로 도시한다. 도 2a 내지 도 2e를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3a 내지 도 3e를 참조하여, 본 발명의 개념의 제2 실시예에 따른 반도체 패키지(2)에서, 제2 반도체 칩들(120)의 제2 집적회로(IC2)는, 제2 반도체 칩들(120)의 중앙 영역의 제2 센터 패드들 없이, 제2 본딩 패드들(125)과 전기적으로 연결된다. 즉, 본 발명의 개념의 제1 실시예에 따른 반도체 패키지(1)와 달리, 본 발명의 개념의 제2 실시예에 따른 제2 반도체 칩들(120)의 제2 집적회로(IC2)는 제2 반도체 칩들(120)의 가장자리에 인접하여 배치된 엣지 패드들, 즉 제2 본딩 패드들(125)에 직접 전기적으로 연결될 수 있다.
본 발명의 개념의 제3 실시예에 따른 반도체 패키지(3)가 설명된다. 도 4는 본 발명의 개념의 제3 실시예에 따른 반도체 패키지의 단면도이다. 도 2a 내지 도 2e를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 4를 참조하여, 본 발명의 개념의 제3 실시예에 따른 반도체 패키지(3)는 패키지 기판(100), 패키지 기판(100) 상의 제1 반도체 칩(110), 패키지 기판(100)과 제1 반도체 칩(110)의 사이에 실장되고 서로 이격된 한 쌍의 제2 반도체 칩들(120), 패키지 기판(100)과 제2 반도체 칩들(120) 사이에 제공되고 서로 이격된 한 쌍의 제3 반도체 칩들(130), 및 패키지 기판(100)과 제3 반도체 칩들(130) 사이에 제공되고 서로 이격된 한 쌍의 제4 반도체 칩들(140)을 포함할 수 있다.
제3 반도체 칩들(130)은 제2 반도체 칩들(120)과 마주보는 제5 면(130a) 및 제5 면에 대향하는 제6 면(130b)을 갖는다. 제3 반도체 칩들(130)은 제3 집적회로, 제3 센터 패드들(134) 및 제3 본딩 패드들(135)을 가질 수 있다. 제3 반도체 칩들(130)의 제6 면(130b) 상에 제3 절연막(139)이 형성될 수 있다.
제3 집적회로는, 도 2c에 도시된 제2 집적회로(IC2)와 같이, 제5 면(130a)에 인접한 제3 반도체 칩들(130)의 내부에 배치될 수 있다. 제3 센터 패드들(134) 및 제3 본딩 패드들(135)은 제3 반도체 칩(120)의 제5 면(130a)에 배치된다. 제3 센터 패드들(134)은 제3 반도체 칩(130)의 중앙 영역에 배치될 수 있다. 제3 본딩 패드들(135)은 제3 반도체 칩들(130)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제3 본딩 패드들(135)은 제2 본딩 패드들(125)에 대응하도록 배치되고, 제3 재배선(136)을 통하여 제3 센터 패드들(134)과 전기적으로 연결될 수 있다. 이에 따라, 제3 본딩 패드들(135)은 제3 센터 패드들(134)을 통하여 제3 집적회로와 전기적으로 연결될 수 있다.(도 2c 참조)
제4 반도체 칩들(140)은 제3 반도체 칩들(130)과 마주보는 제7 면(140a) 및 제7 면에 대향하는 제8 면(140b)을 갖는다. 제4 반도체 칩들(140)은 제4 집적회로, 제4 센터 패드들(144) 및 제4 본딩 패드들(145)을 포함할 수 있다.
제4 집적회로는, 도 2c에 도시된 제2 집적회로(IC2)와 같이, 제7 면(140a)에 인접한 제4 반도체 칩들(140)의 내부에 배치될 수 있다. 제4 센터 패드들(144) 및 제4 본딩 패드들(145)은 제4 반도체 칩(140)의 제7 면(140a)에 배치된다. 제4 센터 패드들(144)은 제4 반도체 칩(140)의 중앙 영역에 배치될 수 있다. 제4 본딩 패드들(145)은 제4 반도체 칩들(140)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제4 본딩 패드들(145)은 제3 본딩 패드들(135)에 대응하도록 배치되고, 제4 재배선(146)을 통하여 제4 센터 패드들(144)과 전기적으로 연결될 수 있다. 이에 따라, 제4 본딩 패드들(145)은 제4 센터 패드들(144)을 통하여 제4 집적회로와 전기적으로 연결될 수 있다.(도 2c 참조)
제2 반도체 칩들(120), 제3 반도체 칩들(130), 제4 반도체 칩들(140) 및 패키지 기판(100)은 접착층(210)을 통하여 서로 부착될 수 있다.
제2 본딩 패드들(125), 제3 본딩 패드들(135) 및 제4 본딩 패드들(145)은 사이드 연결 방식으로 연결될 수 있다. 예를 들어, 제2 반도체 칩들(120), 제3 반도체 칩들(130), 제4 반도체 칩들(140)의 측벽에 측벽 절연막(32)이 형성되고, 측벽 절연막(32) 상에 금속 배선(30)이 형성될 수 있다. 금속 배선(30)은 제2 반도체 칩들(120), 제3 반도체 칩들(130), 및 제4 반도체 칩들(140) 사이로 연장하여 제2 본딩 패드들(125), 제3 본딩 패드들(135) 및 제4 본딩 패드들(145)에 연결될 수 있다. 금속 배선(30)은, 예를 들어 구리(Cu)를 포함할 수 있다.
본 발명의 개념의 제4 실시예에 따른 반도체 패키지(4)가 설명된다. 도 5는 본 발명의 개념의 제4 실시예에 따른 반도체 패키지의 단면도이다. 도 4a를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 5를 참조하여, 제3 반도체 칩들(130)은 제4 반도체 칩들(140)의 제4 본딩 패드들(145)을 노출하도록 패키지 기판(100)의 가장자리 방향으로 시프트될 수 있다. 제2 반도체 칩들(120)은 제3 반도체 칩들의 제3 본딩 패드들(135)을 노출하도록 패키지 기판(100)의 가장자리 방향으로 시프트될 수 있다.
제1 서브 와이어(14)가 개구부(101) 내에 제공되어, 제2 본딩 패드들(125)과 제3 본딩 패드들(135)을 전기적으로 연결할 수 있다. 제2 서브 와이어(16)가 개구부(101) 내에 제공되어, 제3 본딩 패드들(135)과 제4 본딩 패드들(145)을 전기적으로 연결할 수 있다.
본 발명의 개념의 제5 실시예에 따른 반도체 패키지(5)가 설명된다. 도 6a는 본 발명의 개념의 제5 실시예에 따른 반도체 패키지의 단면도이다. 도 6b 및 도 6c는 각각 도 6a의 A 및 B의 확대도들이다. 도 2a 내지 도 2e를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 6a 내지 도 6c를 참조하여, 제2 반도체 칩들(120)의 제2 집적회로(IC2)는 제4 면(120b)에 인접한 제2 반도체 칩(120)의 내부에 형성될 수 있다. 제2 센터 패드들(124) 및 제2 본딩 패드들(125)은 제2 반도체 칩(120)의 제4 면(120b)에 배치된다. 제2 센터 패드들(114)은 제2 반도체 칩(120)의 중앙 영역에 배치될 수 있다. 제2 본딩 패드들(125)은 제2 반도체 칩들(120)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제2 본딩 패드들(125)은 제1 본딩 패드들(115)에 대응하도록 배치되고, 제2 재배선(126)을 통하여 제2 센터 패드들(124)과 전기적으로 연결될 수 있다. 제2 센터 패드들(124)은 제2 콘택(127)을 통하여 제2 집적회로(IC2)와 전기적으로 연결될 수 있다. 제2 반도체 칩(120)의 제4 면(120b) 상에 제2 본딩 패드들(125)을 노출하는 제2 절연막(129)이 제공될 수 있다.
패키지 기판(100), 제1 반도체 칩(110) 및 제2 반도체 칩들(120)은 접착층(210)을 통하여 서로 부착될 수 있다. 접착층(210)은 에폭시 혹은 실리콘 재질의 절연성 막 혹은 테이프일 수 있다.
제2 반도체 칩들(120)은 제2 반도체 칩들의 제2 본딩 패드들(125)을 노출하도록 개구부(101)를 향하여 시프트된다. 제2 반도체 칩들(120)은 제1 본딩 패드들(115)을 노출할 수 있다. 제1 서브 와이어(12)가 개구부(101) 내에 제공되어, 제1 본딩 패드들(115)과 제2 본딩 패드들(125)을 전기적으로 연결할 수 있다.
본 발명의 개념의 제6 실시예에 따른 반도체 패키지(5)가 설명된다. 도 7은 본 발명의 개념의 제6 실시예에 따른 반도체 패키지의 단면도이다. 도 6a 내지 도 6c를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 7을 참조하여, 본 발명의 개념의 제6 실시예에 따른 반도체 패키지(5)는 패키지 기판(100)과 제2 반도체 칩들(120) 사이에 제공되고 서로 이격된 한 쌍의 제3 반도체 칩들(130), 및 패키지 기판(100)과 제3 반도체 칩들(130) 사이에 제공되고 서로 이격된 한 쌍의 제4 반도체 칩들(140)을 포함할 수 있다.
제3 반도체 칩들(130)은 제3 집적회로, 제3 센터 패드들(134) 및 제3 본딩 패드들(135)을 포함할 수 있다. 제3 반도체 칩들(130)은 제2 반도체 칩들(120)과 마주보는 제5 면(130a) 및 제5 면에 대향하는 제6 면(130b)을 갖는다.
제3 집적회로는, 도 6c에 도시된 제2 집적회로(IC2)와 같이, 제6 면(130b)에 인접한 제3 반도체 칩(130)의 내부에 형성될 수 있다. 제3 센터 패드들(134) 및 제3 본딩 패드들(135)은 제3 반도체 칩(130)의 제6 면(130b)에 배치된다. 제3 센터 패드들(134)은 제3 반도체 칩(130)의 중앙 영역에 배치될 수 있다. 제3 본딩 패드들(135)은 제3 반도체 칩들(130)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제3 본딩 패드들(135)은 제2 본딩 패드들(125)에 대응하도록 배치되고, 제3 재배선(136)을 통하여 제3 센터 패드들(134)과 전기적으로 연결될 수 있다. 이에 따라, 제3 본딩 패드들(135)은 제3 센터 패드들(134)을 통하여 제3 집적회로와 전기적으로 연결될 수 있다.(도 6c 참조)
제4 반도체 칩들(140)은 제4 집적회로, 제3 센터 패드들(144) 및 제4 본딩 패드들(145)을 포함한다. 제4 반도체 칩들(140)은 제3 반도체 칩들(130)과 마주보는 제7 면(140a) 및 제7 면에 대향하는 제8 면(140b)을 갖는다.
제4 집적회로는, 도 6c에 도시된 제2 집적회로(IC2)와 같이, 제8 면(140b)에 인접한 제4 반도체 칩(140)의 내부에 형성될 수 있다. 제4 센터 패드들(144) 및 제4 본딩 패드들(145)은 제4 반도체 칩(140)의 제8 면(140b)에 배치된다. 제4 센터 패드들(144)은 제4 반도체 칩(140)의 중앙 영역에 배치될 수 있다. 제4 본딩 패드들(145)은 제4 반도체 칩들(140)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제4 본딩 패드들(145)은 제3 본딩 패드들(135)에 대응하도록 배치되고, 제4 재배선(146)을 통하여 제4 센터 패드들(144)과 전기적으로 연결될 수 있다. 이에 따라, 제4 본딩 패드들(145)은 제4 센터 패드들(144)을 통하여 제4 집적회로와 전기적으로 연결될 수 있다.(도 6c 참조)
제3 반도체 칩들(130)은 제3 반도체 칩들의 제3 본딩 패드들(135)을 노출하도록 개구부(101)를 향하여 시프트될 수 있다. 제4 반도체 칩들(140)은 제4 반도체 칩들의 제4 본딩 패드들(145)을 노출하도록 개구부(101)를 향하여 시프트될 수 있다.
제2 서브 와이어(14)가 개구부(101) 내에 제공되어, 제2 본딩 패드들(125)과 제3 본딩 패드들(135)을 전기적으로 연결할 수 있다. 제3 서브 와이어(16)가 개구부(101) 내에 제공되어, 제3 본딩 패드들(135)과 제4 본딩 패드들(145)을 전기적으로 연결할 수 있다.
본 발명의 개념의 제7 실시예에 따른 반도체 패키지(7A)가 설명된다. 도 8a는 본 발명의 개념의 제7 실시예에 따른 반도체 패키지의 단면도이다. 도 8b는 도 8a의 A 의 확대도이다.
도 8a 및 도 8b를 참조하여, 반도체 패키지(7A)는 회로 패턴을 갖는 패키지 기판(100), 패키지 기판 상의 제1 반도체 칩(110), 및 제1 반도체 칩 상에 서로 이격된 한 쌍의 제2 반도체 칩들(120)을 포함한다.
패키지 기판(100)은 인쇄회로기판일 수 있다. 패키지 기판(100)은 회로 패턴(102)을 포함한다. 회로 패턴(102)은 패키지 기판(100)의 하면에 배치된 외부 패드(104)와 전기적으로 연결될 수 있다. 반도체 패키지(6)를 외부장치에 전기적으로 연결할 수 있는 솔더범프 혹은 솔더볼과 같은 외부 단자들(108)이 외부 패드(104)에 부착될 수 있다.
제1 반도체 칩(110)은 패키지 기판(100)과 마주보는 제1 면(110a) 및 제1 면에 대향하는 제2 면(110b)을 갖는다. 제1 반도체 칩(110)은 제1 집적회로(IC1), 관통전극들(TSV) 및 제1 본딩 패드(115)를 포함할 수 있다. 제1 집적회로(IC1)는 제2 면(110b)에 인접한 제1 반도체 칩(110)의 내부에 형성될 수 있다.
관통전극들(TSV)은 제1 반도체 칩(110)의 중앙 영역에 배치될 수 있다. 관통전극들(TSV)은 제1 반도체 칩(110)의 기판을 관통하여 형성되고, 제1 반도체 칩(110)의 제1 면(110a)의 하부 패드(111a) 및 제2 면(110b)의 상부 패드(111b)와 연결될 수 있다.
제1 본딩 패드들(115)은 관통전극들(TSV)과 분리되어 제1 반도체 칩(110)의 중앙 영역에 배치될 수 있다. 제1 본딩 패드들(115)은 제1 반도체 칩(110)의 제2 면(110b)에 배치된다. 제1 본딩 패드들(115)은 제1 콘택(117) 및 제1 내부 패드(118)를 통하여 제1 집적회로(IC1)와 전기적으로 연결된다. 제1 본딩 패드들(115)은 관통전극들(TSV)의 양측에 한 쌍으로 배치될 수 있다. 제1 본딩 패드들(115)은 제1 재배선(116)을 통하여 관통전극(TSV)와 전기적으로 연결될 수 있다. 제1 반도체 칩(110)의 제2 면(110b) 상에 제1 본딩 패드들(115)을 노출하는 제1 절연막(119)이 제공될 수 있다.
제1 반도체 칩(110)과 패키지 기판(100) 사이에 제1 범퍼들(22)이 제공되어, 관통전극(TSV)과 회로 패턴(102)을 전기적으로 연결할 수 있다. 반도체 패키지(6)는 제1 범퍼들(22)과 이격되어, 제1 반도체 칩(110)과 패키지 기판(100)을 지지하는 제1 더미 범퍼들(24)을 더 포함할 수 있다.
한 쌍의 제2 반도체 칩들(120)은 제1 반도체 칩(110)의 중앙 영역을 노출하도록 서로 이격된다. 제2 반도체 칩들(120)의 서로 마주보는 가장자리들은 제1 반도체 칩(110)의 중앙 영역에 인접할 수 있다. 제2 반도체 칩들(120)은 제1 반도체 칩(110)과 마주보는 제3 면(120a) 및 제3 면에 대향하는 제4 면(120b)을 갖는다. 제2 반도체 칩(120)은 제2 집적회로, 제2 센터 패드들(124) 및 제2 본딩 패드들(125)을 포함할 수 있다.
제2 집적회로는, 도 2c에 도시된 것과 같이, 제4 면(120b)에 인접한 제2 반도체 칩(120)의 내부에 형성될 수 있다. 제2 센터 패드들(124)은 제2 반도체 칩(120)의 중앙 영역에 배치될 수 있다. 제2 본딩 패드들(125)은 제2 반도체 칩들(120)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제2 센터 패드들(124) 및 제2 본딩 패드들(125)은 제2 반도체 칩(120)의 제4 면(120b)에 배치된다. 제2 본딩 패드들(125)은 제2 재배선(126)을 통하여 제2 센터 패드들(124)과 전기적으로 연결될 수 있다. 제2 센터 패드들(124)은 제2 집적회로와 전기적으로 연결될 수 있다. 이에 따라, 제2 본딩 패드들(125)은 제2 센터 패드들(124)을 통하여 제2 집적회로와 전기적으로 연결될 수 있다.
제2 반도체 칩(120)의 제3 면(120a)에 연결 패드들(127)이 제공된다. 연결 패드들(127)은 제2 본딩 패드들(125)에 대응되도록 제공될 수 있다. 제2 반도체 칩(120)의 제3 면(120a) 상에 연결 패드들(127)을 노출하는 제2 절연막(129)이 제공될 수 있다.
제2 본딩 패드들(125) 및 연결 패드들(127)은 사이드 연결 방식으로 연결될 수 있다. 예를 들어, 제2 반도체 칩들(120)의 측벽에 측벽 절연막(32)이 형성되고, 측벽 절연막(32) 상에 금속 배선(30)이 형성될 수 있다. 금속 배선(30)은 제2 반도체 칩들(120)의 제3 면(120a) 및 제4 면(120b)으로 연장하여 제2 본딩 패드들(125) 및 연결 패드들(127)에 연결될 수 있다. 금속 배선(30)은, 예를 들어 구리(Cu)를 포함할 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩들(120) 사이에 제2 범퍼들(26)이 제공되어, 연결 패드들(127)과 제1 본딩 패드들(115)을 연결할 수 있다. 반도체 패키지(6)는 제2 범퍼들(26)과 이격되어 제1 반도체 칩(110)과 제2 반도체 칩들(120)을 지지하는 제2 더미 범퍼들(28)을 더 포함할 수 있다.
본 발명의 개념의 제7 실시예의 변형에 따른 반도체 패키지(7B)가 설명된다. 도 9는 본 발명의 개념의 제7 실시예의 변형에 따른 반도체 패키지의 단면도이다. 도 8a 및 도 8b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9를 참조하여, 본 발명의 개념의 제7 실시예에 따른 반도체 패키지(7A)와는 달리, 본 발명의 개념의 제7 실시예의 변형에 따른 반도체 패키지(7B)의 제1 본딩 패드들(115)은, 제1 재배선(116)이 아닌, 본딩 와이어(10)를 통하여 관통전극(TSV)과 전기적으로 연결될 수 있다.
본 발명의 개념의 제8 실시예에 따른 반도체 패키지(8)가 설명된다. 도 10은 본 발명의 개념의 제8 실시예에 따른 반도체 패키지의 단면도이다. 도 8a 및 도 8b를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10을 참조하여, 본 발명의 개념의 제8 실시예에 따른 반도체 패키지(8)는 패키지 기판(100), 패키지 기판(100) 상의 제1 반도체 칩(110), 및 패키지 기판(100)과 제1 반도체 칩(110)의 사이에 실장되고 서로 이격된 한 쌍의 제2 반도체 칩들(120), 제2 반도체 칩들(120) 상에 제공되고 서로 이격된 한 쌍의 제3 반도체 칩들(130), 및 제3 반도체 칩들(130) 상에 제공되고 서로 이격된 한 쌍의 제4 반도체 칩들(140)을 포함할 수 있다.
제3 반도체 칩들(130)은 제3 집적회로, 제3 센터 패드들(134) 및 제3 본딩 패드들(135)을 포함할 수 있다. 제3 반도체 칩들(130)은 제2 반도체 칩들(120)과 마주보는 제5 면(130a) 및 제5 면에 대향하는 제6 면(130b)을 갖는다.
제3 집적회로는, 도 2c에 도시된 제2 집적회로(IC2)와 같이, 제6 면(130b)에 인접한 제3 반도체 칩들(130)의 내부에 배치될 수 있다. 제3 센터 패드들(134) 및 제3 본딩 패드들(135)은 제3 반도체 칩(120)의 제6 면(130b)에 배치된다. 제3 센터 패드들(134)은 제3 반도체 칩(130)의 중앙 영역에 배치될 수 있다. 제3 본딩 패드들(135)은 제3 반도체 칩들(130)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제3 본딩 패드들(135)은 제2 본딩 패드들(125)에 대응하도록 배치되고, 제3 재배선(136)을 통하여 제3 센터 패드들(134)과 전기적으로 연결될 수 있다. 이에 따라, 제3 본딩 패드들(135)은 제3 센터 패드들(134)을 통하여 제3 집적회로와 전기적으로 연결될 수 있다.(도 2c 참조)
제4 반도체 칩들(140)은 제4 집적회로, 제4 센터 패드들(144) 및 제4 본딩 패드들(145)을 포함할 수 있다. 제4 반도체 칩들(140)은 제3 반도체 칩들(130)과 마주보는 제7 면(140a) 및 제7 면에 대향하는 제8 면(140b)을 갖는다.
제4 집적회로는, 도 2c에 도시된 제2 집적회로(IC2)와 같이, 제8 면(140b)에 인접한 제4 반도체 칩들(140)의 내부에 배치될 수 있다. 제4 센터 패드들(144) 및 제4 본딩 패드들(145)은 제4 반도체 칩(140)의 제8 면(140b)에 배치된다. 제4 센터 패드들(144)은 제4 반도체 칩(140)의 중앙 영역에 배치될 수 있다. 제4 본딩 패드들(145)은 제4 반도체 칩들(140)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제4 본딩 패드들(145)은 제3 본딩 패드들(135)에 대응하도록 배치되고, 제4 재배선(146)을 통하여 제4 센터 패드들(144)과 전기적으로 연결될 수 있다. 이에 따라, 제4 본딩 패드들(145)은 제4 센터 패드들(144)을 통하여 제4 집적회로와 전기적으로 연결될 수 있다.(도 2c 참조)
제2 반도체 칩들(120), 제3 반도체 칩들(130) 및 제4 반도체 칩들(140)은 접착층(210)을 통하여 서로 부착될 수 있다.
연결 패드들(127), 제2 본딩 패드들(125), 제3 본딩 패드들(135) 및 제4 본딩 패드들(145)은 사이드 연결 방식으로 연결될 수 있다. 예를 들어, 도 8b와 같이, 제2 반도체 칩들(120), 제3 반도체 칩들(130), 제4 반도체 칩들(140)의 측벽에 측벽 절연막(32)이 형성되고, 측벽 절연막(32) 상에 금속 배선(30)이 형성될 수 있다. 금속 배선(30)은 연결 패드들(127), 제2 본딩 패드들(125), 제3 본딩 패드들(135) 및 제4 본딩 패드들(145)에 연결될 수 있다. 금속 배선(30)은, 예를 들어 구리(Cu)를 포함할 수 있다.
본 발명의 개념의 제9 실시예에 따른 반도체 패키지(9)가 설명된다. 도 11은 본 발명의 개념의 제9 실시예에 따른 반도체 패키지의 단면도이다. 도 10을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 11을 참조하여, 제3 반도체 칩들(130)은 제2 반도체 칩들(120)의 제2 본딩 패드들(125)을 노출하도록 패키지 기판(100)의 가장자리 방향으로 시프트되고, 제4 반도체 칩들(140)은 제3 반도체 칩들(130)의 제3 본딩 패드들(135)을 노출하도록 패키지 기판(100)의 가장자리 방향으로 시프트될 수 있다.
연결 패드들(127), 제2 본딩 패드들(125), 제3 본딩 패드들(135) 및 제4 본딩 패드들(145)은 사이드 연결 방식으로 연결될 수 있다.
본 발명의 개념의 제10 실시예에 따른 반도체 패키지(10)가 설명된다. 도 12는 본 발명의 개념의 제10 실시예에 따른 반도체 패키지의 단면도이다. 도 11을 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 12를 참조하여, 제2 반도체 칩들(110)은 접착층(210)을 통하여 패키지 기판(100)에 부착될 수 있다. 제3 반도체 칩들(130)은 제2 반도체 칩들(120)의 제2 본딩 패드들(125)을 노출하도록 패키지 기판(100)의 가장자리 방향으로 시프트되고, 제4 반도체 칩들(140)은 제3 반도체 칩들(130)의 제3 본딩 패드들(135)을 노출하도록 패키지 기판(100)의 가장자리 방향으로 시프트될 수 있다.
제1 본딩 패드들(115)과 제2 본딩 패드들(125)은 제1 서브 와이어(12), 제2 본딩 패드들(125)과 제3 본딩 패드들(135)은 제2 서브 와이어(14), 제3 본딩 패드들(135)과 제4 본딩 패드들(145)은 제3 서브 와이어(16)를 통하여 연결될 수 있다.
전술한 실시예들 7 내지 9의 제1 본딩 패드들(115)은, 제1 재배선이 아닌, 도 9를 참조하여 설명된 바와 같이 메인 본딩 와이어(10)를 통하여 관통전극(TSV)과 전기적으로 연결될 수 있다.
본 발명의 개념의 제11 실시예에 따른 반도체 패키지(11)가 설명된다. 도 13a는 본 발명의 개념의 제11 실시예에 따른 반도체 패키지의 단면도이고, 도 13b 및 도 13c는 각각 도 13a의 A 및 B의 확대도들이다.
도 13a 내지 도 13c를 참조하여, 반도체 패키지(10)는 회로 패턴(102)을 갖는 패키지 기판(100), 패키지 기판 상의 제1 반도체 칩(110), 및 제1 반도체 칩 상에 서로 이격된 한 쌍의 제2 반도체 칩들(120)을 포함한다.
패키지 기판(100)은 인쇄회로기판일 수 있다. 패키지 기판(100)은 회로 패턴(102)을 포함한다. 회로 패턴(102)은 패키지 기판(100)의 하면에 배치된 외부 패드(104)와 전기적으로 연결된다. 반도체 패키지(6)를 외부장치에 전기적으로 연결할 수 있는 솔더범프 혹은 솔더볼과 같은 하나 혹은 그 이상의 외부 단자들(108)이 외부 패드(104)에 부착될 수 있다.
제1 반도체 칩(110)은 패키지 기판(100)과 마주보는 제1 면(110a) 및 제1 면에 대향하는 제2 면(110b)을 갖는다. 제1 반도체 칩(110)은 제1 집적회로(IC1), 관통전극들(TSV) 및 제1 본딩 패드(115)를 포함할 수 있다. 제1 집적회로(IC1)는 제1 면(110a)에 인접한 제1 반도체 칩(110)의 내부에 형성될 수 있다.
관통전극들(TSV)은 제1 반도체 칩(110)의 중앙 영역에 배치될 수 있다. 관통전극들(TSV)은 제1 반도체 칩(110)의 기판을 관통하여 형성되고, 제1 반도체 칩(110)의 제1 면(110a)의 하부 패드(111b) 및 제2 면(110b)의 상부 패드(111a)와 연결될 수 있다.
제1 본딩 패드들(115)은 관통전극들(TSV)과 분리되어 제1 반도체 칩(110)의 중앙 영역에 배치될 수 있다. 제1 본딩 패드들(115)은 제1 반도체 칩(110)의 제1 면(110a)에 배치된다. 제1 본딩 패드들(115)은 제1 콘택(117) 및 제1 내부 패드(118)를 통하여 제1 집적회로(IC1)와 전기적으로 연결된다. 제1 본딩 패드들(115)은 관통전극들(TSV)에 인접하여 배치될 수 있다. 제1 본딩 패드들(115)은 제1 재배선(116)을 통하여 관통전극(TSV)와 전기적으로 연결될 수 있다.
제1 반도체 칩(110)과 패키지 기판(100) 사이에 제1 범퍼들(22)이 제공되어, 제1 본딩 패드들(115)과 회로 패턴(102)을 전기적으로 연결할 수 있다. 제1 반도체 칩(110)과 패키지 기판(100) 사이에 제1 범퍼들(22)과 이격된 제1 더미 범퍼들(24)이 추가적으로 제공될 수 있다.
제1 반도체 칩(110)의 제1 면(110a)에 제1 절연막(119)이 제공되어, 제1 본딩 패드들(115)을 노출할 수 있다.
한 쌍의 제2 반도체 칩들(120)은 제1 반도체 칩(110)의 중앙 영역을 노출하도록 서로 이격된다. 제2 반도체 칩들(120)의 서로 마주보는 가장자리들은 제1 반도체 칩(110)의 중앙 영역에 인접할 수 있다. 제2 반도체 칩들(120)은 제1 반도체 칩(110)과 마주보는 제3 면(120a) 및 제3 면에 대향하는 제4 면(120b)을 갖는다. 제2 반도체 칩(120)은 제2 집적회로(IC2), 제2 센터 패드들(124) 및 제2 본딩 패드들(125)을 포함할 수 있다.
제2 집적회로(IC2)는 제3 면(120a)에 인접한 제2 반도체 칩(120)의 내부에 형성될 수 있다. 제2 센터 패드들(114)은 제2 반도체 칩(120)의 중앙 영역에 배치될 수 있다.
제2 본딩 패드들(125)은 제2 반도체 칩들(120)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제2 센터 패드들(124) 및 제2 본딩 패드들(125)은 제2 반도체 칩(120)의 제3 면(120a)에 배치된다. 제2 본딩 패드들(125)은 제2 재배선(126)을 통하여 제2 센터 패드들(124)과 전기적으로 연결될 수 있다. 제2 센터 패드들(124)은 제2 콘택(127)을 통하여 제2 집적회로(IC2)와 전기적으로 연결될 수 있다. 제2 반도체 칩(120)의 제3 면(120a) 상에 제2 본딩 패드들(125)을 노출하는 제2 부 절연막(129)이 제공될 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩들(120) 사이에 제2 범퍼들(26)이 제공되어, 제2 본딩 패드들(125)과 상부 패드(119b)를 연결할 수 있다. 제1 반도체 칩(110)과 제2 반도체 칩들(120) 사이에 제2 범퍼들(26)과 이격된 제2 더미 범퍼들(28)이 추가적으로 제공될 수 있다.
본 발명의 개념의 제12 실시예에 따른 반도체 패키지(12)가 설명된다. 도 14는 본 발명의 개념의 제12 실시예에 따른 반도체 패키지의 단면도이다. 도 13a 내지 도 13c를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14를 참조하여, 본 발명의 개념의 제12 실시예에 따른 반도체 패키지(11)는 패키지 기판(100), 패키지 기판(100) 상의 제1 반도체 칩(110), 및 패키지 기판(100)과 제1 반도체 칩(110)의 사이에 실장되고 서로 이격된 한 쌍의 제2 반도체 칩들(120), 제2 반도체 칩들(120) 상에 제공되고 서로 이격된 한 쌍의 제3 반도체 칩들(130), 및 제3 반도체 칩들(130) 상에 제공되고 서로 이격된 한 쌍의 제4 반도체 칩들(140)을 더 포함할 수 있다.
제3 반도체 칩들(130)은 제3 집적회로, 제3 센터 패드들(134) 및 제3 본딩 패드들(135)을 가질 수 있다. 제3 본딩 패드들(135)은 제3 집적회로와 전기적으로 연결될 수 있다. 제3 반도체 칩들(130)은 제2 반도체 칩들(120)과 마주보는 제5 면(130a) 및 제5 면에 대향하는 제6 면(130b)을 갖는다.
제3 집적회로는, 도 13c에 도시된 제2 집적회로(IC2)와 같이, 제5 면(130a)에 인접한 제3 반도체 칩들(130)의 내부에 배치될 수 있다. 제3 센터 패드들(134) 및 제3 본딩 패드들(135)은 제3 반도체 칩(120)의 제5 면(130a)에 배치된다. 제3 센터 패드들(134)은 제3 반도체 칩(130)의 중앙 영역에 배치될 수 있다. 제3 본딩 패드들(135)은 제3 반도체 칩들(130)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제3 본딩 패드들(135)은 제2 본딩 패드들(125)에 대응하도록 배치되고, 제3 재배선(136)을 통하여 제3 센터 패드들(134)과 전기적으로 연결될 수 있다. 이에 따라, 제3 본딩 패드들(135)은 제3 센터 패드들(134)을 통하여 제3 집적회로와 전기적으로 연결될 수 있다.(도 13c 참조)
제4 반도체 칩들(140)은 제4 집적회로, 제4 센터 패드들(144) 및 서로 마주보는 그들의 가장자리에 배치되는 제4 본딩 패드들(145)을 포함할 수 있다. 제4 반도체 칩들(140)은 제3 반도체 칩들(130)과 마주보는 제7 면(140a) 및 제7 면에 대향하는 제8 면(140b)을 갖는다.
제4 집적회로는, 도 13c에 도시된 제2 집적회로(IC2)와 같이, 제7 면(140a)에 인접한 제4 반도체 칩들(140)의 내부에 배치될 수 있다. 제4 센터 패드들(144) 및 제4 본딩 패드들(145)은 제4 반도체 칩(140)의 제7 면(140a)에 배치된다. 제4 센터 패드들(144)은 제4 반도체 칩(140)의 중앙 영역에 배치될 수 있다. 제4 본딩 패드들(145)은 제4 반도체 칩들(140)의 서로 마주보는 가장자리들에 인접하여 배치될 수 있다. 제4 본딩 패드들(145)은 제3 본딩 패드들(135)에 대응하도록 배치되고, 제4 재배선(146)을 통하여 제4 센터 패드들(144)과 전기적으로 연결될 수 있다. 이에 따라, 제4 본딩 패드들(145)은 제4 센터 패드들(144)을 통하여 제4 집적회로와 전기적으로 연결될 수 있다.(도 13c 참조)
제2 반도체 칩들(120), 제3 반도체 칩들(130) 및 제4 반도체 칩들(140)은 접착층(210)을 통하여 서로 부착될 수 있다.
제2 본딩 패드들(125), 제3 본딩 패드들(135) 및 제4 본딩 패드들(145)은, 도 10과 같이, 사이드 연결 방식으로 연결될 수 있다.
본 발명의 개념의 제13 실시예에 따른 반도체 패키지(13)가 설명된다. 도 15는 본 발명의 개념의 제13 실시예에 따른 반도체 패키지의 단면도이다. 도 14를 참조하여 설명된 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15를 참조하여, 제3 반도체 칩들(130)은 제3 반도체 칩들(130)의 제3 본딩 패드들(135)을 노출하도록 패키지 기판(100)의 중앙 방향으로 시프트되고, 제4 반도체 칩들(140)은 제4 반도체 칩들(140)의 제4 본딩 패드들(145)을 노출하도록 패키지 기판(100)의 중앙 방향으로 시프트될 수 있다.
제2 본딩 패드들(125)과 제3 본딩 패드들(135)은 제1서브 와이어(12), 제3 본딩 패드들(135) 및 제4 본딩 패드들(145)은 제2 서브 와이어(14)를 통하여 연결될 수 있다.
전술한 실시예들 11 내지 13에서는, 제1 반도체 칩(110)의 제1 집적회로(IC1)는 제1 면(110a)에 인접한 제1 반도체 칩(110)의 내부에 형성되고, 제1 본딩 패드들(115)은 제1 반도체 칩(110)의 제1 면(110a)에 배치되는 것으로 설명되었다. 그러나 이에 한정되지 않는다. 도 8a 및 도 8b를 참조하여 설명된 것과 같이, 제1 반도체 칩(110)의 제1 집적회로(IC1)는 제2 면(110b)에 인접한 제1 반도체 칩(110)의 내부에 형성되고, 제1 본딩 패드들(115)은 제1 반도체 칩(110)의 제2 면(110b)에 배치될 수 있을 것이다.
전술한 실시예들 3 내지 13에서는, 본딩 패드들이 센터 패드들에 연결된 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들면, 도 3a 내지 도 3e를 참조하여 설명된 실시예 2와 같이, 집적회로가 센터 패드들 없이 반도체 칩들의 가장자리에 인접하여 배치된 엣지 패드들, 즉 본딩 패드들에 집적 전기적으로 연결될 수 있다.
전술한 실시예들 4, 5, 6, 10 및 13은 서브 와이어들을 사용하는 와이어 본딩으로 본딩 패트들을 연결하는 것을 설명하였으나, 이에 한정되지 않는다. 예를 들어, 도 11을 참조하여 설명된 사이드 연결 방식으로 연결될 수 있다.
도 16은 본 발명의 실시예들에 따른 전자 시스템(1000)을 보여주는 블록도이다. 도 16을 참조하여, 전자 시스템(1000)은 본 발명의 실시예들에 따른 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(1000)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 메모리 시스템(1120), 프로세서(1130), 램(1140), 및 유저인터페이스(1160)를 포함할 수 있고, 이들은 버스(Bus, 1110)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1130)는 프로그램을 실행하고 전자 시스템(700)을 제어하는 역할을 할 수 있다. 램(1140)은 프로세서(1130)의 동작 메모리로서 사용될 수 있다. 예를 들어, 메모리 시스템(1120), 프로세서(1130) 및 램(1140)은 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 또는 프로세서(1130)와 램(1140)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1110)는 전자 시스템(1000)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1120)은 프로세서(1130)의 동작을 위한 코드, 프로세서(1130)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다.
도 16의 전자 시스템은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 16의 전자 시스템은, 예를 들어 스마트 폰과 같은 모바일 기기, 컴퓨터, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 서버, 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (32)

  1. 그의 중앙에 개구부를 갖고, 상기 개구부에 인접하여 회로 패턴을 갖는 패키지 기판;
    상기 패키지 기판 상에, 제1 집적회로, 상기 개구부에 노출된 그의 중앙 영역에 배치되고 제1 와이어를 통하여 상기 회로 패턴에 전기적으로 연결되는 제1 센터 패드, 및 상기 제1 센터 패드와 분리되어 그의 중앙 영역에 배치되고 상기 제1 집적회로와 전기적으로 연결되는 제1 본딩 패드들을 갖는 제1 반도체 칩;
    상기 패키지 기판과 상기 제1 반도체 칩의 사이에 실장되고, 제2 집적회로, 및 서로 마주보는 그들의 가장자리에 인접하여 상기 제1 본딩 패드들에 대응하도록 배치되고 상기 제2 집적회로와 전기적으로 연결되는 제2 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제2 반도체 칩들; 및
    상기 제1 본딩 패드들과 상기 제2 본딩 패드들을 전기적으로 연결하는 연결 부재를 포함하고,
    상기 제1 반도체 칩은 상기 제2 반도체 칩들 각각의 2배의 저장용량을 갖고, 총 저장용량은 상기 제1 반도체 칩의 저장용량의 2n 배인 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제1 센터 패드는 상기 제1 집적회로를 통하여 상기 제1 본딩 패드들과 전기적으로 연결되는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제1 반도체 칩은 상기 패키지 기판과 마주보는 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 센터 패드, 상기 제1 본딩 패드들은 상기 제1 면에 배치되고,
    상기 제2 반도체 칩들은 상기 제1 반도체 칩의 상기 제1 면과 마주보는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제2 본딩 패드들은 상기 제3 면에 배치되는 반도체 패키지.
  4. 청구항 3에 있어서,
    상기 제2 반도체 칩들은 그들의 중앙 영역에 배치되고 상기 제2 집적회로에 연결된 제2 센터 패드들을 더 포함하고, 상기 제2 센터 패드들은 제2 재배선층을 통하여 상기 제2 본딩 패드들과 전기적으로 연결되는 반도체 패키지.
  5. 청구항 3에 있어서,
    상기 제2 집적회로는 그들의 중앙 영역의 제2 센터 패드들 없이 상기 제2 본딩 패드들과 전기적으로 연결되는 반도체 패키지.
  6. 청구항 3에 있어서,
    상기 패키지 기판과 상기 제2 반도체 칩들 사이에 제공되고, 제3 집적회로 및 서로 마주보는 그들의 가장자리에 배치되고 상기 제3 집적회로와 전기적으로 연결되는 제3 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제3 반도체 칩들; 및
    상기 패키지 기판과 상기 제3 반도체 칩들 사이에 제공되고, 제4 집적회로 및 서로 마주보는 그들의 가장자리에 상기 제4 집적회로와 전기적으로 연결되는 제4 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제4 반도체 칩들을 더 포함하고,
    상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 사이드 연결 방식 또는 와이어 연결 방식으로 연결되는 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 제3 반도체 칩들은 상기 제2 반도체 칩들과 마주보는 제5 면 및 상기 제5 면에 대향하는 제6 면을 갖고, 상기 제3 본딩 패드들은 상기 제5 면에 배치되고,
    상기 제4 반도체 칩들은 상기 제3 반도체 칩의 상기 제6 면과 마주보는 제7 면 및 상기 제7 면에 대향하는 제8 면을 갖고, 상기 제4 본딩 패드들은 상기 제7 면에 배치되는 반도체 패키지.
  8. 청구항 3에 있어서,
    상기 연결 부재는 상기 제1 반도체 칩과 상기 제2 반도체 칩들 사이에 배치되는 제1 범퍼들을 포함하는 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 제1 반도체 칩은 상기 패키지 기판과 마주보는 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 상기 제1 센터 패드 및 상기 제1 본딩 패드들은 상기 제1 면에 배치되고,
    상기 제2 반도체 칩들은 상기 제1 반도체 칩의 상기 제1 면과 마주보는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 상기 제2 본딩 패드들은 상기 제4 면에 배치되는 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 연결 부재는 제2 와이어를 포함하고,
    상기 제2 반도체 칩들은 상기 제2 반도체 칩들의 상기 제2 본딩 패드를 노출하도록 상기 패키지 기판의 상기 개구부를 향하여 시프트되고, 상기 제2 반도체 칩들은 상기 제1 본딩 패드들을 노출하는 반도체 패키지.
  11. 청구항 9에 있어서,
    상기 패키지 기판과 상기 제2 반도체 칩들 사이에 제공되고, 제3 집적회로 및 서로 마주보는 그들의 가장자리에 배치되고 상기 제3 집적회로와 전기적으로 연결되는 제3 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제3 반도체 칩들; 및
    상기 패키지 기판과 상기 제3 반도체 칩들 사이에 제공되고, 제4 집적회로 및 서로 마주보는 그들의 가장자리에 상기 제4 집적회로와 전기적으로 연결되는 제4 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제4 반도체 칩들을 더 포함하는 반도체 패키지.
  12. 청구항 11에 있어서,
    상기 제3 반도체 칩들은 상기 제2 반도체 칩들과 마주보는 제5 면 및 상기 제5 면에 대향하는 제6 면을 갖고, 상기 제3 본딩 패드들 및 상기 제3 집적회로는 상기 제6 면에 배치되고,
    상기 제4 반도체 칩들은 상기 제3 반도체 칩의 상기 제6 면과 마주보는 제7 면 및 상기 제7 면에 대향하는 제8 면을 갖고, 상기 제4 본딩 패드들 및 상기 제4 집적회로는 상기 제8 면에 배치되는 반도체 패키지.
  13. 청구항 12에 있어서,
    상기 제3 반도체 칩들은 상기 제3 반도체 칩들의 상기 제3 본딩 패드를 노출하도록 상기 패키지 기판의 상기 개구부를 향하여 시프트되고,
    상기 제4 반도체 칩들은 상기 제4 반도체 칩들의 상기 제4 본딩 패드를 노출하도록 상기 패키지 기판의 상기 개구부를 향하여 시프트되고,
    상기 제2 본딩 패드들과 상기 제3 본딩 패드들은 제3 와이어를 통하여 연결되고, 상기 제3 본딩 패드들과 상기 제4 본딩 패드들은 제4 와이어를 통하여 연결되는 반도체 패키지.
  14. 회로 패턴을 갖는 패키지 기판;
    상기 패키지 기판 상에, 상기 패키지 기판과 마주보는 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖고, 제1 집적회로, 및 그의 중앙 영역에 배치되고 상기 회로 패턴에 전기적으로 연결되는 관통 전극을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에, 상기 제1 반도체 칩과 마주보는 제3 면 및 상기 제3 면에 대향하는 제4 면을 갖고, 제2 집적회로를 포함하고 서로 이격된 한 쌍의 제2 반도체 칩들을 포함하는 반도체 패키지.
  15. 청구항 14에 있어서,
    상기 제2 반도체 칩들은 상기 제1 반도체 칩의 2배의 저장용량을 갖고, 총 저장용량은 상기 제1 반도체 칩의 저장용량의 2n 배인 반도체 패키지.
  16. 청구항 14에 있어서,
    상기 제1 반도체 칩과 상기 패키지 기판 사이에 제공되고, 상기 관통전극과 상기 회로 패턴을 전기적으로 연결하는 제1 범퍼를 더 포함하는 반도체 패키지.
  17. 청구항 14에 있어서,
    상기 제1 반도체 칩은 상기 제2 면에 배치되고 상기 관통 전극에 연결된 제1 본딩 패드들을 더 포함하고,
    상기 제2 반도체 칩들은 상기 제4 면에 배치되어 상기 제2 집적회로에 전기적으로 연결되는 제2 본딩 패드들을 더 포함하는 반도체 패키지.
  18. 청구항 17에 있어서,
    상기 제2 반도체 칩들 상에 제공되고, 제3 집적회로, 및 서로 마주보는 그들의 가장자리에 상기 제3 집적회로와 연결되는 제3 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제3 반도체 칩들; 및
    상기 제3 반도체 칩들 상에 제공되고, 제4 집적회로, 및 서로 마주보는 그들의 가장자리에 상기 제4 집적회로와 연결되는 제4 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제4 반도체 칩들을 더 포함하는 반도체 패키지.
  19. 청구항 18에 있어서,
    상기 제3 반도체 칩들은 상기 제2 반도체 칩들과 마주보는 제5 면 및 상기 제5 면에 대향하는 제6 면을 갖고, 상기 제3 본딩 패드들은 상기 제6 면에 배치되고,
    상기 제4 반도체 칩들은 상기 제3 반도체 칩의 상기 제6 면과 마주보는 제7 면 및 상기 제7 면에 대향하는 제8 면을 갖고, 상기 제4 본딩 패드들은 상기 제8 면에 배치되는 반도체 패키지.
  20. 청구항 19에 있어서,
    상기 제2 반도체 칩들은 상기 제3 면에 배치된 연결 패드들을 더 포함하고,
    상기 반도체 패키지는, 상기 제1 반도체 칩과 상기 제2 반도체 칩들 사이에 배치되고, 상기 연결 패드들과 상기 제1 본딩 패드를 전기적으로 연결하는 제2 범퍼들을 더 포함하는 반도체 패키지.
  21. 청구항 20에 있어서,
    상기 연결 패드, 상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 사이드 연결 방식으로 연결되는 반도체 패키지.
  22. 청구항 19에 있어서,
    상기 제3 반도체 칩들은 상기 제2 반도체 칩들의 상기 제2 본딩 패드들을 노출하도록 상기 패키지 기판의 가장자리 방향으로 시프트되고,
    상기 제4 반도체 칩들은 상기 제3 반도체 칩들의 상기 제3 본딩 패드들을 노출하도록 상기 패키지 기판의 가장자리 방향으로 시프트되는 반도체 패키지.
  23. 청구항 22에 있어서,
    상기 제2 반도체 칩들은 상기 제3 면에 배치된 연결 패드들을 더 포함하고,
    상기 반도체 패키지는, 상기 제1 반도체 칩과 상기 제2 반도체 칩들 사이에 배치되고, 상기 연결 패드들과 상기 제1 본딩 패드를 연결하는 제2 범퍼들을 더 포함하고,
    상기 연결 패드들, 상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 사이드 연결 방식으로 연결되는 반도체 패키지.
  24. 청구항 23에 있어서,
    상기 제1 본딩 패드, 상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 와이어 본딩 방식으로 연결되는 반도체 패키지.
  25. 청구항 17에 있어서,
    상기 제1 본딩 패드는 상기 제1 면에 배치된 반도체 패키지.
  26. 청구항 14에 있어서,
    상기 제1 반도체 칩은 상기 제1 면에 배치되고 상기 관통 전극에 연결된 제1 본딩 패드들을 더 포함하고,
    상기 제2 반도체 칩들은 상기 제3 면에 배치되어 상기 제2 집적회로에 전기적으로 연결되는 제2 본딩 패드들을 더 포함하는 반도체 패키지.
  27. 청구항 26에 있어서,
    상기 제2 반도체 칩들 상에 제공되고, 제3 집적회로, 및 서로 마주보는 그들의 가장자리에 상기 제3 집적회로와 연결되는 제3 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제3 반도체 칩들; 및
    상기 제3 반도체 칩들 상에 제공되고, 제4 집적회로, 및 서로 마주보는 그들의 가장자리에 상기 제4 집적회로와 연결되는 제4 본딩 패드들을 갖고, 서로 이격된 한 쌍의 제4 반도체 칩들을 더 포함하는 반도체 패키지.
  28. 청구항 27에 있어서,
    상기 제3 반도체 칩들은 상기 제2 반도체 칩들과 마주보는 제5 면 및 상기 제5 면에 대향하는 제6 면을 갖고, 상기 제3 본딩 패드들은 상기 제5 면에 배치되고,
    상기 제4 반도체 칩들은 상기 제3 반도체 칩의 상기 제6 면과 마주보는 제7 면 및 상기 제7 면에 대향하는 제8 면을 갖고, 상기 제4 본딩 패드들은 상기 제7 면에 배치되는 반도체 패키지.
  29. 청구항 28에 있어서,
    상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 사이드 연결 방식으로 연결되는 반도체 패키지.
  30. 청구항 28에 있어서,
    상기 제3 반도체 칩들은 상기 제3 본딩 패드들을 노출하도록 상기 패키지 기판의 중앙 방향으로 시프트되고,
    상기 제4 반도체 칩들은 상기 제4 본딩 패드들을 노출하도록 상기 패키지 기판의 중앙 방향으로 시프트되는 반도체 패키지.
  31. 청구항 30에 있어서,
    상기 제2 본딩 패드들, 상기 제3 본딩 패드들 및 상기 제4 본딩 패드들은 와이어 본딩 방식으로 연결되는 반도체 패키지.
  32. 청구항 27에 있어서,
    상기 반도체 패키지는, 상기 제1 반도체 칩과 상기 제2 반도체 칩들 사이에 배치되고, 상기 제2 본딩 패드들과 상기 관통 전극을 연결하는 제2 범퍼를 더 포함하는 반도체 패키지.
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