KR20120031690A - 임베디드 패키지 및 그 형성방법 - Google Patents

임베디드 패키지 및 그 형성방법 Download PDF

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Abstract

임베디드 패키지 및 그 형성방법이 개시되어 있다. 개시된 임베디드 패키지는, 제1패드가 위치하는 제1패드부 및 상기 제1패드부와 인접하게 배치되며 상기 제1패드와 전기적으로 연결되는 제2패드가 위치하는 제2패드부를 포함하는 제1서브 기판과, 상기 제1서브 기판상에 부착되며 상기 제1패드부를 포함한 상기 제1서브 기판을 일부 노출하는 제1개구부, 상기 제2패드부 상에 배치되며 상기 제2패드에 대응되는 제3패드가 위치하는 제3패드부, 상기 제3패드부와 인접하게 배치되며 상기 제3패드와 전기적으로 연결되는 제4패드가 위치하는 제4패드부 및 상기 제3패드와 제2패드를 전기적으로 연결하는 제1관통비아를 갖는 제2서브 기판과, 상기 제1개구부에 탑재되며 상기 제1패드와 전기적으로 연결되는 제1반도체 칩과, 상기 제2서브 기판 및 상기 제1반도체 칩 상에 부착되며 상기 제1반도체 칩 및 상기 제3패드부를 노출하는 제2개구부, 상기 제4패드부 상에 배치되며 상기 제4패드에 대응되는 제5패드가 위치하는 제5패드부, 상기 제5패드부와 인접하게 배치되며 상기 제5패드와 전기적으로 연결되는 제6패드가 위치하는 제6패드부 및 상기 제5패드와 상기 제4패드를 전기적으로 연결하는 제2관통비아를 갖는 제3서브 기판과, 상기 제2개구부에 탑재되며 상기 제3패드와 전기적으로 연결된 제2반도체 칩을 포함하는 것을 특징으로 한다.

Description

임베디드 패키지 및 그 형성방법{EMBEDDED PACKAGE AND METHOD FOR FORMING THE SAME}
본 발명은 임베디드 패키지 및 그 형성방법에 관한 것이다.
최근, 전자기기의 소형화 추세에 따라 전자기기 내 반도체 장치가 실장될 공간은 계속 줄어들고 있는 반면, 전자기기의 다기능화, 고성능화 추세에 따라 전자기기는 더욱 많은 수의 반도체 장치를 필요로 하고 있다. 따라서 단위 체적당 반도체 장치의 실장 효율을 높일 수 있는 전자 부품의 패키징 기술이 더욱 요구되고 있다. 이러한 요구에 부응하여 개발된 패키징 기술이 CSP(Chip Scale Package)이다.
CSP는 칩 크기와 거의 같은 크기의 패키지를 의미하며 다이 인터페이스에 따라 와이어 본드(Wire bond), 탭 본드(Tab Bond), 플립칩(Flip-Chip) 등으로 분류된다. 특히, 최근에 각광받고 있는 플립칩 기술은 기판 위에 칩 표면을 범핑(Bumping)시켜 칩을 실장하는 것이다.
플립칩은 칩의 범프, 예컨대, 솔더 범프(solder bump)를 기판의 지정된 본딩 위치로 정렬시킨 후에 칩의 후면으로부터 가열 및 가압함으로써 기판에 실장될 수 있었다.
이와 같은 패키징 기술에 의하면, 칩과 기판의 전기적 접속 길이가 짧아지고, 패키지는 저열저항 및 저유전율의 특성을 갖는 장점이 있다. 또한, 패키지는 칩 크기로 소형화될 수 있다. 그러나 기판의 표면에 실장하는 기술이므로, 기판에 여러 가지의 전기소자 및 복수개의 칩을 탑재하는 경우에는 기판의 소형화에 한계가 있었고, 칩의 크기와 별도로 패키지의 크기를 조절하기 곤란한 문제점이 있었다. 또한, 칩과 기판간의 전기적 접속 길이를 단축시켜 제품의 구동능력을 더 향상시킬 필요가 있었다.
이와 같은 문제를 해결하기 위하여, 최근 칩을 기판 내부에 내장시키는 임베디드 패키지의 개발이 진행되고 있다.
본 발명의 목적은, 경박단소화 및 고용량화된 구조를 갖는 임베디드 패키지 및 그 형성방법을 제공하는데, 있다.
본 발명의 일 견지에 따른 임베디드 패키지는, 제1패드가 위치하는 제1패드부 및 상기 제1패드부와 인접하게 배치되며 상기 제1패드와 전기적으로 연결되는 제2패드가 위치하는 제2패드부를 포함하는 제1서브 기판과, 상기 제1서브 기판상에 부착되며 상기 제1패드부를 포함한 상기 제1서브 기판을 일부 노출하는 제1개구부, 상기 제2패드부 상에 배치되며 상기 제2패드에 대응되는 제3패드가 위치하는 제3패드부, 상기 제3패드부와 인접하게 배치되며 상기 제3패드와 전기적으로 연결되는 제4패드가 위치하는 제4패드부 및 상기 제3패드와 제2패드를 전기적으로 연결하는 제1관통비아를 갖는 제2서브 기판과, 상기 제1개구부에 탑재되며 상기 제1패드와 전기적으로 연결되는 제1반도체 칩과, 상기 제2서브 기판 및 상기 제1반도체 칩 상에 부착되며 상기 제1반도체 칩 및 상기 제3패드부를 노출하는 제2개구부, 상기 제4패드부 상에 배치되며 상기 제4패드에 대응되는 제5패드가 위치하는 제5패드부, 상기 제5패드부와 인접하게 배치되며 상기 제5패드와 전기적으로 연결되는 제6패드가 위치하는 제6패드부 및 상기 제5패드와 상기 제4패드를 전기적으로 연결하는 제2관통비아를 갖는 제3서브 기판과, 상기 제2개구부에 탑재되며 상기 제3패드와 전기적으로 연결된 제2반도체 칩을 포함하는 것을 특징으로 한다.
상기 제1서브 기판과 상기 제2서브 기판을 부착하는 제1접착부재와, 상기 제2서브 기판과 상기 제3서브 기판, 상기 제1반도체 칩과 상기 제3서브 기판을 부착하는 제2접착부재를 더 포함하는 것을 특징으로 한다.
상기 제1, 제2접착부재는 양면 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 한다.
상기 제1기판과 대응하는 상기 제1반도체 칩의 일면에 형성된 제1본딩 패드와 상기 제1기판의 상기 제1패드를 전기적으로 연결하는 제1연결부재와, 상기 제2기판과 대응하는 상기 제2반도체 칩의 일면에 형성된 제2본딩 패드와 상기 제2기판의 상기 제3패드를 전기적으로 연결하는 제2연결부재를 더 포함하는 것을 특징으로 한다.
상기 제1서브 기판과 상기 제1반도체 칩 사이에 상기 제1연결부재와 이격되게 배치되는 제1더미 연결부재와, 상기 제1반도체 칩과 상기 제2반도체 칩 사이에 상기 제2연결부재와 이격되게 배치되는 제2더미 연결부재를 더 포함하는 것을 특징으로 한다.
상기 제1,제2연결부재 및 상기 제1,제2더미 연결부재는 범프 또는 솔더볼을 포함하는 것을 특징으로 한다.
상기 제1반도체 칩과 상기 제1개구부에 의해 노출된 상기 제1,제2서브 기판 사이에 충진되는 제1갭필부재와, 상기 제2반도체 칩과 상기 제2개구부에 의해 노출된 상기 제1반도체 칩, 상기 제2, 제3서브 기판 사이에 충진되는 제2갭필부재를 더 포함하는 것을 특징으로 한다.
상기 제1반도체 칩과 상기 제1개구부에 의해 노출된 상기 제1서브 기판을 부착하고 상기 제1반도체 칩과 상기 제1패드를 전기적으로 연결하는 제1이방성 도전 필름과, 상기 제2반도체 칩과 상기 제2개구부에 의해 노출된 상기 제1반도체 칩 및 상기 제3패드부를 부착하고 상기 제2반도체 칩과 상기 제3패드를 전기적으로 연결하는 제2이방성 도전 필름을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 임베디드 패키지 형성방법은, 제1패드가 위치하는 제1패드부 및 상기 제1패드부와 인접하게 배치되며 상기 제1패드와 전기적으로 연결되는 제2패드가 위치하는 제2패드부를 갖는 제1서브 기판을 마련하는 단계와, 제1개구부, 제3패드가 위치하는 제3패드부, 상기 제3패드부와 인접하게 배치되며 상기 제3패드와 전기적으로 연결되는 제4패드가 위치하는 제4패드부 및 상기 제3패드와 연결되는 제1관통비아를 갖는 제2서브 기판을 상기 제1개구부를 통해 상기 제1패드부가 노출되고 상기 제1관통 비아가 상기 제2패드와 전기적으로 연결되도록 상기 제1서브 기판상에 부착하는 단계와, 상기 제1개구부에 상기 제1패드와 전기적으로 연결되도록 제1반도체 칩을 탑재하는 단계와, 제2개구부, 제5패드가 위치하는 제5패드부, 상기 제5패드부와 인접하게 배치되며 상기 제5패드와 전기적으로 연결되는 제6패드가 위치하는 제6패드부, 상기 제5패드와 연결되는 제2관통비아를 갖는 제3서브 기판을 상기 제2개구부를 통해 상기 제3패드부가 노출되고 상기 제2관통 비아가 상기 제4패드와 연결되도록 상기 제2서브 기판 및 제1반도체 칩 상에 부착하는 단계와, 상기 제2개구부에 상기 제3패드와 전기적으로 연결되도록 제2반도체 칩을 탑재하는 단계를 포함하는 것을 특징으로 한다.
상기 제2서브 기판을 상기 제1서브 기판상에 부착하는 단계는 상기 제2서브 기판을 제1접착부재를 매개로 상기 제1서브 기판상에 부착하는 단계이고, 상기 제3서브 기판을 상기 제2서브 기판 및 상기 제1반도체 칩 상에 부착하는 단계는 상기 제3서브 기판이 제2접착부재를 매개로 상기 제2서브 기판 및 상기 제1반도체 칩 상에 부착하는 단계인 것을 특징으로 한다.
상기 제1접착부재 및 상기 제2접착부재는 양면 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 한다.
상기 제1반도체 칩을 탑재하는 단계는 상기 제1기판과 대응하는 상기 제1반도체 칩의 일면에 형성된 제1본딩 패드와 상기 제1기판의 상기 제1패드를 제1연결부재에 의해 본딩하는 단계이고, 상기 제2반도체 칩을 탑재하는 단계는 상기 제2기판과 대응하는 상기 제2반도체 칩의 일면에 형성된 제2본딩 패드와 상기 제2기판의 상기 제3패드를 제2연결부재에 의해 본딩하는 단계인 것을 특징으로 한다.
상기 제1반도체 칩을 탑재하는 단계에서 상기 제1반도체 칩과 상기 제1서브 기판 사이에 제1더미 연결부재를 더 형성하고, 상기 제2반도체 칩을 탑재하는 단계에서 상기 제2반도체 칩과 제1반도체 칩사이에 제2더미 연결부재를 더 형성하는 것을 특징으로 한다.
상기 제1,제2연결부재 및 상기 제1,제2더미 연결부재는 범프 또는 솔더볼을 포함하는 것을 특징으로 하다.
상기 제1반도체 칩을 탑재하는 단계 후 상기 제1개구부에 제1갭필부재를 충진하는 단계를 더 포함하고, 상기 제2반도체 칩을 탑재하는 단계 후 상기 제2개구부에 제2갭필부재를 충진하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제1반도체 칩을 탑재하는 단계는 상기 제1반도체 칩을 이방성 도전 필름을 이용하여 상기 제1개구부에 부착하는 단계이고, 상기 제2반도체 칩을 탑재하는 단계는 상기 제2반도체 칩을 이방성 도전 필름을 이용하여 상기 제2개구부에 부착하는 단계인 것을 특징으로 한다.
본 발명에 따르면, 제한된 공간 내에 임베디드되는 반도체 칩의 개수가 증가되므로 임베드디 패키지의 경박단소화 및 고용량화를 이룰 수 있다.
도 1은 본 발명의 일 실시예에 의한 임베디드 패키지를 도시한 단면도이다.
도 2 도 1에 도시된 제1,제2,제3서브 기판을 도시한 분해 사시도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 의한 임베디드 패키지를 공정 수순에 따라서 도시한 단면도들이다.
도 8은 본 발명의 다른 실시예에 의한 임베디드 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 의한 임베디드 패키지를 도시한 단면도이고, 도 2는 도 1에 도시된 제1,제2,제3서브 기판(100,200,300)을 도시한 분해 사시도이다.
도 1을 참조하면, 본 발명의 실시예에 의한 임베디드 패키지는, 제1,제2,제3서브 기판(100, 200, 300) 및 제1,제2반도체 칩(400,500)을 포함한다. 그 외에, 제1,제2연결부재(610,630), 제1,제2더미 연결부재(620, 640), 제1,제2접착부재(710, 720) 및 제1,제2갭필부재(810,820)를 더 포함한다.
도 2 및 도 1을 다시 참조하면, 제1서브 기판(100)은 제1패드(110)가 위치하는 제1패드부(A1), 제2패드(120)가 위치하는 제2패드부(A2)를 갖는다. 그 외에, 볼랜드(130)를 더 가질 수 있다.
제1서브 기판(100)은 제1면(100A) 및 제1면(100A)과 대향하는 제2면(100B)을 갖는다
제1,제2패드부(A1, A2)는 제1면(100A)에 형성되며, 도 2에서 정의된 제1방향(First Direction, FD)을 따라서 순차적으로 배치된다.
제1패드부(A1)에는 복수개의 제1패드(110)들이 제1방향(FD)과 수직한 제2방향(Second Direction, SD)을 따라서 일렬로 배치되고, 제2패드부(A2)에는 제1패드(110)들에 각각 대응되는 제2패드(120)들이 제2방향(SD)을 따라서 일렬로 배치된다.
제1서브 기판(100)은, 다층의 회로 패턴들 및 서로 다른 층에 형성된 회로 패턴들을 전기적으로 연결하는 비아들로 이루어진 제1회로 배선(미도시)을 포함하며, 제1패드(110)들 및 각각의 제1패드(110)에 대응되는 제2패드(120)들은 제1회로 배선에 의하여 전기적으로 연결된다.
볼랜드(130)는 제2면(120)에 배치되며 제1회로 배선을 통해 제1패드(110) 또는/및 제2패드(120)와 전기적으로 연결된다.
제2서브 기판(200)은 제1서브 기판(100)의 제1면(100A) 상에 제1접착부재(710)를 매개로 부착된다. 제1접착부재(710)는 양면 접착 테이프 또는 접착 페이스트를 포함한다.
제2서브 기판(200)은 제1서브 기판(100)과 대향하는 제3면(200A) 및 제3면(200A)과 대향하는 제4면(200B)을 갖는다.
제2서브 기판(200)은 제3패드(210)가 위치하는 제3패드부(A3), 제4패드(120)가 위치하는 제4패드부(A4), 제1관통 비아(230) 및 제1개구부(240)를 포함한다.
제3,제4패드부(A3, A4)는 제3면(200A)에 형성된다. 제3패드부(A3)는 제1서브 기판(100)의 제2패드부(A2) 상에 배치되고, 제4패드부(A4)는 제3패드부(A3)와 제1방향(FD)을 따라 인접하여 배치된다.
제3패드부(A3)에는 제1서브 기판(100)의 제2패드(120)들에 각각 대응되는 제3패드(210)들이 제2방향(SD)을 따라서 일렬로 배치되고, 제4패드부(A4)에는 제3패드(210)들에 각각 대응되는 제4패드(220)들이 제2방향(SD)을 따라서 일렬로 배치된다.
제2서브 기판(200)은, 예를 들어, 다층의 회로 패턴들(미도시) 및 서로 다른층에 형성된 회로 패턴들을 전기적으로 연결하는 비아(미도시)로 이루어진 제2회로 배선(미도시)을 포함하며, 제3패드(210)들 및 각 제3패드(210)에 대응되는 제4패드(220)들은 제2회로 배선에 의하여 전기적으로 연결된다.
제1관통 비아(230)는 제3면(200A) 및 제4면(200B)을 관통하고 제3패드(210) 및 이에 대응되는 제2패드(120)를 전기적으로 연결한다. 본 실시예에서, 제2관통 비아(230)는 제3패드(210)를 관통한다. 이와 다르게, 제2관통 비아(230)는 제3패드(210)와 전기적으로 연결된 부분을 관통할 수도 있다.
제1개구부(240)는 제3면(200A) 및 제4면(200B)을 관통하고,제1패드부(A1)를 포함한 제1서브 기판(100)을 일부 노출한다. 본 실시예에서, 제1개구부(240), 제3패드부(A3) 및 제4패드부(A4)는 제1방향(FD)를 따라서 순차적으로 배치된다.
제1반도체 칩(400)은 제1개구부(240)에 탑재되며 제1서브 기판(100)의 제1패드(110)와 전기적으로 연결된다. 본 실시예에서, 제1반도체 칩(400)은 제2서브 기판(200)과 실질적으로 동일한 두께를 갖는다.
제1반도체 칩(400)은 제1서브 기판(100)에 대응되는 일면에 제1서브 기판(100)의 제1패드(110)와 전기적으로 연결되는 제1본딩 패드(410)를 갖는다. 제1반도체 칩(400)은 데이터를 저장 및 처리하는 회로부를 포함하며, 제1본딩 패드(410)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
제1연결부재(610) 및 제1더미 연결부재(620)는 제1서브 기판(100)과 제1반도체 칩(400) 사이에 배치된다. 제1연결부재(610)는 제1서브 기판(100)의 제1패드(110)와 제1반도체 칩(400)의 제1본딩 패드(410)를 전기적으로 연결한다. 제1더미 연결부재(620)는 제1연결부재(610)로 인한 제1반도체 칩(400)의 기울어짐이 발생되지 않도록 제1반도체 칩(400)을 지지한다. 제1더미 연결부재(620)는 제1연결부재(610)와 달리 전기 접속수단으로 기능하지 않는다. 제1연결부재 및 제1더미 연결부재(610,620)는 범프 또는 솔더볼을 포함한다.
제3서브 기판(300)은 제2서브 기판 및 제1반도체 칩(200, 400) 상에 제2접착부재(720)를 매개로 부착된다. 제2접착부재(720)는 양면 접착 테이프 또는 접착 페이스트를 포함한다.
제3서브 기판(300)은 제2서브 기판 및 제1반도체 칩(200, 400)과 대향하는 제5면(300A) 및 제5면(300A)과 대향하는 제6면(300B)을 갖는다.
제3서브 기판(300)은 제5패드(310)가 위치하는 제5패드부(A5) 및 제6패드(320)가 위치하는 제6패드부(A6), 제2관통 비아(330) 및 제2개구부(340)를 포함한다.
제5패드부(A5) 및 제6패드부(A6)은 제5면(500A)에 형성된다. 제5패드부(A5)는 제2서브 기판(200)의 제4패드부(A4) 상에 배치되고, 제6패드부(A6)는 제5패드부(A5)와 인접하게 배치된다.
제5패드부(A5)에는 제2서브 기판(200)의 제4패드(220)들에 각각 대응되는 제5패드(310)들이 제2방향(SD)을 따라서 일렬로 배치되고, 제6패드부(A6)에는 제5패드(310)들에 각각 대응되는 제6패드(320)들이 제2방향(SD)을 따라서 일렬로 배치된다.
제3서브 기판(300)은, 예를 들어, 다층의 회로 패턴들(미도시) 및 서로 다른층에 형성된 회로 패턴들을 전기적으로 연결하는 비아(미도시)로 이루어진 제3회로 배선을 포함하며, 제5패드(310)들 및 각각의 제5패드(310)에 대응되는 제6패드(320)들은 제3회로 배선에 의하여 전기적으로 연결된다.
제2관통 비아(330)는 제5면(300A) 및 제6면(300B)을 관통하고 제5패드(310)및 이에 대응되는 제4패드(220)를 전기적으로 연결한다. 본 실시예에서, 제3관통 비아(330)는 제5패드(310)를 관통한다. 이와 다르게, 제3관통 비아(330)는 제5패드(310)와 전기적으로 연결된 부분을 관통할 수도 있다.
제2개구부(340)는 제2서브 기판(200)의 제3패드부(A3) 및 제1반도체 칩(400)을 노출한다. 본 실시예에서, 제2개구부(340), 제5패드부(A5) 및 제6패드부(A6)는 제1방향(FD)를 따라서 순차적으로 배치된다.
제2반도체 칩(500)은 제2개구부(340)에 탑재되며 제2서브 기판(200)의 제3패드(210)와 전기적으로 연결된다. 본 실시에에서, 제2반도체 칩(500)은 제3서브 기판(300)과 실질적으로 동일한 두께를 갖는다.
제2반도체 칩(500)은 제2서브 기판(200)과 대응하는 일면에 제2서브 기판(200)의 제3패드(210)와 전기적으로 연결되는 제2본딩 패드(510)를 갖는다. 제2반도체 칩(500)은 데이터를 저장 및 처리하는 회로부를 포함하며, 제2본딩 패드(510)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
제2연결부재(630) 및 제2더미 연결부재(640)는 제2서브 기판 및 제1반도체 칩(200, 400)과 제2반도체 칩(500) 사이에 배치된다. 제2연결부재(630)는 제2서브 기판(200)의 제3패드(210)와 제2반도체 칩(500)의 제2본딩 패드(510)를 연결하고, 제2더미 연결부재(640)는 제2연결부재(630)로 인한 제2반도체 칩(500)의 기울어짐이 발생되지 않도록 제2반도체 칩(500)을 지지한다. 제2더미 연결부재(640)는 제2연결부재(630)과 달리 전기적 접속수단으로 기능하지 않는다. 제2연결부재 및 제2더미 연결부재(630,640)는 범프 또는 솔더볼을 포함한다.
제1갭필부재(810)는 제1개구부(240)에 의해 노출된 제1,제2서브 기판(100, 200)과 제1반도체 칩(400) 사이에 충진되고, 제2갭필부재(820)는 제2개구부(340)에 의해 노출된 제2,제3서브 기판 및 제1반도체 칩(200, 300, 400)과 제2반도체 칩(500) 사이에 충진된다. 제1,제2갭필부재(810,820)는 에폭시(epoxy)를 포함할 수 있다.
전술한 구조를 갖는 본 발명의 제1실시예에 의한 임베디드 패키지 형성방법을 도 3 내지 도 7을 참조하여 설명하면 다음과 같다.
도 3 내지 도 7은 본 발명의 일 실시예에 의한 임베디드 패키지를 제조 순서에 따라 도시한 단면도들이다.
도 3을 참조하면, 임베디드 패키지를 형성하기 위해서는 먼저, 제1패드(110)가 위치하는 제1패드부(A1) 및 제1패드부(A1)와 인접하게 배치되며 제1패드(110)와 전기적으로 연결되는 제2패드(120)가 위치하는 제2패드부(A2)를 갖는 제1서브 기판(100)을 마련한다.
이하, 제1패드부(A1) 및 제2패드부(A2)가 형성된 제1서브 기판(100)의 일측면을 제1면(100A)으로 정의하기로 하고, 제1면(100A)과 대향하는 타측면을 제2면(100B)으로 정의하기로 한다.
제1서브 기판(100)의 제1,제2패드부(A1, A2)는 도 2에서 정의된 제1방향(FD)을 따라서 순차적으로 배치된다. 제1패드부(A1)에는 복수개의 제1패드(110)들이 제1방향(FD)과 수직한 제2방향(SD)을 따라서 일렬로 배치되고, 제2패드부(A2)에는 제1패드(110)들에 각각 대응되는 제2패드(120)들이 제2방향(SD)을 따라서 일렬로 배치된다. 제1패드(110)들 및 각각의 제1패드(110)에 대응되는 제2패드(120)들은, 제1서브 기판(100)에 마련된 제1회로 배선(미도시)에 의하여 전기적으로 연결된다.
제1서브 기판(100)은 볼랜드(130)를 더 포함할 수 있다. 볼랜드(130)는 제2면(120)에 배치되며 제1회로 배선(미도시)을 통하여 제1패드(110) 또는/및 제2패드(120)와 전기적으로 연결된다.
도 4를 참조하면, 제1개구부(240), 제3패드(210)가 위치하는 제3패드부(A3), 제3패드부(A3)와 인접하게 배치되고 제3패드(210)와 전기적으로 연결되는 제4패드(220)가 위치하는 제4패드부(A4) 및 제3패드(210)와 연결되는 제1관통비아(230)를 갖는 제2서브 기판(200)을 마련한다.
여기서, 제3패드부(A3) 및 제4패드부(A4)가 형성된 제3서브 기판(200)의 일측면을 제3면(200A)으로 정의하기로 하고, 제3면(200A)과 대향하는 타측면을 제4면(200B)으로 정의하기로 한다.
제3패드부(A3)에는 복수개의 제3패드(210)들이 제2방향(SD)을 따라서 일렬로 배치되고, 제4패드부(A4)에는 제3패드(210)들에 각각 대응되는 제4패드(220)들이 제2방향(SD)을 따라서 일렬로 배치된다. 제3패드(210)들 및 각각의 제3패드(210)에 대응되는 제4패드(220)들은, 제2서브 기판(200)에 마련된 제2회로 배선(미도시)에 의하여 전기적으로 연결된다.
제1관통 비아(230)는 제3면(200A) 및 제4면(200B)을 관통한다. 본 실시예에서, 제1관통 비아(230)는 제3패드(210)를 관통한다. 이와 다르게, 제1관통 비아(230)는 제3패드(210)와 전기적으로 연결된 부분을 관통할 수도 있다.
제1개구부(240)는 제3면(200A) 및 제4면(200B)을 관통한다. 본 실시예에서, 제1개구부(240), 제3패드부(A3) 및 제4패드부(A4)는 제1방향(FD)를 따라서 순차적으로 배치된다.
이어서, 제1개구부(240)를 통해 제1서브 기판(100)의 제1패드부(110)가 노출되고 제2관통 비아(230)가 제1서브 기판(100)의 제2패드(120)와 전기적으로 연결되도록 제1서브 기판(100) 상에 제1접착부재(710)을 매개로 제2서브 기판(200)을 부착한다. 제1접착부재(710)는 양면 접착 테이프 또는 접착 페이스트를 포함한다.
도 5를 참조하면, 제1개구부(240)에 제1반도체 칩(400)을 탑재한다. 본 실시예에서, 제1반도체 칩(400)은 제2서브 기판(200)과 실질적으로 동일한 두께를 갖는다.
이때, 제1반도체 칩(400)을 제1반도체 칩(400)에 마련된 제1본딩 패드(410)가 제1개구부(240) 저면의 제1패드(110)를 향하도록 정렬한 후, 제1연결부재(610)를 매개로 제1본딩 패드(410)와 제1패드(110)를 본딩한다. 본 실시예에서, 제1서브 기판(100)과 제1반도체 칩(400) 사이에 제1연결부재(610) 외에 제1더미 연결부재(620)를 더 형성한다. 제1더미 연결부재(620)는 제1반도체 칩(400)을 지지할 뿐, 전기적인 연결수단으로 기능하지 않는다. 제1연결부재 및 제1더미 연결부재(610,620)는 범프 또는 솔더볼을 포함한다.
이어, 에폭시 몰드 컴파운드 등의 열경화성 수지를 사용하여 제1개구부(240)에 의해 노출된 제1,제2서브 기판(100, 200)과 제1반도체 칩(400) 사이에 제1갭필부재(810)를 충진한다.
도 6을 참조하면, 제2개구부(340), 제5패드(310)가 위치하는 제5패드부(A5), 제5패드부(A5)와 인접하게 배치되며 제5패드(310)와 전기적으로 연결되는 제6패드(320)가 위치하는 제6패드부(A6) 및 제5패드(310)와 연결되는 제2관통비아(330)를 갖는 제3서브 기판(300)을 마련한다.
여기서, 제5패드부(A5) 및 제6패드부(A6)가 형성된 제3서브 기판(300)의 일측면을 제5면(300A)으로 정의하기로 하고, 제5면(300A)과 대향하는 타측면을 제6면(300B)으로 정의하기로 한다.
제5패드부(A5)에는 복수개의 제5패드(310)들이 제2방향(SD)을 따라서 일렬로 배치되고, 제6패드부(A6)에는 제5패드(310)들에 각각 대응되는 제6패드(320)들이 제2방향(SD)을 따라서 일렬로 배치된다. 제5패드(310) 및 이에 대응되는 제6패드(320)는 제3서브 기판(300)에 마련된 제3회로 배선(미도시)에 의하여 전기적으로 연결된다.
제2관통 비아(330)는 제5면(300A) 및 제6면(300B)을 관통한다. 본 실시예에서, 제2관통 비아(330)는 제5패드(310)를 관통한다. 이와 다르게, 제2관통 비아(330)는 제5패드(310)와 전기적으로 연결된 부분을 관통할 수도 있다.
제2개구부(340)는 제5면(300A) 및 제6면(300B)을 관통한다. 본 실시예에서, 제2개구부(340), 제5패드부(A5) 및 제6패드부(A6)는 제1방향(FD)를 따라서 순차적으로 배치된다.
그 다음, 제3서브 기판(300)의 제2개구부(340)를 통하여 제2서브 기판(200)의 제3패드부(210) 및 제1반도체 칩(400)이 노출되고 제3서브 기판(300)의 제2관통 비아(330)가 제2서브 기판(200)의 제4패드(220)와 전기적으로 연결되도록 제2서브 기판(200) 및 제1반도체 칩(400) 상에 제2접착부재(720)을 매개로 제3서브 기판(300)을 부착한다. 제2접착부재(720)는 양면 접착 테이프 또는 접착 페이스트를 포함한다.
도 7을 참조하면, 제2개구부(340)에 제2반도체 칩(500)을 탑재한다. 본 실시예에서, 제2반도체 칩(500)은 제3서브 기판(300)과 실질적으로 동일한 두께를 갖는다.
제2반도체 칩(500)은 제2반도체 칩(500)에 마련된 제2본딩 패드(510)가 제2개구부(340) 저면의 제3패드(210)을 향하도록 한 후, 제2연결부재(630)를 매개로 제2본딩 패드(510)와 제3패드(210)를 본딩한다. 본 실시예에서는, 제1반도체 칩(400)과 제2반도체 칩(500) 사이에 제2더미 연결부재(640)가 추가로 형성한다. 제2더미 연결부재(640)는 제2반도체 칩(500)을 지지할 뿐, 전기적인 연결수단으로 기능하지 않는다. 제2연결부재 및 제2더미 연결부재(630,640)는 범프 또는 솔더볼을 포함한다. 이어, 에폭시 몰드 컴파운드 등의 열경화성 수지를 사용하여 제2개구부(340)에 의해 노출된 제2,제3서브 기판 및 제1반도체 칩(200, 300, 400)과 제2반도체 칩(500) 사이에 제2갭필부재(820)를 충진한다.
앞서, 도 1 내지 도 7을 참조하여 설명한 실시예에서는, 연결부재(610, 620)에 의하여 반도체 칩의 본딩 패드와 서브 기판의 패드가 본딩되고, 갭필부재(810, 820)에 의하여 개구부에 의한 노출면과 반도체 칩 사이의 공간이 충진되는 경우를 도시 및 설명하였으나, 연결부재 및 갭필부재 대신에 이방성 도전 필름(anisotropic conductive film ,ACF)를 사용할 수도 있다. 이방성 도전 필름을 사용한 임베디드 패키지가 도 8에 도시되어 있다.
이방성 도전 필름은 니켈, 금도금 니켈, 은도금 니켈 또는 구리로 이루어진 전도체 알갱이들이 에폭시 또는 폴리이미드와 같은 접착 물질 내에 분산된 구조이며, 이때, 상기 전도체 알갱이는 대략 1?500㎛의 직경을 갖는 구(Sphere) 또는 직육면체(Rectangular) 형상을 갖는다.
이러한 이방성 도전 필름(910, 920)은 그 자체로는 절연성 접착제이지만, 압력이 가해지면 제1반도체 칩(400)의 제1본딩패드(410)와 제1패드(110) 사이, 제2반도체 칩(500)의 제2본딩 패드(510)와 제3패드(210) 사이에 배치된 전도체 알갱이들에 의하여 제1본딩 패드(410)와 제1패드(110), 제2본딩 패드(510)와 제3패드(210)간 전기적 연결이 이루어진다.
이러한 이방성 도전 필름을 사용하면, 반도체 칩의 본딩 패드와 기판간 전기적 연결 및 개구부에 의한 노출면과 반도체 칩 사이의 공간에 대한 충진이 동시에 진행할 있고, 더미 연결부재의 사용이 생략된다.
이상에서 상세하게 설명한 바에 의하면, 제한된 공간 내에 내장되는 반도체 칩의 개수가 증가되므로 임베드디 패키지의 경박단소화 및 고용량화를 이룰 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예컨데, 비록 전술한 실시예들에서는 임베딩되는 반도체 칩이 2개인 경우를 도시하고 설명하였으나, 3개 이상인 경우도 적용 가능하다.
100, 200, 300: 제1,제2,제3 서브 기판
400, 500: 제1,제2반도체 칩

Claims (16)

  1. 제1패드가 위치하는 제1패드부 및 상기 제1패드부와 인접하게 배치되며 상기 제1패드와 전기적으로 연결되는 제2패드가 위치하는 제2패드부를 포함하는 제1서브 기판;
    상기 제1서브 기판상에 부착되며 상기 제1패드부를 포함한 상기 제1서브 기판을 일부 노출하는 제1개구부, 상기 제2패드부 상에 배치되며 상기 제2패드에 대응되는 제3패드가 위치하는 제3패드부, 상기 제3패드부와 인접하게 배치되며 상기 제3패드와 전기적으로 연결되는 제4패드가 위치하는 제4패드부 및 상기 제3패드와 제2패드를 전기적으로 연결하는 제1관통비아를 갖는 제2서브 기판;
    상기 제1개구부에 탑재되며 상기 제1패드와 전기적으로 연결되는 제1반도체 칩;
    상기 제2서브 기판 및 상기 제1반도체 칩 상에 부착되며 상기 제1반도체 칩 및 상기 제3패드부를 노출하는 제2개구부, 상기 제4패드부 상에 배치되며 상기 제4패드에 대응되는 제5패드가 위치하는 제5패드부, 상기 제5패드부와 인접하게 배치되며 상기 제5패드와 전기적으로 연결되는 제6패드가 위치하는 제6패드부 및 상기 제5패드와 상기 제4패드를 전기적으로 연결하는 제2관통비아를 갖는 제3서브 기판;및
    상기 제2개구부에 탑재되며 상기 제3패드와 전기적으로 연결된 제2반도체 칩을 포함하는 것을 특징으로 하는 임베디드 패키지.
  2. 제 1항에 있어서,
    상기 제1서브 기판과 상기 제2서브 기판을 부착하는 제1접착부재; 및
    상기 제2서브 기판과 상기 제3서브 기판, 상기 제1반도체 칩과 상기 제3서브 기판을 부착하는 제2접착부재를 더 포함하는 것을 특징으로 하는 임베디드 패키지.
  3. 제 2항에 있어서,
    상기 제1, 제2접착부재는 양면 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 하는 임베디드 패키지.
  4. 제1항에 있어서,
    상기 제1기판과 대응하는 상기 제1반도체 칩의 일면에 형성된 제1본딩 패드와 상기 제1기판의 상기 제1패드를 전기적으로 연결하는 제1연결부재;및
    상기 제2기판과 대응하는 상기 제2반도체 칩의 일면에 형성된 제2본딩 패드와 상기 제2기판의 상기 제3패드를 전기적으로 연결하는 제2연결부재를 더 포함하는 것을 특징으로 하는 임베디드 패키지.
  5. 제 4항에 있어서,
    상기 제1서브 기판과 상기 제1반도체 칩 사이에 상기 제1연결부재와 이격되게 배치되는 제1더미 연결부재;및
    상기 제1반도체 칩과 상기 제2반도체 칩 사이에 상기 제2연결부재와 이격되게 배치되는 제2더미 연결부재를 더 포함하는 것을 특징으로 하는 임베디드 패키지.
  6. 제 5항에 있어서,
    상기 제1,제2연결부재 및 상기 제1,제2더미 연결부재는 범프 또는 솔더볼을 포함하는 것을 특징으로 하는 임베디드 패키지.
  7. 제 1항에 있어서,
    상기 제1반도체 칩과 상기 제1개구부에 의해 노출된 상기 제1,제2서브 기판 사이에 충진되는 제1갭필부재;및
    상기 제2반도체 칩과 상기 제2개구부에 의해 노출된 상기 제1반도체 칩, 상기 제2, 제3서브 기판 사이에 충진되는 제2갭필부재를 더 포함하는 것을 특징으로 하는 임베디드 패키지.
  8. 제1항에 있어서,
    상기 제1반도체 칩과 상기 제1개구부에 의해 노출된 상기 제1서브 기판을 부착하고 상기 제1반도체 칩과 상기 제1패드를 전기적으로 연결하는 제1이방성 도전 필름;및
    상기 제2반도체 칩과 상기 제2개구부에 의해 노출된 상기 제1반도체 칩 및 상기 제3패드부를 부착하고 상기 제2반도체 칩과 상기 제3패드를 전기적으로 연결하는 제2이방성 도전 필름을 더 포함하는 것을 특징으로 하는 임베디드 패키지.
  9. 제1패드가 위치하는 제1패드부 및 상기 제1패드부와 인접하게 배치되며 상기 제1패드와 전기적으로 연결되는 제2패드가 위치하는 제2패드부를 갖는 제1서브 기판을 마련하는 단계;
    제1개구부, 제3패드가 위치하는 제3패드부, 상기 제3패드부와 인접하게 배치되며 상기 제3패드와 전기적으로 연결되는 제4패드가 위치하는 제4패드부 및 상기 제3패드와 연결되는 제1관통비아를 갖는 제2서브 기판을 상기 제1개구부를 통해 상기 제1패드부가 노출되고 상기 제1관통 비아가 상기 제2패드와 전기적으로 연결되도록 상기 제1서브 기판상에 부착하는 단계;
    상기 제1개구부에 상기 제1패드와 전기적으로 연결되도록 제1반도체 칩을 탑재하는 단계;
    제2개구부, 제5패드가 위치하는 제5패드부, 상기 제5패드부와 인접하게 배치되며 상기 제5패드와 전기적으로 연결되는 제6패드가 위치하는 제6패드부, 상기 제5패드와 연결되는 제2관통비아를 갖는 제3서브 기판을 상기 제2개구부를 통해 상기 제3패드부가 노출되고 상기 제2관통 비아가 상기 제4패드와 연결되도록 상기 제2서브 기판 및 제1반도체 칩 상에 부착하는 단계;및
    상기 제2개구부에 상기 제3패드와 전기적으로 연결되도록 제2반도체 칩을 탑재하는 단계를 포함하는 것을 특징으로 하는 임베디드 패키지 형성방법.
  10. 제9항에 있어서,
    상기 제2서브 기판을 상기 제1서브 기판상에 부착하는 단계는, 상기 제2서브 기판을 제1접착부재를 매개로 상기 제1서브 기판상에 부착하는 단계이고,
    상기 제3서브 기판을 상기 제2서브 기판 및 상기 제1반도체 칩 상에 부착하는 단계는, 상기 제3서브 기판이 제2접착부재를 매개로 상기 제2서브 기판 및 상기 제1반도체 칩 상에 부착하는 단계인 것을 특징으로 하는 임베디드 패키지 형성방법.
  11. 제10항에 있어서,
    상기 제1접착부재 및 상기 제2접착부재는 양면 접착 테이프 또는 접착 페이스트를 포함하는 것을 특징으로 하는 임베디드 패키지 형성방법.
  12. 제9항에 있어서,
    상기 제1반도체 칩을 탑재하는 단계는, 상기 제1기판과 대응하는 상기 제1반도체 칩의 일면에 형성된 제1본딩 패드와 상기 제1기판의 상기 제1패드를 제1연결부재에 의해 본딩하는 단계이고,
    상기 제2반도체 칩을 탑재하는 단계는, 상기 제2기판과 대응하는 상기 제2반도체 칩의 일면에 형성된 제2본딩 패드와 상기 제2기판의 상기 제3패드를 제2연결부재에 의해 본딩하는 단계인 것을 특징으로 하는 임베디드 패키지 형성방법.
  13. 제12항에 있어서,
    상기 제1반도체 칩을 탑재하는 단계에서, 상기 제1반도체 칩과 상기 제1서브 기판 사이에 제1더미 연결부재를 더 형성하고,
    상기 제2반도체 칩을 탑재하는 단계에서, 상기 제2반도체 칩과 제1반도체 칩사이에 제2더미 연결부재를 더 형성하는 것을 특징으로 하는 임베디드 패키지 형성방법.
  14. 제13항에 있어서,
    상기 제1,제2연결부재 및 상기 제1,제2더미 연결부재는 범프 또는 솔더볼을 포함하는 것을 특징으로 하는 임베디드 패키지 형성방법.
  15. 제9항에 있어서,
    상기 제1반도체 칩을 탑재하는 단계 후 상기 제1개구부에 제1갭필부재를 충진하는 단계를 더 포함하고,
    상기 제2반도체 칩을 탑재하는 단계 후 상기 제2개구부에 제2갭필부재를 충진하는 단계를 더 포함하는 것을 특징으로 하는 임베디드 패키지 형성방법.
  16. 제9항에 있어서,
    상기 제1반도체 칩을 탑재하는 단계는, 상기 제1반도체 칩을 이방성 도전 필름을 이용하여 상기 제1개구부에 부착하는 단계이고,
    상기 제2반도체 칩을 탑재하는 단계는, 상기 제2반도체 칩을 이방성 도전 필름을 이용하여 상기 제2개구부에 부착하는 단계인 것을 특징으로 하는 임베디드 패키지 형성방법.
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