KR102511832B1 - 반도체 패키지 장치 - Google Patents

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KR102511832B1
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
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Abstract

본 발명의 실시예에 따른 반도체 패키지 장치는 제 1 기판 및 상기 제 1 기판 상의 반도체 칩을 포함하는 하부 패키지, 상기 하부 패키지 상의 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에 개재된 연결 단자들 및 상기 반도체 칩의 상면과 상기 제 2 기판의 하면 사이에 배치된 접착 패턴을 포함하되, 상기 접착 패턴은 상기 반도체 칩의 가장자리를 따라 연장하며, 상기 반도체 칩의 중심부의 상면은 상기 접착 패턴에 의해 노출될 수 있다.

Description

반도체 패키지 장치{Semiconductor package device}
본 발명은 반도체 패키지 장치에 관한 것으로, 더욱 상세하게는 패키지 온 패키지(Packgae on Package) 구조를 가진 반도체 패키지 장치에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다.
그런데, 복수개의 반도체 칩들을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다.
패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품에서 불량 발생률을 줄일 수 있다. 이러한 패키지 온 패키지 타입의 반도체 패키지는 전자 휴대기기의 소형화, 모바일 제품의 기능 다양화를 만족시키기 위해 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 패키지 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지 장치는 제 1 기판 및 상기 제 1 기판 상의 반도체 칩을 포함하는 하부 패키지, 상기 하부 패키지 상의 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에 개재된 연결 단자들 및 상기 반도체 칩의 상면과 상기 제 2 기판의 하면 사이에 배치된 접착 패턴을 포함하되, 상기 접착 패턴은 상기 반도체 칩의 가장자리를 따라 연장하며, 상기 반도체 칩의 중심부의 상면은 상기 접착 패턴에 의해 노출될 수 있다.
본 발명의 실시예에 따른 반도체 패키지 장치는 제 1 기판 및 상기 제 1 기판 상의 반도체 칩을 포함하는 반도체 패키지, 상기 반도체 패키지 상에 배치된 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에 개재된 연결 단자들, 및 상기 반도체 칩의 상면과 상기 제 2 기판의 하면 사이에 배치되며, 서로 마주보는 접착 패턴들을 포함하되, 상기 접착 패턴들 각각은, 상기 반도체 칩의 가장자리를 따라 제 1 방향으로 연장하는 제 1 부분 및 상기 제 1 부분의 일단으로부터 상기 반도체 칩의 상기 가장자리를 따라 상기 제 1 방향으로 교차하는 제 2 방향으로 연장하는 제 2 부분을 포함할 수 있다.
본 발명의 실시예에 따르면, 서로 다른 열팽창계수를 갖는 하부 패키지와 상부 패키지를 고정시키기 위해 하부 반도체 칩의 상면과 하부 반도체 칩 상에 형성된 상부 기판의 하면 사이에 접착 패턴이 제공될 수 있다. 접착 패턴은 하부 반도체 칩의 중심부의 상면을 노출시키며 하부 반도체 칩의 가장자리를 따라 형성될 수 있다. 이에 따라, 하부 반도체 칩의 상면 상에 적은 양의 접착 패턴을 형성하더라도, 효과적으로 하부 패키지와 상부 패키지를 고정시킬 수 있어, 하부 패키지와 상부 패키지 사이에 결합된 연결 단자들에 크랙이 발생되는 것을 최소화할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6은 도 1 및 도 2를 참조하여 설명한 접착 패턴의 변형 예를 나타낸 평면도이다
도 7은 도 1 및 도 2를 참조하여 설명한 접착 패턴의 변형 예를 나타낸 평면도이다.
도 8은 도 1 및 도 2를 참조하여 설명한 접착 패턴의 변형 예를 나타낸 평면도이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지 장치(1000)는 하부 패키지(100), 상부 패키지(500), 접착 패턴(300) 및 연결 단자들(330)을 포함할 수 있다.
하부 패키지(100)는 하부 기판(101), 하부 반도체 칩(103), 하부 몰딩막(105), 및 칩 연결부들(108)을 포함할 수 있다.
하부 기판(101)는 인쇄회로 기판(printed circuit board: PCB)일 수 있다. 예를 들어, 하부 기판(101)은 복수 층의 절연막들(미도시) 및 절연막들 사이에 내부 배선들(미도시)을 포함할 수 있다. 하부 기판(101)의 상면 상에 하부 반도체 칩(103)이 실장될 수 있다. 하부 반도체 칩(103)은 하부 기판(101)의 중심부 상에 배치될 수 있다. 하부 반도체 칩(103)은 플립칩 본딩 방식으로 하부 기판(101)의 상면 상에 실장될 수 있다. 하부 반도체 칩(103)은 예를 들어, 로직 반도체 칩일 수 있다. 칩 연결부들(108)은 하부 기판(101)과 하부 반도체 칩(103) 사이에 개재될 수 있다. 칩 연결부들(108)은 하부 기판(101)과 하부 반도체 칩(103)을 전기적으로 연결할 수 있다. 칩 연결부들(108)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.
하부 몰딩막(105)은 하부 기판(101) 상에 배치될 수 있다. 하부 몰딩막(105)은 하부 반도체 칩(103)의 측벽들 및 하면을 덮을 수 있으며, 하부 반도체 칩(103)의 상면(13)을 노출시킬 수 있다. 하부 몰딩막(105)은 하부 반도체 칩(103)과 하부 기판(101) 사이의 공간 내에 배치되어 칩 연결부들(108)을 고정시킬 수 있다. 다른 실시예로, 도면에 도시하지 않았지만, 하부 몰딩막(105) 대신에, 하부 기판(101)과 하부 반도체 칩(103) 사이에 언더필 수지막(미도시)이 제공될 수 있다. 하부 패키지(100)는 외부 단자들(110)을 더 포함할 수 있다. 외부 단자들(110)은 하부 기판(101)의 하면 상에 배치될 수 있고, 하부 반도체 칩(103)과 전기적으로 연결될 수 있다. 외부 단자들(110)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.
하부 패키지(100) 상에 상부 패키지(500)가 배치될 수 있다. 상부 패키지(500)는 상부 기판(501), 상부 반도체 칩들(503a, 503b), 상부 몰딩막(505) 및 본딩 와이어들(508)을 포함할 수 있다.
상부 기판(501)은 인쇄회로기판(printed circuit board: PCB)일 수 있다. 예를 들어, 상부 기판(501)은 복수 층의 절연막들(미도시) 및 절연막들 사이에 내부 배선들(미도시)을 포함할 수 있다. 상부 기판(501)의 상면 상에 상부 반도체 칩들(503a, 503b)이 차례로 실장될 수 있다. 상부 반도체 칩들(503a, 503b)은 상부 기판(501)의 중심부 상에 배치될 수 있다. 상부 반도체 칩들(503a, 503b)은 제 1 상부 반도체 칩(503a) 및 제 2 상부 반도체 칩(503b)을 포함할 수 있다. 제 1 상부 반도체 칩(503a)은 접착 필름(510)에 의해 상부 기판(501)의 상면 상에 부착될 수 있고, 제 2 상부 반도체 칩(503b)은 접착 필름(510)에 의해 제 1 상부 반도체 칩(503a)의 상면 상에 부착될 수 있다. 상부 반도체 칩의 개수는 도면에 도시한 것에 한정하지 않으며, 하나일 수도 있고, 3개 이상일 수 있다. 상부 반도체 칩들(503a, 503b)은 하부 반도체 칩(103)과 다른 면적을 가진 동종의 반도체 칩들일 수 있다. 예를 들어, 상부 반도체 칩들(503a, 503b)은 로직 반도체 칩들일 수 있다. 이와 달리, 상부 반도체 칩들(503a, 503b)은 하부 반도체 칩(103)과 서로 다른 구조 및/또는 서로 다른 면적을 가지면서 서로 다른 기능을 수행하는 이종의 반도체 칩들일 수 있다. 예를 들어, 상부 반도체 칩들(503a, 503b)은 메모리 반도체 칩들일 수 있다.
본딩 와이어들(508)은 상부 반도체 칩들(503a, 503b)과 상부 기판(501) 사이를 전기적으로 연결할 수 있다. 상부 기판(501) 상에 상부 몰딩막(505)이 배치될 수 있다. 상부 몰딩막(505)은 상부 반도체 칩들(503a, 503b)을 덮을 수 있다.
하부 패키지(100)와 상부 패키지(500) 사이에 연결 단자들(330)이 배치될 수 있다. 연결 단자들(330)은 하부 기판(101)의 상면 상에 제공된 하부 패드들(22) 및 상부 기판(501)의 하면 상에 제공된 상부 패드들(24)과 접촉할 수 있으며, 하부 패키지(100) 및 상부 패키지(500) 사이를 전기적으로 연결할 수 있다. 연결 단자들(330)에 의해 하부 및 상부 패키지들(100, 500)은 서로 결합될 수 있다 연결 단자들(330)은 하부 몰딩막(105)에 형성된 관통홀들(210)을 내에 제공될 수 있다. 연결 단자들(330)은 하부 반도체 칩(103)을 둘러싸며 서로 교차하는 제 1 방향(X) 및 제 2 방향(Y)으로 배열될 수 있다.
하부 반도체 칩(103)의 상면(13)과 상부 기판(501)의 하면(23) 사이에 접착 패턴(300)이 개재될 수 있다. 접착 패턴(300)은 하부 반도체 칩(103)의 상면(13) 상에서, 하부 반도체 칩(103)의 가장자리(103a)를 따라 라인 형상으로 연장될 수 있다. 접착 패턴(300)은 하부 반도체 칩(103)의 중심부(103b)의 상면(13)을 노출시킬 수 있다. 접착 패턴(300)은 하부 몰딩막(105)의 상면과 이격될 수 있다. 접착 패턴(300)은 폐루프(closed-loop) 형상 또는 링 형상일 수 있다. 접착 패턴(300)은 하부 패키지(100)와 상부 패키지(500) 사이를 단단하게 고정시킬 수 있는 모듈러스(modulus)가 큰 물질로 형성될 수 있다. 접착 패턴(300)은 예를 들어, NCP(Non-Conductive Paste), NCF(Non-Conductive Film), ACF(Anisotropic Film), UV 필름, 순간접착제, 열경화성 접착제, 레이저 경화형 접착제, 또는 초음파 경화형 접착제로 형성될 수 있다. 일 예로 접착 패턴(300)을 액상타입의 물질로 형성할 경우, 접착 패턴(300)의 측벽들은 볼록할 수 있다. 하부 반도체 칩(103)과 상부 기판(501) 사이에는 접착 패턴(300)에 의해 정의되는 에어 갭(AR)이 제공될 수 있다.
하부 패키지(100)와 상부 패키지(500)가 서로 다른 이종의 반도체 칩을 포함하거나, 하부 패키지(100)의 전체면적에서 하부 반도체 칩(103)이 차지하는 면적과 상부 패키지(500)의 전체면적에서 상부 반도체 칩들(503a, 503b)이 차지하는 면적이 다를 경우, 하부 패키지(100)와 상부 패키지(500)는 서로 다른 열팽창계수를 가질 수 있다. 서로 다른 열팽창계수를 가지는 하부 패키지(100)와 상부 패키지(500)로 인해 연결 단자들(330)에 크랙(crack)이 형성되는 것을 방지하게 위해, 하부 패키지(100)와 상부 패키지(500) 사이에 접착 패턴(300)이 형성될 수 있다. 접착 패턴(300)은 하부 패키지(100)와 상부 패키지(500) 사이를 고정시켜주어, 연결 단자들(330)에 가해지는 스트레스를 최소화시키는 기능을 할 수 있다.
그러나, 하부 반도체 칩(103)의 상면(13) 상에 많은 양의 접착 패턴(300)을 형성할 경우, 접착 패턴(300)이 하부 몰딩막(105)의 관통홀(210) 내로 흘러 들어가, 연결 단자들(330)과 하부 패드들(22) 사이에 접촉 불량이 발생될 수 있다. 본 발명의 실시예에 따르면, 하부 반도체 칩(103)의 상면(13) 상에 적은 양의 접착 패턴(300)을 사용하면서 상부 패키지(500)와 하부 패키지(100) 사이에 효과적인 고정을 위해, 접착 패턴(300)을 하부 반도체 칩(103)의 중심부(103b)의 상면(13)을 노출시키면서 하부 반도체 칩(103)의 가장자리(103a)를 따라 형성될 수 있다. 이로써, 적은 양의 접착 패턴(300)을 사용하여 연결 단자들(330)과 하부 패드들(22) 사이에 접촉 불량 없이 하부 패키지(100)와 상부 패키지(500)를 고정시켜 줄 수 있어, 연결 단자들(330)에 가해지는 스트레스를 최소화할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2에 도시된 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 3을 참조하면, 접착 패턴(300)은 하부 몰딩막(105)의 상면 일부분과 접촉할 수 있으며, 연결 단자들(330)과 이격될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2에 도시된 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 반도체 패키지 장치(1000)는 하부 반도체 칩(103)의 중심부(103b)의 상면(13) 상에 배치된 열 방출부(340)를 더 포함할 수 있다. 예를 들어, 열 방출부(340)는 에어 갭(AR) 내에 배치될 수 있다. 도면에 도시된 것과 같이, 열 방출부(340)는 접착 패턴(300)과 이격되어 형성될 수 있다. 다른 예로, 도면과 달리, 열 방출부(340)는 접착 패턴(300)의 내측벽과 접촉할 수 있다. 열 방출부(340)는 하부 반도체 칩(103)에서 발생된 열을 외부로 방출시키는 기능을 가질 수 있으며, 이에 더하여, 하부 패키지(100)와 상부 패키지(500)을 접착시키는 기능을 가질 수 있다. 열 방출부(340)는 예를 들어, TIM(thermal interface material)을 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 패키지 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2에 도시된 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 패키지 장치(2000)는 하부 패키지(100), 상부 패키지(500), 인터포저 기판(400), 연결 단자들(330') 및 접착 패턴(300')을 포함할 수 있다.
인터포저 기판(400)는 하부 패키지(100)와 상부 패키지(500) 사이에 배치될 수 있다. 인터포저 기판(400)는 하부 패키지(100)와 상부 패키지(500)를 전기적으로 연결할 수 있다. 인터포저 기판(400)은 단층 또는 다층의 절연막들을 포함할 수 있다. 인터포저 기판(400)의 하면 상에 하부 도전 패턴들(24a)이 제공될 수 있고, 인터포저 기판(400)의 상면 상에 상부 도전 패턴들(24b)이 제공될 수 있다. 인터포저 기판(400) 내에 도전 비아들(401)이 제공될 수 있으며, 도전 비아들(401)은 상부 도전 패턴들(24b)과 하부 도전 패턴들(24a)을 전기적으로 연결시킬 수 있다.
하부 반도체 칩(103)과 상부 반도체 칩들(503a, 503b)이 이종의 반도체 칩들일 경우, 하부 반도체 칩(103)과 하부 기판(101) 사이를 전기적으로 연결하기 위해 형성된 패드들의 개수 및/또는 패드들 간의 피치(pitch)는 상부 반도체 칩들(503a, 503b)과 상부 기판(501) 사이를 전기적으로 연결하기 위해 형성된 패드들의 개수 및/또는 패드들 간의 피치(pitch)와 서로 다를 수 있다. 왜냐하면, 반도체 칩들의 종류에 따라 반도체 칩과 기판 사이를 연결하는 신호 단자들의 개수가 달라지기 때문이다. 인터포저 기판(400)은 하부 패키지(100)와 상부 패키지(500) 사이에 원활한 전기적 연결을 위해 사용될 수 있으며, 인터포저 기판(400)의 상면에는 상부 반도체 칩들(503a, 503b)과 전기적으로 연결된 상부 패드들(26)의 개수 및/또는 상부 패드들(26) 간의 피치와 같은 상부 도전 패턴들(24b)이 제공될 수 있고, 인터포저 기판(400)의 하면에는 하부 반도체 칩(103)과 전기적으로 연결된 하부 패드들(22)의 개수 및/또는 하부 패드들(22) 간의 피치와 같은 하부 도전 패턴들(24a)이 제공될 수 있다.
상부 패키지(500)는 상부 기판(501)의 하면 상에 부착된 제 2 연결 단자들(550)을 더 포함할 수 있다. 제 2 연결 단자들(550)은 인터포저 기판(400)의 상부 도전 패턴들(24b)과 접촉할 수 있으며, 상부 패키지(500)와 인터포저 기판(400)을 전기적으로 연결할 수 있다.
연결 단자들(330')은 하부 기판(101)과 인터포저 기판(400) 사이에 배치되며, 이들을 결합할 수 있다. 연결 단자들(330')은 하부 기판(101)의 하부 패드들(22) 및 인터포저 기판(400)의 하부 도전 패턴들(24a)과 접촉할 수 있으며, 하부 패키지(100)와 인터포저 기판(400) 사이를 전기적으로 연결할 수 있다.
접착 패턴(300')은 하부 반도체 칩(103)의 상면(13)과 인터포저 기판(400)의 하면(33) 사이에 개재될 수 있다. 접착 패턴(300')은 하부 반도체 칩(103)의 상면(13) 상에서, 하부 반도체 칩(103)의 가장자리(103a)를 따라 라인 형상으로 연장될 수 있다. 접착 패턴(300')은 하부 반도체 칩(103)의 중심부(103b)의 상면(13)을 노출시킬 수 있다. 하부 반도체 칩(103)과 인터포저 기판(400) 사이에는 접착 패턴(300')에 의해 정의되는 에어 갭(AR')이 제공될 수 있다.
도 6은 도 1 및 도 2를 참조하여 설명된 접착 패턴의 변형 예를 나타낸 평면도이다. 설명의 간결함을 위해, 도 1 및 도 2에 도시된 일 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다. 도 6에 도시되지 않는 참조 번호들은 도 2를 참조하도록 한다.
도 2 및 도 6을 참조하면, 하부 반도체 칩(103)의 상면(13)과 상부 기판(501)의 하면(23) 사이에 접착 패턴들(300)이 배치될 수 있다. 접착 패턴들(300)은 제 1 방향(X) 및 제 2 방향(Y)으로 서로 마주보며 배치될 수 있다. 접착 패턴들(300) 각각은 하부 반도체 칩(103)의 각 코너에 인접하게 배치될 수 있다. 접착 패턴들(300) 각각은 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 1 부분(P1)은 하부 반도체 칩(103)의 가장자리(103a)를 따라 제 1 방향(X)으로 연장될 수 있다. 제 2 부분(P2)은 제 1 부분(P1)의 일 단부로부터, 하부 반도체 칩(103)의 가장자리(103a)를 따라 제 2 방향(Y)으로 연장될 수 있다. 접착 패턴들(300) 각각은 이것과 인접하는 하부 반도체 칩(103)의 각 코너 쪽으로 구부러진 형상을 가질 수 있다. 예를 들어, 접착 패턴들(300)은 L자 형상을 가질 수 있다. 하부 반도체 칩(103)의 중심부(103b)의 상면(13)은 접착 패턴들(300)에 의해 노출될 수 있다.
접착 패턴들(300) 각각의 제 1 부분(P1)의 길이(W)는 제 2 부분(P2)의 길이(L)와 실질적으로 동일할 수 있다(W=L). 이때, 접착 패턴(300)의 제 1 부분(P1)의 길이(W)는 접착 패턴들(300) 각각의 너비에 해당될 수 있고, 접착 패턴(300)의 제 2 부분(P2)의 길이(L)는 접착 패턴들(300) 각각의 길이에 해당될 수 있다. 접착 패턴들(300)은 접착 패턴들(300) 사이에서 제 1 방향(X)으로 연장된 제 1 축(XL1) 및 접착 패턴들(300) 사이에서 제 2 방향(Y)으로 연장된 제 2 축(XL2)을 기준으로 서로 선대칭의 위치에 있을 수 있다. 일 예로, 도 3에 도시된 것처럼, 접착 패턴들(300)은 하부 몰딩막(105)의 상면과 접촉할 수 있다.
도 7은 도 1 및 도 2를 참조하여 설명한 접착 패턴의 변형 예를 나타낸 평면도이다. 설명의 간결함을 위해, 도 1, 도 2 및 도 6에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다. 도 7에 도시되지 않은 참조 번호들은 도 2를 참조하도록 한다.
도 2 및 도 7을 참조하면, 하부 반도체 칩(103)의 상면(13)과 상부 기판(501)의 하면(23) 사이에 제 1 내지 제 4 접착 패턴들(300a, 300b, 300c, 300d)이 배치될 수 있다. 제 1 접착 패턴들(300a, 300b, 300c, 300d) 각각은 하부 반도체 칩(103)의 각 코너에 인접하게 배치될 수 있다. 제 1 내지 제 4 접착 패턴들(300a, 300b, 300c, 300d) 각각은 제 1 부분(P1) 및 제 2 부분(P2)을 포함할 수 있다. 제 1 부분(P1)은 하부 반도체 칩(103)의 가장자리(103a)를 따라 제 1 방향(X)으로 연장될 수 있다. 제 2 부분(P2)은 제 1 부분(P1)의 일 단부로부터, 하부 반도체 칩(103)의 가장자리(103a)를 따라 제 2 방향(Y)으로 연장될 수 있다. 제 1 내지 제 4 접착 패턴들(300a, 300b, 300c, 300d)은 하부 반도체 칩(103)의 중심부(103b)의 상면(13)을 노출시킬 수 있다.
제 1 접착 패턴(300a)과 제 4 접착 패턴(300d)은 제 1 방향(X) 및 제 2 방향(Y)의 사선 방향인 제 3 방향(Z)으로 서로 마주볼 수 있고, 제 2 접착 패턴(300b)과 제 3 접착 패턴(300c)은 제 3 방향(Z)으로 서로 마주볼 수 있다. 일 예로, 제 1 접착 패턴(300a) 및 제 4 접착 패턴(300d)은 하부 반도체 칩(103)의 중심(PS)을 기준으로 서로 점대칭(Points Symmetry)될 수 있고, 제 2 접착 패턴(300b) 및 제 3 접착 패턴(300c)은 하부 반도체 칩(103)의 중심(PS)을 기준으로 서로 점대칭(Points Symmetry)될 수 있다.
제 1 내지 제 4 접착 패턴들(300a, 300b, 300c, 300d)의 제 1 부분들(P1)의 길이들(W1, W2, W3, W4)은 제 2 부분들(P2)의 길이들(L1, L2, L3, L4)과 서로 다를 수 있다. 제 1 내지 제 4 접착 패턴들(300a, 300b, 300c, 300d)의 제 1 부분들(P1)의 길이들(W1, W2, W3, W4)은 제 1 내지 제 4 접착 패턴들(300a, 300b, 300c, 300d)의 너비에 해당될 수 있고, 제 1 내지 제 4 접착 패턴들(300a, 300b, 300c, 300d)의 제 2 부분들(P2)의 길이들(L1, L2, L3, L4)은 제 1 내지 제 4 접착 패턴들(300a, 300b, 300c, 300d)의 길이에 해당될 수 있다.
예를 들어, 제 1 접착 패턴(300a)의 제 1 부분(P1)의 길이(W1)는 제 4 접착 패턴(300d)의 제 1 부분(P1)의 길이(W4)와 실질적으로 동일할 수 있고, 제 1 접착 패턴(300a)의 제 2 부분(P2)의 길이(L1)는 제 4 접착 패턴(300d)의 제 2 부분(P2)의 길이(L4)와 실질적으로 동일할 수 있다(W1=W4, L1=L4). 제 1 접착 패턴(300a)의 제 1 부분(P1) 및 제 4 접착 패턴(300d)의 제 1 부분(P1)의 길이들(W1, W4)은 제 1 접착 패턴(300a)의 제 2 부분(P2) 및 제 4 접착 패턴(300d)의 제 2 부분(P2)의 길이들(L1, L4)보다 클 수 있다.
제 2 접착 패턴(300b)의 제 1 부분(P1)의 길이(W2)는 제 3 접착 패턴(300c)의 제 1 부분(P1)의 길이(W3)와 실질적으로 동일할 수 있고, 제 2 접착 패턴(300b)의 제 2 부분(P2)의 길이(L2)는 제 3 접착 패턴(300c)의 제 2 부분(P2)의 길이(L3)와 실질적으로 동일할 수 있다(W2=W3, L2=L3). 제 2 접착 패턴(300b)의 제 1 부분(P1) 및 제 3 접착 패턴(300c)의 제 1 부분(P1)의 길이들(W2, W3)은 제 2 접착 패턴(300b)의 제 2 부분(P2) 및 제 3 접착 패턴(300c)의 제 2 부분(P2)의 길이들(L2, L3)보다 작을 수 있다. 제 1 및 제 4 접착 패턴들(300a, 300d)의 제 1 부분들(P1)의 길이들(W1, W4)은 제 2 및 제 3 접착 패턴들(300b, 300c)의 제 1 부분들(P1)의 길이들(W2, W3) 보다 클 수 있다. 그리고, 제 1 및 제 4 접착 패턴들(300a, 300d)의 제 2 부분들(P2)의 길이들(L1, L4)은 제 2 및 제 3 접착 패턴들(300b, 300c)의 제 2 부분들(P2)의 길이들(L2, L3) 보다 작을 수 있다.
도 8은 도 1 및 도 2를 참조하여 설명한 접착 패턴의 변형 예를 나타낸 평면도이다. 설명의 간결함을 위해, 도 1, 도 2 및 도 6에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 8을 참조하면, 접착 패턴들(300)은 제 2 방향(Y)으로 서로 마주보며 배치될 수 있다. 접착 패턴들(300) 각각은 제 1 부분(P1) 및 제 2 부분 (P2) 및 제 3 부분(P3)을 포함할 수 있다. 제 1 부분(P1)은 하부 반도체 칩(103)의 가장자리(103a)를 따라 제 1 방향(X)으로 연장될 수 있다. 제 2 부분(P2)은 제 1 부분(P1)의 일단으로부터 하부 반도체 칩(103)의 가장자리(103a)를 따라 제 2 방향(Y)으로 연장될 수 있다. 제 3 부분(P3)은 제 1 부분(P1)의 타단으로부터 하부 반도체 칩(103)의 가장자리(103a)를 따라 제 2 방향(Y)으로 연장될 수 있다. 접착 패턴들(300)은 하부 반도체 칩(103)의 중심부(103b)의 상면(13)을 노출시킬 수 있다. 일 예로, 접착 패턴들(300)은 U자 형상을 가질 수 있다. 접착 패턴들(300)은 접착 패턴들(300) 사이에서 제 1 방향(X)으로 연장된 제 1 축(XL1)을 기준으로 서로 선대칭의 위치에 있을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제 1 기판 및 상기 제 1 기판 상의 반도체 칩을 포함하는 하부 패키지;
    상기 하부 패키지 상의 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이에 개재된 연결 단자들; 및
    상기 반도체 칩의 상면과 상기 제 2 기판의 하면 사이에 배치된 접착 패턴을 포함하되,
    상기 접착 패턴은 상기 반도체 칩의 가장자리를 따라 연장하며,
    상기 반도체 칩의 중심부의 상면은 상기 접착 패턴에 의해 노출되고,
    상기 하부 패키지는 상기 반도체 칩의 측벽들 상에 배치되는 몰딩막을 더 포함하되,
    상기 접착 패턴은 상기 몰딩막의 상면과 접촉하는 반도체 패키지 장치.
  2. 제 1 항에 있어서,
    상기 접착 패턴은 폐루프(closed-loop) 형상 또는 링 형상인 반도체 패키지 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반도체 칩의 상기 중심부의 상기 상면 상에 배치된 열 방출부를 더 포함하는 반도체 패키지 장치.
  5. 제 1 항에 있어서,
    상기 제 2 기판 상에 부착된 제 2 반도체 칩을 더 포함하는 반도체 패키지 장치.
  6. 제 5 항에 있어서,
    상기 반도체 칩은 로직 반도체 칩이고,
    상기 제 2 반도체 칩은 메모리 반도체 칩인 반도체 패키지 장치.
  7. 제 1 항에 있어서,
    상기 제 2 기판 상에 배치된 상부 패키지를 더 포함하되,
    상기 상부 패키지는:
    제 3 기판;
    상기 제 3 기판과 상기 제 2 기판 사이에 개재된 제 2 연결 단자들; 및
    상기 제 3 기판 상에 배치된 제 2 반도체 칩을 더 포함하는 반도체 패키지 장치.
  8. 제 1 기판 및 상기 제 1 기판 상의 제 1 반도체 칩을 포함하는 하부 반도체 패키지;
    상기 제 1 반도체 칩 상의 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이에 개재된 제 1 연결 단자들;
    상기 제 1 반도체 칩의 상면과 상기 제 2 기판의 하면 사이에 배치되며, 서로 마주보는 접착 패턴들; 및
    상기 제 2 기판 상에 배치된 상부 패키지를 포함하되,
    상기 접착 패턴들 각각은:
    상기 제 1 반도체 칩의 가장자리를 따라 제 1 방향으로 연장하는 제 1 부분; 및
    상기 제 1 부분의 일단으로부터 상기 제 1 반도체 칩의 상기 가장자리를 따라 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 부분을 포함하고,
    상기 상부 패키지는:
    제 3 기판;
    상기 제 3 기판과 상기 제 2 기판 사이에 개재된 제 2 연결 단자들; 및
    상기 제 3 기판 상에 배치된 제 2 반도체 칩을 더 포함하는 반도체 패키지 장치.
  9. 제 8 항에 있어서,
    상기 접착 패턴들 각각의 상기 제 1 부분의 길이와 상기 제 2 부분의 길이는 동일한 반도체 패키지 장치.
  10. 제 8 항에 있어서,
    상기 접착 패턴들 각각의 상기 제 1 부분의 길이와 상기 제 2 부분의 길이는 서로 다른 반도체 패키지 장치.

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