KR101939641B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR101939641B1
KR101939641B1 KR1020120047504A KR20120047504A KR101939641B1 KR 101939641 B1 KR101939641 B1 KR 101939641B1 KR 1020120047504 A KR1020120047504 A KR 1020120047504A KR 20120047504 A KR20120047504 A KR 20120047504A KR 101939641 B1 KR101939641 B1 KR 101939641B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
film
molding
mold
package
Prior art date
Application number
KR1020120047504A
Other languages
English (en)
Other versions
KR20130123956A (ko
Inventor
나민옥
박옥경
박지현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120047504A priority Critical patent/KR101939641B1/ko
Priority to US13/829,939 priority patent/US8922024B2/en
Publication of KR20130123956A publication Critical patent/KR20130123956A/ko
Application granted granted Critical
Publication of KR101939641B1 publication Critical patent/KR101939641B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 패키지 기판 상에 반도체 칩을 실장하여 베어 패키지를 형성하고, 비평평면을 갖는 이형필름을 상기 반도체 칩에 부착한 상태로 상기 베어 패키지에 몰딩재를 제공하고, 그리고 상기 몰딩재를 경화시켜 상기 반도체 칩을 몰딩하는 몰딩막을 형성하는 것을 포함한다. 상기 몰딩막은 상기 반도체 칩의 상면을 노출시키는 표면을 가지며, 상기 몰딩막의 표면은 비평평할 수 있다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지를 제조함에 있어 이형필름을 이용하여 몰딩막을 형성하는 것이 일반적이다. 그런데, 반도체 패키지로부터 이형필름을 떼어낼 때 반도체 칩에 물리적 내지 전기적 손상을 가할 수 있는 가능성이 있다. 이러한 손상으로 말미암아 수율이 낮아지고 반도체 패키지의 전기적 특성이 악화되는 문제점이 있다.
본 발명은 상기 종래 기술상의 문제점을 해결하기 위해 안출된 것으로, 본 발명은 물리적 및 전기적 손상이 없는 반도체 패키지 및 그 제조방법을 제공함에 있다.
본 발명은 몰딩막과 방열막과의 결합 특성 및 방열 특성이 향상된 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는 패키지 기판 상에 몰딩막으로 몰딩된 반도체 칩을 포함하고, 상기 몰딩막은 상기 반도체 칩의 상면을 노출시키는 표면을 가지며, 상기 몰딩막의 표면은 비평평할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰딩막의 표면은 상기 반도체 칩의 상면과 공면을 이룰 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 패키지 기판 상에 상기 반도체 칩과 이격 배치된 몰드비아 단자를 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰드비아 단자의 상부는 상기 반도체 칩의 상면과 동일하거나 낮은 레벨을 가질 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰딩막은 상기 몰드비아 단자를 노출시키는 몰드비아홀을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰드비아홀에 채워져 상기 몰드비아 단자와 전기적으로 연결되는 몰드비아를 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰딩막의 표면과 상기 반도체 칩의 상면 상에 배치된 방열막을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 반도체 칩과 상기 패키지 기판 사이에 배치된 내부 연결단자와, 상기 패키지 기판에 부착된 외부 연결단자 중 적어도 어느 하나를 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은: 패키지 기판 상에 반도체 칩을 실장하여 베어 패키지를 형성하고; 비평평면을 갖는 이형필름을 상기 반도체 칩에 부착한 상태로 상기 베어 패키지에 몰딩재를 제공하고; 그리고 상기 몰딩재를 경화시켜 상기 반도체 칩을 몰딩하는 몰딩막을 형성하는 것을 포함하고, 상기 몰딩막은 상기 반도체 칩의 상면을 노출시키는 표면을 가지며, 상기 몰딩막의 표면은 비평평할 수 있다.
본 실시예의 방법에 있어서, 상기 이형필름은 베이스막 상에 적층된 이형막을 포함하고, 상기 반도체 칩과 접촉되는 상기 이형막의 표면은 비평평할 수 있다.
본 실시예의 방법에 있어서, 상기 몰딩재를 제공하는 것은: 상기 베어 패키지를 몰드금형의 내부 공간에 제공하고; 그리고 상기 몰드금형의 내부 공간으로 상기 몰딩재를 제공하는 것을 포함하고, 상기 베이스막은 상기 몰드금형에 접촉되는 표면이 평평하거나 혹은 비평평할 수 있다.
본 실시예의 방법에 있어서, 상기 패키지 기판 상에 상기 반도체 칩과 이격 배치되는 몰드비아 단자를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 몰딩막을 패터닝하여 상기 몰드비아 단자를 노출시키는 몰드비아홀을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 몰드비아홀에 채워져 상기 몰드비아 단자와 전기적으로 연결되는 몰드비아를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 몰딩막의 표면과 상기 반도체 칩의 상면 상에 방열막을 제공하는 것을 더 포함할 수 있다.
본 발명에 의하면, 반도체 칩을 노출시키며 울퉁불퉁한 표면을 갖는 몰딩막을 형성할 수 있고 그 표면과 접촉하는 방열막을 형성할 수 있다. 이에따라 몰딩막과 방열막과의 접촉면적이 확대되어 몰딩막과 방열막과의 결합이 견고해지고 방열 특성이 향상되는 효과가 있다. 아울러 울퉁불퉁한 표면을 갖는 이형필름을 이용하므로써 반도체 칩으로부터 이형필름을 떼어낼 때 발생할 수 있는 손상이나 정전기 발생을 억제하므로써 수율을 향상시킬 수 있는 효과가 있다.
도 1a 내지 1e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1c 및 1d는 도 1b의 일부를 도시한 단면도들이다.
도 1f는 도 1e의 변형예를 도시한 단면도이다.
도 2a 내지 2d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 2e는 도 2d의 변형예를 도시한 단면도이다.
도 3a 및 3b는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 어느 하나를 포함하는 메모리 카드를 도시한 블록도이다.
도 4b는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 어느 하나를 응용한 정보 처리 시스템을 도시한 블록도이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1과 그 변형예>
도 1a 내지 1e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 1c 및 1d는 도 1b의 일부를 도시한 단면도들이다. 도 1f는 도 1e의 변형예를 도시한 단면도이다.
도 1a를 참조하면, 패키지 기판(101) 상에 반도체 칩(111)을 실장할 수 있다. 패키지 기판(101)은 인쇄회로기판을 포함할 수 있다. 반도체 칩(111)은 메모리 칩, 로직 칩 혹은 이들의 조합일 수 있다. 반도체 칩(111)과 패키지 기판(101) 사이에 제공되도록 솔더볼이나 솔더범프와 같은 내부 연결단자들(113)을 형성하여 반도체 칩(111)을 패키지 기판(101)에 전기적으로 연결할 수 있다. 반도체 칩(111)을 다른 반도체 칩이나 반도체 패키지 혹은 전자기기의 보드와 같은 외부 장치와 전기적으로 연결하는 솔더볼과 같은 외부 연결단자들(103)을 패키지 기판(101)에 더 부착할 수 있다. 반도체 칩(111)과 패키지 기판(101)의 사이에 에폭시를 제공하여 언더필막(115)을 더 형성할 수 있다. 이로써 패키지 기판(101) 상에 반도체 칩(111)이 실장된 몰딩되지 않은 베어 패키지(10)를 형성할 수 있다.
도 1b를 참조하면, 베어 패키지(10)를 몰드금형(1) 내의 캐비티(9)에 제공하고 그리고 그 캐비티(9)에 몰딩재(117a)를 투입하여 몰딩 공정을 진행할 수 있다. 몰드금형(1)은 상부금형(2)과 하부금형(3)으로 구분되고, 상부금형(2)의 내면으로 상부 이형필름(6)이 제공되고 하부금형(3)의 내면으로 하부 이형필름(7)이 제공될 수 있다. 상부 이형필름(6)은 상부금형(2)의 양측에 제공된 상부롤러들(3)에 감겨져 있고, 상부롤러들(3)의 회전에 의해 상부금형(2)의 내면으로 제공될 수 있다. 하부 이형필름(7)은 하부금형(3)의 양측에 제공된 하부롤러들(5)에 감겨져 있고, 하부롤러들(5)의 회전에 의해 하부금형(3)의 내면으로 제공될 수 있다. 도 1b에서 직선 화살표는 이형필름들(6,7)의 이동 방향을 나타내고, 곡선 화살표는 롤러들(4,5)의 회전 방향을 나타낸다. 일례로 베어 패키지(10)는 패키지 기판(101)이 하부금형(3)을 바라보고 반도체 칩(111)이 상부금형(2)을 바라보는 상태로 혹은 그 반대 상태로 몰드금형(1)에 장착될 수 있다. 본 실시예에 따르면 반도체 칩(111)의 표면(111s)이 상부 이형필름(6)과 접촉된 상태로 몰딩 공정이 진행될 수 있다. 반도체 칩(111)의 표면(111s)은 활성면 혹은 비활성면일 수 있다. 몰딩재(117a)는 가령 액상 혹은 고상의 에폭시 몰딩 컴파운드를 포함할 수 있다. 몰딩재(117a)를 액화시키거나 가열하기 위해 상부금형(2) 및/또는 하부금형(3)은 히팅 가능하게 설계될 수 있다.
도 1c를 도 1b와 같이 참조하면, 상부 이형필름(6)은 상부 베이스막(61)과 상부 이형막(62)을 포함하고, 하부 이형필름(7)은 하부 베이스막(71)과 하부 이형막(72)을 포함할 수 있다. 상부 베이스막(61)과 하부 베이스막(71)은 폴리에스테르계 또는 폴리이미드계 폴리머를 포함할 수 있다. 상부 이형막(62)과 하부 이형막(72)은 실리콘 및/또는 불소를 포함할 수 있다. 베어 패키지(10)의 반도체 칩(111)과 접촉되는 상부 이형필름(6)의 내면(62s), 즉 상부 이형막(62)의 표면(62s)은 비평평면일 수 있다. 상부 이형필름(6)의 외면(61s), 즉 상부 베이스막(61)의 표면(61s)은 비평평면 혹은 평평면일 수 있다. 베어 패키지(10)의 패키지 기판(101)를 바라보는 하부 이형필름(7)의 내면(72s), 즉 하부 이형막(72)의 표면(72s)은 비평평면이거나 평평면일 수 있다. 하부 이형필름(7)의 외면(71s), 즉 하부 베이스막(71)의 표면(71s)은 비평평면이거나 평평면일 수 있다.
몰딩 공정시 상부 베이스막(61)의 저분자량 성분인 올리고머(oligomer)가 열을 받아 상부 베이스막(61)의 바깥으로 용출되고, 용출된 올리고머가 상부금형(2)의 내면 상에 누적될 수 있다. 마찬가지로 하부 베이스막(71)의 바깥으로 용출된 올리고머가 하부금형(3)의 내면 상에 누적될 수 있다. 이에 따라 상부금형(2)과 하부금형(3) 사이의 폭(W)이 좁아져 베어 패키지(10)에 스트레스가 가해질 수 있다. 이러한 스트레스는 베어 패키지(10)에 크랙을 발생시거나 내부 연결단자들(도 1a의 113) 및/또는 외부 연결단자들(도 1a의 103)의 접합신뢰성을 약화시키는 요인이 될 수 있다. 그리고 몰딩 공정이 완료된 후 이형필름들(6,7)을 떼어낼 때 반도체 칩(111)에 손상을 가하거나 정전기를 일으킬 가능성이 있을 수 있다. 가령 상부 이형막(62)이 접촉하는 반도체 칩(111)의 표면(111s)이 활성면인 경우 상기 손상이나 정전기에 의해 반도체 칩(111)의 전기적 특성이 불량해질 수 있다. 본 실시예에 따르면 도 1d를 참조하여 후술한 바와 같이 상기 문제점을 억제하거나 완화할 수 있다. 상부 베이스막(61)의 표면(61s)과 하부 베이스막(71)의 표면(71s) 중 적어도 어느 하나는 평평할 수 있다.
도 1d를 도 1b와 같이 참조하면, 상부 베이스막(61)으로부터 용출된 올리고머는 상부 베이스막(61)의 울퉁불퉁한 표면(61s)을 이루는 산(61m)과 산(61m) 사이의 골짜기(61v)에 집중될 수 있다. 하부 베이스막(71)의 경우도 이와 마찬가지일 수 있다. 따라서, 올리고머의 누적으로 발생될 수 있는 상부금형(2)과 하부금형(3) 사이의 폭(W)이 좁아지는 현상이 없어지거나 최소화될 수 있다. 상부 이형막(62)의 울퉁불퉁한 표면(62s)으로 인해 상부 이형막(62)과 반도체 칩(111)의 접촉면적이 최소화될 수 있다. 그러므로, 상부 이형필름(6)을 반도체 칩(111)으로부터 떼어낼 때 반도체 칩(111)에 가해질 수 있는 손상이나 정전기 발생이 억제되거나 최소화될 수 있다. 상부 이형필름(6)의 울퉁불퉁한 내면(62s)을 이루는 산(61m)은 몰딩재(117a)가 반도체 칩(111)과 상부 이형막(62) 사이로 침투하는 것을 막는 장벽 역할을 할 수 있다. 반도체 칩(111)과 상부 이형막(62) 사이로의 몰딩재(117a)의 침투는 원하지 않는 프로파일을 갖는 몰딩막이 형성되거나 반도체 패키지의 전체적인 높이를 증가시키는 요인이 될 수 있다. 본 실시예에 따른 상부 이형막(62)의 울퉁불퉁한 표면(62s)은 이러한 공정 불량을 방지할 수 있다.
도 1e를 참조하면, 몰딩재(117a)를 경화시켜 몰딩막(117)을 형성할 수 있다 이로써 패키지 기판(101) 상에 몰딩막(117)으로 몰딩된 반도체 칩(111)이 실장된 반도체 패키지(11)를 제조할 수 있다. 몰딩막(117)은 도 1c에 도시된 것처럼 반도체 패키지(11)를 감싸는 형태로 형성될 수 있다. 따라서, 몰딩막(117)을 선택적으로 제거하여 반도체 칩(111)의 표면(111s)을 노출시키는 형태로 형성할 수 있다. 반도체 패키지(11)의 전체 높이는 몰딩막(117)이 반도체 칩(111)의 표면(111s)을 덮는 구조에 작아질 수 있다. 몰딩막(117)은 상부 이형막(62)의 표면(62s)과 동일 또는 유사하게 울퉁불퉁한 표면(117s)을 가질 수 있다. 몰딩막(117)의 표면(117s)은 반도체 칩(111)의 표면(111s)과 동일 또는 유사한 레벨을 가질 수 있다.
도 1f를 참조하면, 방열막(119)을 더 포함하는 반도체 패키지(12)를 제조할 수 있다. 일례로, 반도체 칩(111)의 표면(111s)과 몰딩막(117)의 표면(117s) 상에 금속과 같은 열을 방출하기에 적합한 물질로 구성된 방열막(119)을 부착하거나 형성할 수 있다. 몰딩막(117)은 그 표면(117s)이 울퉁불퉁하므로 몰딩막(117)의 표면(117s)이 평평한 것에 비해 방열막(119)과의 접촉면이 늘어날 수 있다 이에 따라, 방열막(119)과 몰딩막(117)의 결합이 더욱 공고해지고 아울러 방열 특성이 더 향상될 수 있다. 방열막(119)의 아래에 열전도성 페이스트와 같은 방열소재(Thermal Interface Material)로 구성된 막(114)이 더 제공될 수 있다.
<실시예 2와 그 변형예>
도 2a 내지 2d는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 2e는 도 2d의 변형예를 도시한 단면도이다.
도 2a를 참조하면, 인쇄회로기판과 같은 패키지 기판(201) 상에 반도체 칩(211)을 실장하고, 솔더볼이나 솔더범프와 같은 내부 연결단자들(213)로써 패키지 기판(201)과 반도체 칩(211)을 전기적으로 연결할 수 있다. 반도체 칩(211)이 실장되는 패키지 기판(201)의 표면 상에 몰드비아 단자들(216)을 형성할 수 있다. 몰드비아 단자들(216)은 반도체 칩(211)의 표면(211s)보다 낮은 레벨을 갖는 솔더볼이나 솔더범프를 포함할 수 있다. 몰드비아 단자들(216)은 반도체 칩(211)의 적어도 하나의 측면으로부터 이격되어 배치될 수 있다. 일례로, 몰드비아 단자들(216)은 반도체 칩(211)의 네측면들을 둘러싸거나 혹은 대향하는 두 개의 측면들을 둘러싸도록 배치될 수 있다. 패키지 기판(201)에 솔더볼과 같은 외부 연결단자들(203)을 더 부착할 수 있다. 이로써 패키지 기판(201) 상에 반도체 칩(211)이 실장되고 몰드비아 단자들(216)을 포함하는 몰딩되지 않은 베어 패키지(20)를 형성할 수 있다. 베어 패키지(20)를 형성하는데 있어서 도 1a에서와 같이 반도체 칩(211)과 패키기 기판(201) 사이에 언더필막을 더 형성할 수 있다. 다른 예로, 몰드비아 단자들(216)은 반도체 칩(211)과 패키지 기판(201) 사이로의 언더필 물질의 제공을 어렵게 할 수 있어 언더필막을 형성하는 것이 곤란해질 수 있다. 이 경우 후술한 것처럼 몰드언더필 공정을 진행할 수 있다.
도 2b를 참조하면, 베어 패키지(20)를 도 1b에 도시된 바와 같은 몰드금형(1) 내의 캐비티(9)에 제공하고, 그 캐비티(9)에 몰딩재(117a)를 투입하여 몰딩 공정을 진행할 수 있다. 도 1b 내지 1d를 참조하여 설명한 바가 본 실시예에 적용될 수 있다.
도 2c를 참조하면, 상기 몰딩 공정에 의해 반도체 칩(211)의 표면(211s)을 노출시키며 울퉁불퉁한 표면(217s)을 갖는 몰딩막(217)을 형성할 수 있다. 반도체 칩(211)과 패키지 기판(201) 사이에 언더필막이 형성되지 않은 경우 몰딩막(217)은 언더필막 역할을 할 수 있다. 이처럼 본 실시예의 몰딩 공정은 몰딩막(217)과 언더필막을 동시에 형성하는 몰드언더필(MUF) 공정일 수 있다.
도 2d를 참조하면 몰딩막(217)을 패터닝하여 몰드비아 단자들(216)을 노출시키는 몰드비아홀들(217h)을 형성할 수 있다. 몰드비아홀(217h)은 예컨대 레이저를 조사하거나 식각 공정, 기계적 드릴링 공정으로 형성할 수 있다. 몰드비아 단자들(216)의 상부는 몰딩막(217)의 표면(217s)보다 낮은 레벨을 가질 수 있다. 다른 예로, 몰드비아 단자들(216)의 상부는 몰딩막(217)의 표면(217s)과 동일한 레벨을 가질 수 있다. 상기 일련의 과정을 통해 패키지 기판(201) 상에 반도체 칩(211)이 실장되고 몰드비아 단자들(216)을 포함하는 반도체 패키지(21)를 제조할 수 있다. 반도체 패키지(21)는 몰드비아홀들(217h)로 제공되어 몰드비아 단자들(216)과 접촉하는 단자들을 갖는 다른 반도체 소자나 반도체 패키지와 전기적으로 연결될 수 있다.
도 2e를 참조하면, 몰드비아홀들(217h)을 도전체로 채워 몰드비아 단자들(216)과 접촉되어 패키지 기판(201)과 전기적으로 연결되는 몰드비아들(218)을 더 포함하는 반도체 패키지(22)를 제조할 수 있다. 몰드비아들(218)은 도금 공정이나 증착 공정을 이용하여 몰딩막(217)에 매립된 형태로 형성할 수 있다. 몰드비아들(218)은 몰딩막(217)의 표면(217s)과 동일 또는 유사한 레벨을 가질 수 있다. 다른 예로, 몰드비아들(218)은 몰딩막(217)의 표면(217s)으로부터 돌출되거나 혹은 그보다 낮게 리세스된 형태를 가질 수 있다. 상기 일련의 과정을 통해 패키지 기판(201) 상에 반도체 칩(211)이 실장되고 몰드비아들(218)을 포함하는 반도체 패키지(21)를 제조할 수 있다. 반도체 패키지(21)는 몰드비아들(218) 및/또는 외부 연결단자들(203)을 통해 다른 반도체 칩이나 반도체 패키지과 같은 외부장치와 전기적으로 연결될 수 있다.
<실시예 3>
도 3a 및 3b는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 패키지(12, 이하 제1 반도체 패키지)와 반도체 패키지(22, 이하 제2 반도체 패키지)를 제공할 수 있다. 제1 반도체 패키지(12)는 도 1a 내지 1f에서 설명한 바와 동일 또는 유사한 공정으로 제조할 수 있다. 제2 반도체 패키지(22)는 도 2a 내지 2e에서 설명한 바와 동일 또는 유사한 공정으로 제조할 수 있다. 제1 반도체 패키지(12)는 패키지 기판(101)의 하면에 외부 연결단자들이 부착되지 않은 상태로 제조될 수 있다.
도 3b를 참조하면, 제2 반도체 패키지(22) 상에 제1 반도체 패키지(12)를 적층하고, 제1 반도체 패키지(12)와 제2 반도체 패키지(22) 사이에 몰드비아들(218)과 연결되어 제1 반도체 패키지(12)의 패키지 기판(101)과 전기적으로 연결되는 패키지 연결단자들(303)을 형성할 수 있다. 다른 예로, 패키지 연결단자들(303)을 패키지 기판(101)의 하면 상에 부착하여 제1 반도체 패키지(12)를 제조한 후, 제1 반도체 패키지(12)를 제1 반도체 패키지(22) 상에 적층할 수 있다. 또 다른 예로, 몰드비아들(218)과 연결되는 패키지 연결단자들(303)을 형성하여 제2 반도체 패키지(22)를 제조한 후, 제2 반도체 패키지(22) 상에 제1 반도체 패키지(12)를 적층할 수 있다. 상기 일련의 과정을 통해 제2 반도체 패키지(22) 상에 제1 반도체 패키지(12)가 적층되고 패키지 연결단자들(303)에 의해 서로 전기적으로 연결된 패키지-온-패키지 타입의 반도체 패키지(50)가 제조될 수 있다.
<응용예>
도 4a는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 어느 하나를 포함하는 메모리 카드를 도시한 블록도이다. 도 4b는 본 발명의 실시예들에 따른 반도체 패키지들 중 적어도 어느 하나를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 4a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명의 실시예들에 따른 반도체 패키지들(11,12,21,22,50) 중 적어도 어느 하나를 포함할 수 있다.
도 4b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 패키지들(11,12,21,22,50) 중 적어도 어느 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310)과, 모뎀(1320)과, 중앙처리장치(1330)와, 램(1340)과, 그리고 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 5a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 패키지 기판 상에 몰딩막으로 몰딩된 반도체 칩을 포함하고,
    상기 몰딩막은 상기 반도체 칩의 상면을 노출시키는 표면을 가지며, 상기 몰딩막의 표면은 위로 돌출된 산 및 상기 산 사이의 골짜기를 포함하고,
    상기 골짜기의 최저점의 레벨은 상기 반도체 칩의 상면의 레벨과 동일한 반도체 패키지.
  2. 제1항에 있어서,
    상기 패키지 기판 상에 상기 반도체 칩과 이격 배치된 몰드비아 단자를 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 몰딩막은 상기 몰드비아 단자를 노출시키는 몰드비아홀을 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 몰드비아홀에 채워져 상기 몰드비아 단자와 전기적으로 연결되는 몰드비아를 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 몰딩막의 표면과 상기 반도체 칩의 상면 상에 배치된 방열막을 더 포함하는 반도체 패키지.
  6. 패키지 기판 상에 반도체 칩을 실장하여 베어 패키지를 형성하고;
    비평평면을 갖는 이형필름을 상기 반도체 칩에 부착한 상태로 상기 베어 패키지에 몰딩재를 제공하고; 그리고
    상기 몰딩재를 경화시켜 상기 반도체 칩을 몰딩하는 몰딩막을 형성하는 것을 포함하고,
    상기 몰딩막은 상기 반도체 칩의 상면을 노출시키는 표면을 가지며, 상기 몰딩막의 표면은 위로 돌출된 산 및 상기 산 사이의 골짜기를 포함하고,
    상기 골짜기의 최저점의 레벨은 상기 반도체 칩의 상면의 레벨과 동일한 반도체 패키지의 제조방법.
  7. 제6항에 있어서,
    상기 이형필름은 베이스막 상에 적층된 이형막을 포함하고, 상기 반도체 칩과 접촉되는 상기 이형막의 표면은 비평평한 반도체 패키지의 제조방법.
  8. 제7항에 있어서,
    상기 몰딩재를 제공하는 것은:
    상기 베어 패키지를 몰드금형의 내부 공간에 제공하고; 그리고
    상기 몰드금형의 내부 공간으로 상기 몰딩재를 제공하는 것을 포함하고, 상기 베이스막은 상기 몰드금형에 접촉되는 표면이 평평하거나 혹은 비평평한 반도체 패키지의 제조방법.
  9. 제6항에 있어서,
    상기 패키지 기판 상에 상기 반도체 칩과 이격 배치되는 몰드비아 단자를 형성하는 것을 더 포함하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서,
    상기 몰딩막을 패터닝하여 상기 몰드비아 단자를 노출시키는 몰드비아홀을 형성하고; 그리고
    상기 몰드비아홀에 채워져 상기 몰드비아 단자와 전기적으로 연결되는 몰드비아를 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
KR1020120047504A 2012-05-04 2012-05-04 반도체 패키지 및 그 제조방법 KR101939641B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120047504A KR101939641B1 (ko) 2012-05-04 2012-05-04 반도체 패키지 및 그 제조방법
US13/829,939 US8922024B2 (en) 2012-05-04 2013-03-14 Semiconductor packages including molding layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120047504A KR101939641B1 (ko) 2012-05-04 2012-05-04 반도체 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20130123956A KR20130123956A (ko) 2013-11-13
KR101939641B1 true KR101939641B1 (ko) 2019-01-18

Family

ID=49511921

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120047504A KR101939641B1 (ko) 2012-05-04 2012-05-04 반도체 패키지 및 그 제조방법

Country Status (2)

Country Link
US (1) US8922024B2 (ko)
KR (1) KR101939641B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140029826A (ko) * 2012-08-30 2014-03-11 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
KR102351257B1 (ko) 2014-07-07 2022-01-17 삼성전자주식회사 잔류응력을 갖는 반도체 패키지 및 그 제조방법
KR102392202B1 (ko) * 2015-04-09 2022-05-02 삼성전자주식회사 방열막을 구비한 반도체 패키지 및 그 제조방법
US10548228B2 (en) * 2016-03-03 2020-01-28 International Business Machines Corporation Thermal interface adhesion for transfer molded electronic components
DE102016105243A1 (de) * 2016-03-21 2017-09-21 Infineon Technologies Ag Räumlich Selektives Aufrauen von Verkapselungsmasse, um eine Haftung mit einer Funktionsstruktur zu Fördern
KR102511832B1 (ko) * 2016-08-26 2023-03-20 삼성전자주식회사 반도체 패키지 장치
JP7056226B2 (ja) * 2018-02-27 2022-04-19 Tdk株式会社 回路モジュール
JP7075791B2 (ja) * 2018-03-20 2022-05-26 株式会社ディスコ 半導体パッケージの製造方法
US11682599B2 (en) * 2018-06-27 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US11282763B2 (en) * 2019-06-24 2022-03-22 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device having a lid with through-holes
US11948855B1 (en) 2019-09-27 2024-04-02 Rockwell Collins, Inc. Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader
KR20230174805A (ko) * 2022-06-21 2023-12-29 주식회사 비에스테크닉스 열전도 부재가 임베디드된 방열 반도체 패키지 및 그 제조방법 그리고 그 제조에 이용하는 유도 가열 솔더링장치
KR20240008675A (ko) 2022-07-12 2024-01-19 (주)포인트엔지니어링 마이크로 금속 구조체

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176067A (ja) * 2000-12-11 2002-06-21 Apic Yamada Corp 樹脂封止方法及び樹脂封止装置
JP2010058395A (ja) * 2008-09-04 2010-03-18 Oji Tokushushi Kk 剥離紙及びその製造方法、並びに剥離紙を用いた粘着シート及び粘着シート巻回体
KR101071928B1 (ko) * 2010-06-21 2011-10-11 삼성전기주식회사 패키지 온 패키지 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000141568A (ja) 1998-11-09 2000-05-23 Mitsubishi Polyester Film Copp 離型フィルム
KR20010044862A (ko) 1999-11-01 2001-06-05 윤종용 반도체 패키지용 성형 금형
JP4641606B2 (ja) 2000-10-02 2011-03-02 三菱樹脂株式会社 ポリエステルフィルム
JP4647815B2 (ja) 2001-03-29 2011-03-09 パナック株式会社 プリプレグ材料成型用離型シート
JP4151370B2 (ja) 2002-10-07 2008-09-17 東レ株式会社 離型フィルム
JP2006022136A (ja) 2004-07-06 2006-01-26 Toray Ind Inc 離型フィルムの製造方法
KR20080111618A (ko) * 2007-06-19 2008-12-24 삼성전기주식회사 방열 구조의 반도체 패키지 및 이를 패키징하는 방법
KR101050562B1 (ko) 2008-12-22 2011-07-19 도레이첨단소재 주식회사 반도체 패키지용 몰드공정필름
KR20110076388A (ko) 2009-12-29 2011-07-06 도레이첨단소재 주식회사 반도체 패키지용 몰드공정필름
KR101715761B1 (ko) * 2010-12-31 2017-03-14 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8633100B2 (en) * 2011-06-17 2014-01-21 Stats Chippac Ltd. Method of manufacturing integrated circuit packaging system with support structure
KR101874803B1 (ko) 2012-01-20 2018-08-03 삼성전자주식회사 패키지 온 패키지 구조체

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176067A (ja) * 2000-12-11 2002-06-21 Apic Yamada Corp 樹脂封止方法及び樹脂封止装置
JP2010058395A (ja) * 2008-09-04 2010-03-18 Oji Tokushushi Kk 剥離紙及びその製造方法、並びに剥離紙を用いた粘着シート及び粘着シート巻回体
KR101071928B1 (ko) * 2010-06-21 2011-10-11 삼성전기주식회사 패키지 온 패키지 제조방법

Also Published As

Publication number Publication date
US8922024B2 (en) 2014-12-30
US20130292848A1 (en) 2013-11-07
KR20130123956A (ko) 2013-11-13

Similar Documents

Publication Publication Date Title
KR101939641B1 (ko) 반도체 패키지 및 그 제조방법
JP5783307B2 (ja) 半導体装置の製造方法
KR100551641B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
US8253232B2 (en) Package on package having a conductive post with height lower than an upper surface of an encapsulation layer to prevent circuit pattern lift defect and method of fabricating the same
US6753613B2 (en) Stacked dice standoffs
US9177859B2 (en) Semiconductor package having embedded semiconductor elements
US20090121334A1 (en) Manufacturing method of semiconductor apparatus and semiconductor apparatus
JP5980566B2 (ja) 半導体装置及びその製造方法
US9326372B2 (en) Semiconductor device manufacturing method and semiconductor mounting substrate
US20030030968A1 (en) Microelectronic assembly with stiffening member
US8841168B2 (en) Soldering relief method and semiconductor device employing same
KR101104210B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
US9041180B2 (en) Semiconductor package and method of manufacturing the semiconductor package
US10811378B2 (en) Electronic package and manufacturing method thereof
US20070114647A1 (en) Carrier board structure with semiconductor chip embedded therein
KR101043328B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP5609085B2 (ja) 半導体装置および半導体装置の製造方法
TW200536074A (en) Chip package structure and process for fabricating the same
JP4887170B2 (ja) 半導体装置の製造方法
US20210351097A1 (en) Method for fabricating electronic structure with conductive elements arranged for heating process
US20130249087A1 (en) Electronic component and manufacture method thereof
JP2006196734A (ja) 半導体装置及びその製造方法
JP5587464B2 (ja) 半導体装置の製造方法
KR20110001167A (ko) 임베디드 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right