KR102545473B1 - 반도체 패키지 - Google Patents

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KR102545473B1
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 제1 기판 및 제1 반도체 칩을 포함하는 제1 패키지, 상기 제1 패키지 상에 배치되고, 제2 기판 및 제2 반도체 칩을 포함하는 제2 패키지, 상기 제1 패키지와 상기 제2 패키지 사이에 배치되는 제1 솔더볼 및 서포터층, 및 상기 제1 패키지와 상기 제2 패키지 사이에 배치되고, 상기 서포터층의 측벽과 접하고, 상기 서포터층의 측벽을 완전히 감싸는 댐(dam)을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다.
본 발명이 해결하고자 하는 과제는, 상부 패키지와 하부 패키지 사이에 서포터층 및 서포터층의 측벽을 감싸도록 배치된 댐(dam)을 배치하여 구조적인 강도가 보강된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 몇몇 실시예는, 제1 기판 및 제1 반도체 칩을 포함하는 제1 패키지, 상기 제1 패키지 상에 배치되고, 제2 기판 및 제2 반도체 칩을 포함하는 제2 패키지, 상기 제1 패키지와 상기 제2 패키지 사이에 배치되는 제1 솔더볼 및 서포터층, 및 상기 제1 패키지와 상기 제2 패키지 사이에 배치되고, 상기 서포터층의 측벽과 접하고, 상기 서포터층의 측벽을 완전히 감싸는 댐(dam)을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 다른 몇몇 실시예는, 제1 반도체 칩을 포함하는 제1 패키지, 상기 제1 패키지 상에 배치되는 기판, 상기 기판 상에 배치되고, 제2 반도체 칩을 포함하는 제2 패키지, 상기 기판과 상기 제2 패키지 사이에 배치되는 서포터층, 및 상기 기판과 상기 제2 패키지 사이에 배치되고, 상기 서포터층의 측벽과 접하고, 상기 서포터층의 측벽을 완전히 감싸고, 비도전성 물질을 포함하는 댐(dam)을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 또 다른 몇몇 실시예는, 제1 기판 및 상기 제1 기판 상에 배치되는 제1 반도체 칩을 포함하는 제1 패키지, 상기 제1 패키지의 상에 배치되는 제2 기판, 상기 제2 기판 상에 배치되고, 상기 제1 패키지의 폭보다 작은 폭을 갖는 서포터층, 상기 제2 기판 상에 배치되고, 상기 서포터층의 측벽과 접하고, 상기 서포터층의 측벽을 완전히 감싸는 댐(dam), 및 상기 제2 기판 상에 배치되고, 상기 댐과 이격되어 배치되는 솔더볼을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 도 1의 A-A 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4는 도 3의 B-B 선을 따라 절단한 단면도이다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 6은 도 5의 C-C 선을 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 8은 도 7의 D-D 선을 따라 절단한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 10은 도 9의 E-E 선을 따라 절단한 단면도이다.
본 발명의 몇몇 실시예에 따른 반도체 패키지는 FO-PLP POP(fan out - panel level package package-on-package) 또는 인터포저 POP(interposer package-on-package)에 관한 것이다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 이하에서는 본 발명의 몇몇 실시예에 따른 반도체 패키지가 FO-PLP POP 또는 인터포저 POP의 구조를 갖는 것을 예시적으로 설명한다.
이하에서, 도 1 및 도 2를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 도 1의 A-A 선을 따라 절단한 단면도이다. 설명의 편의를 위해 도 1에서 제2 패키지(120)는 생략된다.
도 1 및 도 2를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 패키지(110), 제2 패키지(120), 제3 기판(130), 제1 솔더볼(140), 제1 댐(dam)(150) 및 서포터층(160)을 포함한다.
제1 패키지(110)는 제1 기판(112), 제1 반도체 칩(114), 제1 몰딩층(116) 및 제2 솔더볼(170)을 포함할 수 있다.
제1 기판(112)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 기판(112)이 인쇄 회로 기판인 경우에, 제1 기판(112)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 제1 기판(112)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제1 기판(112)의 표면은 솔더레지스트에 의해서 커버될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 반도체 칩(114)은 제1 기판(112)의 내부에 매립되도록 배치될 수 있다. 즉, 제1 패키지(110)는 제1 기판(112)의 내부에 제1 반도체 칩(114)이 매립되도록 배치된 임베디드(Embedded) 패키지 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 반도체 칩(114)은 제1 기판(112) 상에 배치되고, 제1 반도체 칩(114)과 제1 기판(112) 사이에 배치된 솔더볼을 이용하여 제1 기판(112)과 전기적으로 연결될 수도 있다.
제1 반도체 칩(114)은 예를 들어, 애플리케이션 프로세서(Application processor, AP), 전력 관리 집적회로(Power management integrated circuit, PMIC), 중앙처리장치(central processing unit, CPU), 컨트롤러(controller) 및 주문형 반도체(application specific integrated circuit, ASIC) 중 어느 하나 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 2에는 제1 기판(112)의 내부에 하나의 반도체 칩이 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 둘 이상의 반도체 칩이 제3 방향(Z)으로 적층될 수도 있다. 또한, 또 다른 몇몇 실시예에서, 둘 이상의 반도체 칩이 제1 방향(X) 또는 제2 방향(Y)으로 이격되어 배치될 수도 있다.
제1 반도체 칩(114)은 제1 반도체 칩(114)의 하부에 배치된 도전성 패드를 이용하여 제1 기판(112)과 전기적으로 연결될 수 있다.
도 2에는 제1 반도체 칩(114)의 상면과 제1 기판(112)의 상면이 동일 평면 상에 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 반도체 칩(114)의 상면은 제1 기판(112)의 상면보다 낮게 형성될 수도 있다.
제2 솔더볼(170)은 제1 기판(112)의 하면에 배치될 수 있다. 제2 솔더볼(170)은 제1 기판(112)의 하면에 배치된 도전성 단자에 접할 수 있다. 제2 솔더볼(170)은 제1 기판(112)의 하면으로부터 볼록하게 돌출될 수 있다. 제2 솔더볼(170)은 제1 기판(112)이 외부의 다른 소자와 전기적으로 연결되기 위한 부분일 수 있다.
제2 솔더볼(170)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 몰딩층(116)은 제1 기판(112) 및 제1 반도체 칩(114)을 덮도록 배치될 수 있다. 도 2에는 제1 반도체 칩(114)의 측벽이 제1 기판(112)과 접하는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 반도체 칩(114)의 측벽은 제1 기판(112)과 이격될 수도 있고, 이 경우, 제1 몰딩층(116)은 제1 반도체 칩(114)의 측벽과 제1 기판(112) 사이에도 배치될 수 있다.
제1 몰딩층(116)은 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 또한, 제1 몰딩층(116)은 레진과 같은 폴리머로 형성될 수 있으며, 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
제2 패키지(120)는 제1 패키지(110) 상에 배치될 수 있다. 제2 패키지(120)는 제2 기판(122), 제2 반도체 칩(124), 제2 몰딩층(126) 및 본딩 와이어(128)를 포함할 수 있다.
제2 기판(122)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 기판(122)이 인쇄 회로 기판인 경우에, 제2 기판(122)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 제2 기판(122)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 제2 기판(122)의 표면은 솔더레지스트에 의해서 커버될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 반도체 칩(124)은 제2 기판(122) 상에 배치될 수 있다. 제2 반도체 칩(124)은 예를 들어, 반도체 메모리 칩일 수 있다. 제2 반도체 칩(124)은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 반도체 칩(124)은 본딩 와이어(128)를 통해 제2 기판(122)과 전기적으로 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 반도체 칩(124)은 제2 반도체 칩(124)과 제2 기판(122) 사이에 배치된 솔더볼을 이용하여 제2 기판(122)과 전기적으로 연결될 수도 있다.
제2 몰딩층(126)은 제2 기판(122) 및 제2 반도체 칩(124)을 덮도록 배치될 수 있다.
제2 몰딩층(126)은 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 또한, 제1 몰딩층(116)은 레진과 같은 폴리머로 형성될 수 있으며, 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
제3 기판(130)은 제1 몰딩층(116)과 접하도록 제1 패키지(110)와 제2 패키지(120) 사이에 배치될 수 있다.
제3 기판(130)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 기판(130)이 인쇄 회로 기판인 경우에, 제3 기판(130)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 제1 기판(112)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
제3 기판(130)은 제1 패키지(110)를 관통하는 비아를 통해 제1 패키지(110)와 전기적으로 연결될 수 있다.
제1 솔더볼(140)은 제3 기판(130)과 제2 패키지(120) 사이에 배치되어 제3 기판(130)과 제2 패키지(120)를 전기적으로 연결할 수 있다. 제1 솔더볼(140)은 도 1에 도시된 바와 같이, 제3 기판(130)의 가장자리 영역을 따라 복수 개가 배치될 수 있다.
제1 솔더볼(140)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
서포터층(160)은 제3 기판(130)과 제2 패키지(120) 사이에 배치될 수 있다. 서포터층(160)은 도 1에 도시된 바와 같이, 제1 솔더볼(140)과 이격되어 제3 기판(130)의 중심 영역에 배치될 수 있다.
서포터층(160)은 도 1에 도시된 바와 같이, 제1 솔더볼(140)과 이격되어 제3 기판(130)의 중심 영역에 배치될 수 있다. 도 1에는 X-Y 평면 상에서 서포터층(160)의 형상이 사각형 형상을 갖는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 서포터층(160)은 X-Y 평면에서 원형 등의 다른 형상을 가질 수도 있다.
서포터층(160)의 제1 방향(X)의 폭(W1)은 제1 패키지(110)의 제1 방향(X)의 폭(W2)보다 작을 수 있다. 또한, 서포터층(160)의 제1 방향(X)의 폭(W1)은 제2 패키지(120)의 제1 방향(X)의 폭보다 작을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 서포터층(160)의 제1 방향(X)의 폭(W1)은 제2 패키지(120)의 제1 방향(X)의 폭보다 크게 형성될 수도 있다.
서포터층(160)은 비도전성 물질 예를 들어, NCP(non-conductive paste)를 포함할 수 있다. 이 경우, 서포터층(160)은 절연층의 기능을 수행할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 서포터층(160)은 도전성 물질 예를 들어, TIM(thermal interface material), 그리스 및 페이스트(paste) 중 적어도 하나를 포함할 수도 있다. 이 경우, 서포터층(160)은 제2 패키지(120)에서 발행하는 열을 분산시킬 수 있다.
제1 댐(150)은 제3 기판(130)과 제2 패키지(120) 사이에 배치될 수 있다. 제1 댐(150)은 서포터층(160)의 측벽과 직접 접하고, 서포터층(160)의 측벽을 완전히 감싸도록 배치될 수 있다. 제1 댐(150)은 도 1에 도시된 바와 같이, 제1 솔더볼(140)과 서포터층(160) 사이에 배치되고, 제1 솔더볼(140)과 이격되도록 배치될 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 제3 기판(130)의 워피지(warpage)와 제2 패키지(120)의 워피지가 동일한 경우에, 제1 댐(150)의 제3 방향(Z)의 높이는 서포터층(160)의 제3 방향(Z)의 높이(H)와 동일할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제3 기판(130)의 워피지(warpage)와 제2 패키지(120)의 워피지가 다른 경우에, 제1 댐(150)의 제3 방향(Z)의 높이는 서포터층(160)의 제3 방향(Z)의 높이(H)와 다를 수도 있다.
제1 댐(150)은 비도전성 물질 예를 들어, 에폭시(epoxy) 등의 폴리머(polymer)를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 댐(150)이 서포터층(160)의 측벽을 완전히 감싸도록 배치됨으로써, 서포터층(160)을 의도된 영역에 배치할 수 있다.
구체적으로, 본 발명의 몇몇 실시예에 따른 반도체 패키지를 제조하는 과정에서, 제1 댐(150)이 형성된 후에 제1 댐(150)의 사이에 서포터층(160)을 형성함으로써, 서포터층(160)을 의도된 영역에 배치할 수 있다. 또한, 제1 댐(150)을 이용하여 서포터층(160)이 블리딩(bleeding) 되거나 또는 오버플로우(overflow) 되는 것을 방지할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 패키지는 제1 패키지(110)와 제2 패키지(120) 사이에 제1 댐(150) 및 서포터층(160)을 배치함으로써, 반도체 패키지의 구조적인 강도를 보강할 수 있다. 이로 인해, 본 발명의 몇몇 실시예 따른 반도체 패키지는 패키지 공정 또는 테스트 공정에서 발생하는 스트레스로부터 반도체 패키지가 변형을 억제할 수 있다.
도 2에는 제1 패키지(110), 제2 패키지(120) 및 제3 기판(130)이 워피지 없이 평평하게 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
즉, 다른 몇몇 실시예에서, 제1 패키지(110), 제2 패키지(120) 및 제3 기판(130)이 제3 방향(Z)과 반대 방향으로 볼록하게 형성될 수도 있다. 또한, 또 다른 몇몇 실시예에서, 제2 패키지(120)는 제3 방향(Z)으로 볼록하게 형성되고, 제1 패키지(110) 및 제3 기판(130)은 제3 방향(Z)과 반대 방향으로 볼록하게 형성될 수도 있다.
이하에서, 도 3 및 도 4를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 및 도 2에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 3은 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 4는 도 3의 B-B 선을 따라 절단한 단면도이다. 설명의 편의를 위해 도 3에서 제2 패키지(120)는 생략된다.
도 3 및 도 4를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지는 제1 솔더볼(140)이 서포터층(260)의 내부에 배치될 수 있다.
구체적으로, 제1 솔더볼(140)이 서포터층(260)을 관통하도록 배치되고, 제1 댐(250)이 서포터층(260)의 측벽을 완전히 감싸도록 배치될 수 있다. 제1 댐(250)은 제1 솔더볼(140)과 이격되도록 배치될 수 있다.
서포터층(260)은 비도전성 물질 예를 들어, NCP(non-conductive paste)를 포함할 수 있다.
이하에서, 도 5 및 도 6을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 및 도 2에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 6은 도 5의 C-C 선을 따라 절단한 단면도이다. 설명의 편의를 위해 도 5에서 제2 패키지(120)는 생략된다.
도 5 및 도 6을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제3 기판(130)과 제2 패키지(120) 사이에 서로 이격된 2개의 댐(350)이 배치될 수 있다. 서포터층(360)은 서로 이격된 2개의 댐(350) 사이에 배치될 수 있다.
구체적으로, 서포터층(360)은 X-Y 평면에서 사각형의 고리 형상을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 서포터층(360)은 X-Y 평면에서 원형 등의 다른 형상의 고리 형상을 가질 수도 있다.
제1 댐(351)은 서포터층(360)의 외측 측벽을 완전히 감싸도록 서포터층(360)의 외측 측벽을 따라 배치될 수 있다. 제2 댐(352)은 서포터층(360)의 내측 측벽을 완전히 감싸도록 서포터층(360)의 내측 측벽을 따라 배치될 수 있다. 제2 댐(352)에 의해 둘러싸인 중심 영역에는 빈 공간(cavity)이 형성될 수 있다.
이하에서, 도 7 및 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 및 도 2에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 8은 도 7의 D-D 선을 따라 절단한 단면도이다. 설명의 편의를 위해 도 7에서 제2 패키지(120)는 생략된다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 방향(X) 및 제1 방향(X)과 수직인 제2 방향(Y)으로 서로 이격된 복수의 서브 서포터층(461, 462, 463, 464)을 포함하는 서포터층(460)을 포함할 수 있다.
구체적으로, 서포터층(460)은 제1 방향(X)으로 이격된 제1 서브 서포터층(461) 및 제2 서브 서포터층(461)과, 제1 방향(X)으로 이격된 제3 서브 서포터층(463) 및 제4 서브 서포터층(464)을 포함할 수 있다. 이 경우, 제1 서브 서포터층(461)은 제3 서브 서포터층(463)과 제2 방향(Y)으로 이격되고, 제2 서브 서포터층(462)은 제4 서브 서포터층(464)과 제2 방향(Y)으로 이격될 수 있다.
도 7에는 4개의 서브 서포터층(461, 462, 463, 464) 제3 기판(130) 상에 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 제3 기판(130) 상에 배치되는 서브 서포터층의 개수는 제한되지 않는다.
제1 댐(450)은 제1 내지 제4 서브 서포터층(461, 462, 463, 464) 각각의 측벽을 완전히 감싸도록 배치될 수 있다. 즉, 제1 댐(450)은 제1 내지 제4 서브 서포터층(461, 462, 463, 464) 각각의 사이에도 배치될 수 있다.
이하에서, 도 9 및 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명한다. 도 1 및 도 2에 도시된 반도체 패키지와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 10은 도 9의 E-E 선을 따라 절단한 단면도이다. 설명의 편의를 위해 도 9에서 제2 패키지(120)는 생략된다.
도 9 및 도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지는 제1 패키지(510) 및 인터포저(530)를 포함할 수 있다.
제1 패키지(510)는 제1 기판(512), 제1 반도체 칩(514), 제1 몰딩층(516), 제2 솔더볼(570), 제3 솔더볼(580) 및 제4 솔더볼(590)을 포함할 수 있다.
제1 기판(512)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 솔더볼(570)은 제1 기판(512)의 하면에 배치될 수 있다. 제2 솔더볼(570)은 제1 기판(512)의 하면에 배치된 도전성 단자에 접할 수 있다. 제2 솔더볼(570)은 제1 기판(512)의 하면으로부터 볼록하게 돌출될 수 있다. 제2 솔더볼(570)은 제1 기판(512)이 외부의 다른 소자와 전기적으로 연결되기 위한 부분일 수 있다.
제1 반도체 칩(514)은 제1 기판(512) 상에 배치될 수 있다. 제1 반도체 칩(514)은 제1 반도체 칩(514)과 제1 기판(512) 사이에 배치된 제4 솔더볼(590)을 이용하여 제1 기판(512)과 전기적으로 연결될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 반도체 칩(514)은 제1 기판(512)은 본딩 와이어를 통해 전기적으로 연결될 수도 있다.
도 10에는 제1 기판(512) 상에 하나의 반도체 칩이 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 둘 이상의 반도체 칩이 제3 방향(Z)으로 적층될 수도 있다. 또한, 또 다른 몇몇 실시예에서, 둘 이상의 반도체 칩이 제1 방향(X) 또는 제2 방향(Y)으로 이격되어 배치될 수도 있다.
제3 솔더볼(580)은 제1 기판(512)과 인터포저(530) 사이에 배치될 수 있다. 구체적으로, 제3 솔더볼(580)은 제1 반도체 칩(513)의 측면과 이격되도록 제1 기판(512)과 인터포저(530) 사이에 배치될 수 있다.
제3 솔더볼(580)은 제1 기판(512) 및 인터포저(530) 각각과 직접 접하도록 배치될 수 있다. 구체적으로, 제3 솔더볼(580)은 제1 기판(512)의 상면에 배치된 도전성 단자와 접할 수 있다. 또한, 제3 솔더볼(580)은 인터포저(530)의 하면에 배치된 도전성 단자와 접할 수 있다. 제3 솔더볼(580)은 제1 기판(512)과 인터포저(530)를 전기적으로 연결시킬 수 있다.
제3 솔더볼(580)은 예를 들어, 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 솔더볼(580)의 제3 방향(Z)의 높이는 제1 반도체 칩(514)의 제3 방향(Z)의 높이보다 크게 형성될 수 있다.
제1 몰딩층(516)은 제1 기판(512)의 상면과 인터포저(530)의 하면 사이에 배치될 수 있다.
구체적으로 제1 몰딩층(516)은 제1 기판(512) 상에서, 제1 기판(512)의 상면, 제3 솔더볼(580)의 측면, 제4 솔더볼(590)의 측면, 제1 반도체 칩(514) 및 인터포저(530)의 하면을 덮도록 배치될 수 있다.
제1 몰딩층(516)은 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다. 또한, 제1 몰딩층(116)은 레진과 같은 폴리머로 형성될 수 있으며, 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
인터포저(530)는 제1 패키지(510)와 접하도록 제1 패키지(510)와 제2 패키지(120) 사이에 배치될 수 있다. 인터포저(530)와 제2 패키지(120) 사이에 제1 솔더볼(140), 제1 댐(150) 및 서포터층(160)이 배치될 수 있다. 인터포저(530)는 제1 솔더볼(140)을 이용하여 제2 패키지(120)와 전기적으로 연결될 수 있다.
인터포저(530)는 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 제1 패키지 112: 제1 기판
114: 제1 반도체 칩 120: 제2 패키지
122: 제2 기판 124: 제2 반도체 칩
130: 제3 기판 140: 제1 솔더볼
150: 제1 댐 160: 서포터층
170: 제2 솔더볼

Claims (10)

  1. 제1 기판 및 제1 반도체 칩을 포함하는 제1 패키지;
    상기 제1 패키지 상에 배치되고, 제2 기판 및 제2 반도체 칩을 포함하는 제2 패키지;
    상기 제1 패키지와 상기 제2 패키지 사이에 배치되는 제1 솔더볼 및 서포터층; 및
    상기 제1 패키지와 상기 제2 패키지 사이에 배치되고, 상기 서포터층의 측벽과 접하고, 상기 서포터층의 측벽을 완전히 감싸는 댐(dam)을 포함하되,
    상기 제1 솔더볼의 하면은 상기 제1 반도체 칩의 상면보다 높게 형성되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 패키지와 상기 서포터층 사이에 배치되는 제3 기판을 더 포함하고
    상기 제1 반도체 칩은 상기 제1 기판에 매립되도록 배치되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 패키지와 상기 서포터층 사이에 배치되는 인터포저와,
    상기 제1 기판과 상기 인터포저 사이에 배치되어 상기 제1 기판과 상기 인터포저 사이를 전기적으로 연결하는 제2 솔더볼을 더 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 댐은 상기 제1 솔더볼과 상기 서포터층 사이에 배치되고, 상기 댐은 상기 제1 솔더볼과 이격되어 배치되는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 솔더볼은 상기 서포터층 내부에 배치되는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 댐은 상기 서포터층의 외측 측벽을 따라 배치되는 제1 댐 및 상기 서포터층의 내측 측벽을 따라 배치되는 제2 댐을 포함하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 서포터층은 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 서로 이격된 복수의 서브 서포터층을 포함하는 반도체 패키지.
  8. 제1 반도체 칩을 포함하는 제1 패키지;
    상기 제1 패키지 상에 배치되는 기판;
    상기 기판 상에 배치되고, 제2 반도체 칩을 포함하는 제2 패키지;
    상기 기판과 상기 제2 패키지 사이에 배치되는 서포터층; 및
    상기 기판과 상기 제2 패키지 사이에 배치되고, 상기 서포터층의 측벽과 접하고, 상기 서포터층의 측벽을 완전히 감싸고, 비도전성 물질을 포함하는 댐(dam)을 포함하는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 기판과 상기 제2 패키지 사이에 배치되는 솔더볼을 더 포함하고,
    상기 댐은 상기 솔더볼과 상기 서포터층 사이에 배치되고, 상기 댐은 상기 솔더볼과 이격되어 배치되는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 서포터층의 높이는 상기 댐의 높이와 동일한 반도체 패키지.
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