JP3828673B2 - 半導体装置 - Google Patents
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体素子に他の半導体素子を重ね合わせるチップオンチップ構造に関するものである。
【０００２】
【従来の技術】
半導体装置の一層の集積化を図るため、半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体装置が注目されている。
このチップオンチップ構造にする場合、大小の半導体素子の素子形成面上に、内部配線を部分的に露出させたパッド開口部を設け、このパッド開口に「バンプ」という突起電極を設け、半導体素子同士をいわゆるフェイスツーフェイスで重ね合わせるとい方法がとられている。そして、大きな方の半導体素子（以下「親チップ」という）の素子形成面に電極を設けて、下地基板（配線板）の電極との間で接続し、この下地基板の電極を、プリント基板やセラミック基板に半田接続する。
【０００３】
【発明が解決しようとする課題】
前記チップオンチップ構造の半導体装置では、親チップに重ね合わせるほうの半導体素子（以下「子チップ」という）が複数ある場合、それぞれの子チップを正確に位置合わせして親チップに重ね合わせる必要がある。
この場合、通常、子チツプを１つずつ装着するので、子チップの数だけ装着回数があり、全体として装着に時間がかかっていた。
【０００４】
また、子チップが複数あるので、子チップを取り違える確率（誤装着率）が高くなるという問題もあつた。
そこで、本発明は、半導体素子をチップオンチップ構造にする場合、生産能率に優れ、かつ誤装着の少ない半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段及び発明の効果】
本発明の半導体装置は、重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、前記半導体素子を当該フレーム面に接着しており、当該フレームは透明であり、当該フレーム面に接着された前記半導体素子の当該接着面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものである（請求項１）。
また、本発明の半導体装置は、当該フレーム面に接着された前記半導体素子の当該接着面と反対のバンプ取付面に、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものでもよい（請求項２）。
また、本発明の半導体装置は、重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、当該フレーム面に孔を設け、各半導体素子を当該孔に嵌合させており、各半導体素子の背面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものでもよい（請求項３）。
【０００６】
これらの構成によれば、半導体素子をチップオンチップ構造にする場合、重ね合わせる各半導体素子（子チップ）をフレームの所定の位置に配列し、このフレームを利用して重ね合わせる。したがって、１回の装着で、複数の半導体装置を重ねて接合させることができる。また、子チップのフレームへの配列に誤りがなければ、重ねる段階での誤装着は問題とならない。したがって、生産能率に優れ、かつ誤装着の少ない半導体装置を実現することができる。
また、子チップが正しく配列されているかどうかを外観検査により確認することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
図１は、親チップ１に、複数の子チップ２ａ，２ｂを、いわゆるフェースダウンで重ねた状態を示す側面図である。親チップ１の素子形成面にはバンプ３が設けられ、子チップ２ａ，２ｂの素子形成面の対応位置にも、バンプ４が設けられている。これらの対応するバンプ３，４同士を接合させることにより、いわゆるチップオンチップ構造の半導体素子として機能するようになっている。
【００１０】
さらに、子チップ２ａ，２ｂは、１枚のフレーム５に装着された状態となっている。このフレーム５の材質は、特に限定されるものではなく、例えば、透明若しくは不透明な樹脂板、ガラス板、金属板、セラミック板などをあげることができる。また、フレーム５の厚みも特に限定されるものではない。フレーム５と子チップ２ａ，２ｂとは、接着剤で接着されている。
【００１１】
フレーム５と親チップ１との位置合わせの方法は従来公知の方法を採用することができる。例えば、貫通孔を開けてそこから下のマークを見て位置合わせする技術（特開平8-172111号公報参照）を応用して、フレーム５に貫通孔を形成して親チップの上に設けたマークを検出することにより位置合わせすることができる。また、フレーム５の上面（図１の上側の面）にマークを付け、親チップ１の上面にもマークを付け、上から見たマークの一部の重なりを確認することにより、位置合わせすることができる（実開平5-87949号公報参照）。さらに、フレーム５が透明ならば、フレーム５と親チップ１にマークを付け、マークの重なりを確認することにより、位置合わせすることができる。
【００１２】
このようにして、子チップ２ａ，２ｂが付いたフレーム５を、親チップ１に重ねることにより、一度の工程ですべての子チップ２ａ，２ｂを親チップ１に接合することができる。
この後、親チップ１を外部に配線し、子チップ２ａ，２ｂが付いたフレーム５ごとモールドすれば、半導体ＩＣが完成する。
【００１３】
ここで誤装着率について議論する。この半導体装置において、子チップ２ａ，２ｂをフレーム５に正しく取り付ければ、その後親チップ１に重ねる工程での誤装着は起こり得ないので、誤装着は、子チップ２ａ，２ｂをフレーム５に取り付ける工程での問題となる。そこで例えば、子チップ２ａ，２ｂを取り付けたフレーム５を外観検査することができれば、親チップ１に接合する前に誤装着を未然に発見して半導体装置の製造歩留りの向上を図ることができる。このような外観検査方法として、次の(1) (2)があげられる。
【００１４】
(1)フレーム５が透明であれば、フレーム５に配列された子チップ２ａ，２ｂの背面の文字表示を画像認識できるので、子チップ２ａ，２ｂが正しく配列されているかどうか事前に確認できる。
(2)フレーム５が不透明の場合は、子チップ２ａ，２ｂのバンプ取付面に文字表示をするようにすれば、子チップ２ａ，２ｂが正しく配列されているかどうか確認できる。
【００１５】
図２は、フレーム５の変形例を示す図である。この図２の場合は、フレーム５１に孔をあけ、その孔に子チップ２ａ，２ｂを嵌合させている。なお挿入した子チップ２ａ，２ｂが抜け落ちないように所定の箇所にストッパ（図示せず）を設けている。
この実施形態によれば、フレーム５１の透明、不透明に係わらず、フレーム５１に配列された子チップ２ａ，２ｂの背面の文字表示を画像認識できるので、子チップ２ａ，２ｂが正しく配列されているかどうか事前に確認できる。
【００１６】
また、この実施形態によれば、子チップ２ａ，２ｂの大きさに合わせた孔を開けるので、子チップ２ａ，２ｂの大きさがそれぞれ異なる場合は、孔自体が子チップ２ａ，２ｂの誤装着防止手段となる。
以上の説明では、図１のフレーム５及び図２のフレーム５１を、特に配線に用いていなかったが、本発明はこれに限られるものではなく、例えば、フレーム５、フレーム５１をリードフレームとして兼用することもできる。この場合、新たなリードフレームを使用しなくて済み、部材の節約になる。
【００１７】
図３は、本発明の他の実施形態を示す側面図である。本実施形態では、子チップ２ａ，２ｂを取り付けた後、フレーム５２を子チップ２ａ，２ｂから離している。フレーム５２は、樹脂フィルムなど柔軟な材質であることが好ましい。
図３(a)は、フレーム５２に取り付けられた子チップ２ａ，２ｂを親チップ１に接合させる工程を示し、図３(b)は、加熱または超音波印加などによりバンプ３，４を接合させた後、フレーム５２を子チップ２ａ，２ｂから剥がす工程を示す。フレーム５２を剥がすときには、バンプ３，４は強く接合しているので、フレーム５２を容易に剥がすことができる。
【００１８】
なお、この発明は以上説明した実施形態に限定されるものではない。例えば、いままでの説明では、子チップの数は、２つとして説明してきたが、これに限られるものでなく、２以上の任意の数であってよい。その他本発明の範囲内で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】親チップ１に、フレーム５に取り付けられた複数の子チップ２ａ，２ｂを、いわゆるフェースダウンで重ねた状態を示す側面図である。
【図２】複数の子チップ２ａ，２ｂを孔の空いたフレーム５１に固定して、親チップ１に重ねた状態を示す側面図である。
【図３】子チップ２ａ，２ｂを取り付けた後、フレーム５２を子チップ２ａ，２ｂから離す本発明の他の実施形態を示す側面図である。
【符号の説明】
１ 半導体素子（親チップ）
２ａ，２ｂ 半導体素子（子チップ）
３，４ バンプ
５，５１，５２ フレーム
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体素子に他の半導体素子を重ね合わせるチップオンチップ構造に関するものである。
【０００２】
【従来の技術】
半導体装置の一層の集積化を図るため、半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体装置が注目されている。
このチップオンチップ構造にする場合、大小の半導体素子の素子形成面上に、内部配線を部分的に露出させたパッド開口部を設け、このパッド開口に「バンプ」という突起電極を設け、半導体素子同士をいわゆるフェイスツーフェイスで重ね合わせるとい方法がとられている。そして、大きな方の半導体素子（以下「親チップ」という）の素子形成面に電極を設けて、下地基板（配線板）の電極との間で接続し、この下地基板の電極を、プリント基板やセラミック基板に半田接続する。
【０００３】
【発明が解決しようとする課題】
前記チップオンチップ構造の半導体装置では、親チップに重ね合わせるほうの半導体素子（以下「子チップ」という）が複数ある場合、それぞれの子チップを正確に位置合わせして親チップに重ね合わせる必要がある。
この場合、通常、子チツプを１つずつ装着するので、子チップの数だけ装着回数があり、全体として装着に時間がかかっていた。
【０００４】
また、子チップが複数あるので、子チップを取り違える確率（誤装着率）が高くなるという問題もあつた。
そこで、本発明は、半導体素子をチップオンチップ構造にする場合、生産能率に優れ、かつ誤装着の少ない半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段及び発明の効果】
本発明の半導体装置は、重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、前記半導体素子を当該フレーム面に接着しており、当該フレームは透明であり、当該フレーム面に接着された前記半導体素子の当該接着面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものである（請求項１）。
また、本発明の半導体装置は、当該フレーム面に接着された前記半導体素子の当該接着面と反対のバンプ取付面に、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものでもよい（請求項２）。
また、本発明の半導体装置は、重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、当該フレーム面に孔を設け、各半導体素子を当該孔に嵌合させており、各半導体素子の背面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものでもよい（請求項３）。
【０００６】
これらの構成によれば、半導体素子をチップオンチップ構造にする場合、重ね合わせる各半導体素子（子チップ）をフレームの所定の位置に配列し、このフレームを利用して重ね合わせる。したがって、１回の装着で、複数の半導体装置を重ねて接合させることができる。また、子チップのフレームへの配列に誤りがなければ、重ねる段階での誤装着は問題とならない。したがって、生産能率に優れ、かつ誤装着の少ない半導体装置を実現することができる。
また、子チップが正しく配列されているかどうかを外観検査により確認することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提としているが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
図１は、親チップ１に、複数の子チップ２ａ，２ｂを、いわゆるフェースダウンで重ねた状態を示す側面図である。親チップ１の素子形成面にはバンプ３が設けられ、子チップ２ａ，２ｂの素子形成面の対応位置にも、バンプ４が設けられている。これらの対応するバンプ３，４同士を接合させることにより、いわゆるチップオンチップ構造の半導体素子として機能するようになっている。
【００１０】
さらに、子チップ２ａ，２ｂは、１枚のフレーム５に装着された状態となっている。このフレーム５の材質は、特に限定されるものではなく、例えば、透明若しくは不透明な樹脂板、ガラス板、金属板、セラミック板などをあげることができる。また、フレーム５の厚みも特に限定されるものではない。フレーム５と子チップ２ａ，２ｂとは、接着剤で接着されている。
【００１１】
フレーム５と親チップ１との位置合わせの方法は従来公知の方法を採用することができる。例えば、貫通孔を開けてそこから下のマークを見て位置合わせする技術（特開平8-172111号公報参照）を応用して、フレーム５に貫通孔を形成して親チップの上に設けたマークを検出することにより位置合わせすることができる。また、フレーム５の上面（図１の上側の面）にマークを付け、親チップ１の上面にもマークを付け、上から見たマークの一部の重なりを確認することにより、位置合わせすることができる（実開平5-87949号公報参照）。さらに、フレーム５が透明ならば、フレーム５と親チップ１にマークを付け、マークの重なりを確認することにより、位置合わせすることができる。
【００１２】
このようにして、子チップ２ａ，２ｂが付いたフレーム５を、親チップ１に重ねることにより、一度の工程ですべての子チップ２ａ，２ｂを親チップ１に接合することができる。
この後、親チップ１を外部に配線し、子チップ２ａ，２ｂが付いたフレーム５ごとモールドすれば、半導体ＩＣが完成する。
【００１３】
ここで誤装着率について議論する。この半導体装置において、子チップ２ａ，２ｂをフレーム５に正しく取り付ければ、その後親チップ１に重ねる工程での誤装着は起こり得ないので、誤装着は、子チップ２ａ，２ｂをフレーム５に取り付ける工程での問題となる。そこで例えば、子チップ２ａ，２ｂを取り付けたフレーム５を外観検査することができれば、親チップ１に接合する前に誤装着を未然に発見して半導体装置の製造歩留りの向上を図ることができる。このような外観検査方法として、次の(1) (2)があげられる。
【００１４】
(1)フレーム５が透明であれば、フレーム５に配列された子チップ２ａ，２ｂの背面の文字表示を画像認識できるので、子チップ２ａ，２ｂが正しく配列されているかどうか事前に確認できる。
(2)フレーム５が不透明の場合は、子チップ２ａ，２ｂのバンプ取付面に文字表示をするようにすれば、子チップ２ａ，２ｂが正しく配列されているかどうか確認できる。
【００１５】
図２は、フレーム５の変形例を示す図である。この図２の場合は、フレーム５１に孔をあけ、その孔に子チップ２ａ，２ｂを嵌合させている。なお挿入した子チップ２ａ，２ｂが抜け落ちないように所定の箇所にストッパ（図示せず）を設けている。
この実施形態によれば、フレーム５１の透明、不透明に係わらず、フレーム５１に配列された子チップ２ａ，２ｂの背面の文字表示を画像認識できるので、子チップ２ａ，２ｂが正しく配列されているかどうか事前に確認できる。
【００１６】
また、この実施形態によれば、子チップ２ａ，２ｂの大きさに合わせた孔を開けるので、子チップ２ａ，２ｂの大きさがそれぞれ異なる場合は、孔自体が子チップ２ａ，２ｂの誤装着防止手段となる。
以上の説明では、図１のフレーム５及び図２のフレーム５１を、特に配線に用いていなかったが、本発明はこれに限られるものではなく、例えば、フレーム５、フレーム５１をリードフレームとして兼用することもできる。この場合、新たなリードフレームを使用しなくて済み、部材の節約になる。
【００１７】
図３は、本発明の他の実施形態を示す側面図である。本実施形態では、子チップ２ａ，２ｂを取り付けた後、フレーム５２を子チップ２ａ，２ｂから離している。フレーム５２は、樹脂フィルムなど柔軟な材質であることが好ましい。
図３(a)は、フレーム５２に取り付けられた子チップ２ａ，２ｂを親チップ１に接合させる工程を示し、図３(b)は、加熱または超音波印加などによりバンプ３，４を接合させた後、フレーム５２を子チップ２ａ，２ｂから剥がす工程を示す。フレーム５２を剥がすときには、バンプ３，４は強く接合しているので、フレーム５２を容易に剥がすことができる。
【００１８】
なお、この発明は以上説明した実施形態に限定されるものではない。例えば、いままでの説明では、子チップの数は、２つとして説明してきたが、これに限られるものでなく、２以上の任意の数であってよい。その他本発明の範囲内で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】親チップ１に、フレーム５に取り付けられた複数の子チップ２ａ，２ｂを、いわゆるフェースダウンで重ねた状態を示す側面図である。
【図２】複数の子チップ２ａ，２ｂを孔の空いたフレーム５１に固定して、親チップ１に重ねた状態を示す側面図である。
【図３】子チップ２ａ，２ｂを取り付けた後、フレーム５２を子チップ２ａ，２ｂから離す本発明の他の実施形態を示す側面図である。
【符号の説明】
１ 半導体素子（親チップ）
２ａ，２ｂ 半導体素子（子チップ）
３，４ バンプ
５，５１，５２ フレーム
Claims (3)
- 複数の半導体素子を他の半導体素子に重ねた構造を有する半導体装置であって、
重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、前記半導体素子を当該フレーム面に接着しており、
当該フレームは透明であり、当該フレーム面に接着された前記半導体素子の当該接着面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされていることを特徴とする半導体装置。 - 複数の半導体素子を他の半導体素子に重ねた構造を有する半導体装置であって、
重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、前記半導体素子を当該フレーム面に接着しており、
当該フレーム面に接着された前記半導体素子の当該接着面と反対のバンプ取付面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされていることを特徴とする半導体装置。 - 複数の半導体素子を他の半導体素子に重ねた構造を有する半導体装置であって、
重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、当該フレーム面に孔を設け、各半導体素子を当該孔に嵌合させており、
各半導体素子の背面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされていることを特徴とする半導体装置。
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| JP04521099A Expired - Fee Related JP3828673B2 (ja) | 1999-02-23 | 1999-02-23 | 半導体装置 |
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| JP (1) | JP3828673B2 (ja) |
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