JP2001094043A - 半導体チップ - Google Patents
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Abstract
解析テストにおけるパッドや内部配線の腐食を防止す
る。 【解決手段】アルミニウムパッド14上には第1バリア
メタル膜17、テストワイヤ接続膜18および第2バリ
アメタル膜19が下方から順に積層されており、この第
2バリアメタル膜19上にバンプBMが隆起して形成さ
れている。半導体装置の解析テストにおいては、バンプ
BMの除去により露出した第2バリアメタル膜19をエ
ッチング液で除去し、これにより露出したテストワイヤ
接続膜18にテストワイヤWを接続して、親チップ1の
動作確認テストが行われる。
Description
体チップの表面に他の半導体チップを重ね合わせて接合
するチップ・オン・チップ構造や半導体チップの表面を
プリント配線基板に対向させて接合するフリップ・チッ
プ・ボンディング構造に適用される半導体チップに関す
る。
集積化を図るための構造として、複数個の半導体チップ
を表面同士が対向した状態で重ね合わせて接合する、い
わゆるチップ・オン・チップ構造がある。このチップ・
オン・チップ構造に適用される半導体チップには、たと
えば金などの耐酸化性金属からなるバンプが隆起して形
成されている。そして、チップ・オン・チップ構造の半
導体装置では、たとえば、対向する半導体チップのバン
プ同士を接合させることにより、一方の半導体チップと
他方の半導体チップとが所定間隔を開けた状態で結合さ
れるとともに、これら半導体チップ間の電気接続が達成
される。
を拡大して示す断面図である。半導体チップ90の表面
に積層された層間絶縁膜91上には、図示しない内部配
線に接続されたアルミニウムパッド92が形成されてい
る。また、層間絶縁膜91上には表面保護膜93が積層
されており、この表面保護膜93には、アルミニウムパ
ッド92に臨んで開口94が形成されている。そして、
開口94を覆うように、たとえばTiW(チタンタング
ステン)からなるバリアメタル膜95が形成されてお
り、このバリアメタル膜95上に、耐酸化性金属からな
るバンプ96が隆起して形成されている。
接合して組み立てられた後、モールド樹脂で封止されて
パッケージ(図示せず)内に収容される。これにより、
チップ・オン・チップ構造の半導体装置が完成する。と
ころで、完成後の半導体装置に動作不良が生じた場合、
その動作不良の原因を究明するために解析テストが行わ
れることがある。この解析テストは、パッケージが溶か
されることにより半導体チップの組立体が取り出された
後、半導体チップ90と他の半導体チップとに分解して
行われる。
90と他の半導体チップの組立体が取り出された後、半
導体チップ90と他の半導体チップとを接続しているバ
ンプ96がエッチング液(たとえば、ヨウ素ヨウ化カリ
ウム水溶液)で溶かされることにより、半導体チップ9
0と他の半導体チップとが分離させられる。図3(b)に
示すように、他の半導体チップから分離した半導体チッ
プ90には、バリアメタル膜95が除去されずに残って
いる。このバリアメタル膜95には、たとえばアルミニ
ウムまたは金からなるテストワイヤ97を良好に接続さ
せることができない。そこで、半導体チップ90のテス
トを行う際には、図3(c)に示すように、バリアメタル
膜95がエッチング液(たとえば、過酸化水素水)で除
去され、これにより開口94を介して露出したアルミニ
ウムパッド92上にテストワイヤ97が接続されてテス
トが行われる。
ル膜95をエッチング液で除去する際に、バリアメタル
膜95の下方のアルミニウムパッド92にエッチング液
が付着し、このエッチング液によってアルミニウムパッ
ド92の表面が腐食されるおそれがある。また、ひどい
場合には、アルミニウムパッド92から浸入したエッチ
ング液により内部配線まで腐食されるおそれがある。そ
のため、解析テストを正しく行えないおそれがある。
課題を解決し、パッケージから半導体チップを取り出し
て行う解析テストでパッドや内部配線が腐食されるおそ
れのない半導体チップを提供することである。
目的を達成するための請求項1記載の発明は、内部配線
に接続されたパッドと、このパッドの表面に積層された
第1バリアメタル膜と、この第1バリアメタル膜の表面
に積層されたテストワイヤ接続膜と、このテストワイヤ
接続膜の表面に積層された第2バリアメタル膜と、この
第2バリアメタル膜上に隆起して形成され、当該半導体
チップの外部との電気接続を達成するためのバンプとを
含むことを特徴とする半導体チップである。
合される半導体チップであってもよく、この場合、上記
バンプは、上記第2バリアメタル膜上に隆起して形成さ
れ、当該半導体チップおよび上記固体とを所定間隔を開
けた状態で結合するとともに、当該半導体チップと上記
固体との電気接続を達成するためのものであってもよ
い。上記固体表面は、他の半導体チップの表面であって
もよいし、たとえばリードフレームのような配線基板の
表面であってもよい。
リアメタル膜、テストワイヤ接続膜および第2バリアメ
タル膜が下方から順に積層されており、この第2バリア
メタル膜上にバンプが隆起して形成されている。これに
より、この半導体チップを用いた半導体装置の解析テス
トにおいては、バンプの除去により露出した第2バリア
メタル膜をエッチング液で除去し、これにより露出した
テストワイヤ接続膜にテストワイヤを接続して、半導体
チップの動作確認テストを行うことができる。このと
き、テストワイヤ接続膜が第2バリアメタル膜の除去の
ためのエッチング液に対するエッチングストッパとして
機能するから、パッド上の第1バリアメタル膜まで除去
されるおそれがなく、アルミニウムパッドや内部配線が
エッチング液による腐食を受けることはない。
ワイヤとの密着性が良く、かつ、第2バリアメタル膜の
除去のためのエッチング液による腐食が少ない材料で構
成されていることが好ましい。
を、添付図面を参照して詳細に説明する。図1は、この
発明の一実施形態に係る半導体チップが適用された半導
体装置の概略構成を示す図解的な断面図である。この半
導体装置は、いわゆるチップ・オン・チップ構造を有し
ており、親チップ1の表面11に子チップ2を重ね合わ
せて接合した後、これらをパッケージ3に納めることに
よって構成されている。
シリコンチップからなっている。親チップ1の表面11
は、親チップ1の基体をなす半導体基板においてトラン
ジスタなどの機能素子が形成された活性表層領域側の表
面であり、最表面は、たとえば窒化シリコンで構成され
る表面保護膜で覆われている。この表面保護膜上には、
外部接続用の複数のパッド12が周縁付近に露出して配
置されており、この外部接続用パッド12は、ボンディ
ングワイヤ4によってリードフレーム5に接続されてい
る。また、親チップ1の表面11には、子チップ2との
電気接続のための複数個のバンプBMが配置されてい
る。
面11に対向させた、いわゆるフェースダウン方式で親
チップ1に接合されている。子チップ2の表面21は、
子チップ2の基体をなす半導体基板においてトランジス
タなどの機能素子が形成された活性表層領域側の表面で
あり、最表面は、たとえば窒化シリコンからなる表面保
護膜で覆われている。この表面保護膜上には、内部配線
に接続された複数個のバンプBSが親チップ1のバンプ
BMに対向して配置されており、子チップ2は、バンプ
BSがそれぞれ対向する親チップ1のバンプBMに接続
されることによって、親チップ1の表面11との間に所
定間隔を保持した状態で支持されるとともに、親チップ
1と電気的に接続されている。
大して示す断面図である。なお、以下では、親チップ1
の構成を取り上げて説明するが、子チップ2も親チップ
1と同様な構成を有している。図2(a)に示すように、
親チップ1の基体をなす半導体基板(図示せず)上に
は、たとえば酸化シリコンで構成される層間絶縁膜13
が形成されており、この層間絶縁膜13上には、図示し
ない内部配線に接続されたアルミニウムパッド14が形
成されている。また、層間絶縁膜13上には、たとえば
窒化シリコンからなる表面保護膜15が積層されてお
り、この表面保護膜15には、アルミニウムパッド14
に臨んで開口16が形成されている。
したアルミニウムパッド14上および開口16の周囲の
表面保護膜15上には、たとえばTiW(チタンタング
ステン)からなる第1バリアメタル膜17が形成されて
いる。そして、第1バリアメタル膜17上には、たとえ
ばアルミニウムまたは金からなるテストワイヤ接続膜1
8が積層されている。さらに、テストワイヤ接続膜18
上には、たとえばTiWからなる第2バリアメタル膜1
9が形成されており、この第2バリアメタル膜19上
に、たとえば金からなるバンプBMが隆起して形成され
ている。
てテストワイヤ接続膜18を構成する材料が表面保護膜
15中に拡散するのを防止するためのものである。ま
た、第2バリアメタル膜19は、テストワイヤ接続膜1
8とバンプBMとを分離するとともに、界面が合金化す
ることを防止するためのものである。第1バリアメタル
膜17、テストワイヤ接続膜18、第2バリアメタル膜
19およびバンプBMは、たとえば次のようにして形成
することができる。すなわち、表面保護膜15に開口1
6を形成した後、この開口16が形成された表面保護膜
15上に、たとえばスパッタ法によって、第1バリアメ
タル膜17、テストワイヤ接続膜18および第2バリア
メタル膜19を順に形成する。そして、第2バリアメタ
ル膜19上において、開口16に対向する位置に開口1
6よりも少し大きな開口を有するレジスト膜(図示せ
ず)をパターン形成した後、バンプBMの材料を用いた
メッキを行う。その後、第2バリアメタル膜19上のレ
ジスト膜を除去し、このレジスト膜の除去によって露出
した第2バリアメタル膜19を除去する。さらに、第2
バリアメタル膜19を除去したことによって露出したテ
ストワイヤ接続膜18を除去し、このテストワイヤ接続
膜18の除去により露出した第1バリアメタル膜17を
除去することにより、開口16上に積層された第1バリ
アメタル膜17、テストワイヤ接続膜18、第2バリア
メタル膜19およびバンプBMを得ることができる。
体装置の解析テストでは、図1に示すパッケージ3が溶
かされることにより親チップ1および子チップ2が取り
出された後、親チップ1と子チップ2とを接続している
バンプBM,BSがエッチング液(たとえば、ヨウ素ヨ
ウ化カリウム水溶液)で溶かされることにより、親チッ
プ1と子チップ2とが分離される。こうして分離された
親チップ1は、図2(b)に示すように、第2バリアメタ
ル膜19が露出した状態になっている。次いで、図2
(c)に示すように、第2バリアメタル膜19が、エッチ
ング液(たとえば、過酸化水素水)で除去される。この
とき、テストワイヤ接続膜18がエッチングストッパと
して機能し、エッチング液による第2バリアメタル膜1
9の除去は、第2バリアメタル膜19の下方のテストワ
イヤ接続膜18が露出した時点で終了する。そして、第
2バリアメタル膜19の除去により露出したテストワイ
ヤ接続膜18上に、たとえばアルミニウムまたは金から
なるテストワイヤWが接続されて、親チップ1の動作確
認テストが行われる。
ミニウムパッド14上には第1バリアメタル膜17、テ
ストワイヤ接続膜18および第2バリアメタル膜19が
下方から順に積層されており、この第2バリアメタル膜
19上にバンプBMが隆起して形成されている。これに
より、半導体装置の解析テストにおいては、バンプBM
の除去により露出した第2バリアメタル膜19をエッチ
ング液で除去し、これにより露出したテストワイヤ接続
膜18にテストワイヤWを接続して、親チップ1の動作
確認テストを行うことができる。したがって、アルミニ
ウムパッド14上の第1バリアメタル膜17を除去する
必要がなく、アルミニウムパッド14や内部配線が腐食
を受けるおそれがない。
バンプBMは耐酸化性材料で構成されていればよく、上
記した金以外に、たとえばプラチナ、銀、パラジウムま
たはイリジウムをバンプBMの材料として用いることが
できる。また、テストワイヤ接続膜18はアルミニウム
または金からなるとしたが、テストワイヤ接続膜18は
テストワイヤWとの密着性が良い材料で構成されていれ
ばよく、たとえばテストワイヤWが金からなる場合、上
記したアルミニウムおよび金以外に、たとえばAg
(銀)をテストワイヤ接続膜18の材料として用いるこ
とができる。
に配置されている外部接続用パッド12も、バンプBM
とほぼ同じ構成を有していることが好ましく、この場
合、外部接続用パッド12は、バンプBMのように隆起
して形成されていてもよいし、バンプBMほど高くは隆
起していないめっき層(好ましくは、金めっき層)であ
ってもよい。この発明の一実施形態について説明した
が、この発明は、他の形態で実施することもできる。た
とえば、親チップ1および子チップ2は、いずれもシリ
コンからなるチップであるとしたが、シリコンの他に
も、化合物半導体(たとえばガリウム砒素半導体など)
やゲルマニウム半導体などの他の任意の半導体材料を用
いた半導体チップであってもよい。この場合に、親チッ
プ1の半導体材料と子チップ2の半導体材料は、同じで
もよいし異なっていてもよい。
・チップ構造を取り上げたが、この発明は、半導体チッ
プの表面を配線基板に対向させて接合するフリップ・チ
ップ・ボンディング構造にも適用できる。その他、特許
請求の範囲に記載された事項の範囲内で、種々の設計変
更を施すことが可能である。
用された半導体装置の概略構成を示す図解的な断面図で
ある。
断面図である。
して示す断面図である。
Claims (1)
- 【請求項1】内部配線に接続されたパッドと、 このパッドの表面に積層された第1バリアメタル膜と、 この第1バリアメタル膜の表面に積層されたテストワイ
ヤ接続膜と、 このテストワイヤ接続膜の表面に積層された第2バリア
メタル膜と、 この第2バリアメタル膜上に隆起して形成され、当該半
導体チップの外部との電気接続を達成するためのバンプ
とを含むことを特徴とする半導体チップ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26574299A JP2001094043A (ja) | 1999-09-20 | 1999-09-20 | 半導体チップ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26574299A JP2001094043A (ja) | 1999-09-20 | 1999-09-20 | 半導体チップ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001094043A true JP2001094043A (ja) | 2001-04-06 |
Family
ID=17421377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26574299A Pending JP2001094043A (ja) | 1999-09-20 | 1999-09-20 | 半導体チップ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001094043A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7001786B2 (en) | 2002-02-22 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
CN105898990A (zh) * | 2015-02-12 | 2016-08-24 | 三星电子株式会社 | 包括电路板的电子装置 |
JP2021509541A (ja) * | 2017-12-29 | 2021-03-25 | 日本テキサス・インスツルメンツ合同会社 | 腐食を防止するための犠牲導電性スタックを用いる方法 |
-
1999
- 1999-09-20 JP JP26574299A patent/JP2001094043A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7001786B2 (en) | 2002-02-22 | 2006-02-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
CN105898990A (zh) * | 2015-02-12 | 2016-08-24 | 三星电子株式会社 | 包括电路板的电子装置 |
JP2021509541A (ja) * | 2017-12-29 | 2021-03-25 | 日本テキサス・インスツルメンツ合同会社 | 腐食を防止するための犠牲導電性スタックを用いる方法 |
JP7339486B2 (ja) | 2017-12-29 | 2023-09-06 | テキサス インスツルメンツ インコーポレイテッド | 腐食を防止するための犠牲導電性スタックを用いる方法 |
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