JP3715816B2 - 半導体チップ - Google Patents

半導体チップ Download PDF

Info

Publication number
JP3715816B2
JP3715816B2 JP04040199A JP4040199A JP3715816B2 JP 3715816 B2 JP3715816 B2 JP 3715816B2 JP 04040199 A JP04040199 A JP 04040199A JP 4040199 A JP4040199 A JP 4040199A JP 3715816 B2 JP3715816 B2 JP 3715816B2
Authority
JP
Japan
Prior art keywords
chip
film
semiconductor
bump
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP04040199A
Other languages
English (en)
Other versions
JP2000243903A (ja
Inventor
智史 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP04040199A priority Critical patent/JP3715816B2/ja
Priority to US09/504,856 priority patent/US6355977B1/en
Publication of JP2000243903A publication Critical patent/JP2000243903A/ja
Application granted granted Critical
Publication of JP3715816B2 publication Critical patent/JP3715816B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、たとえば、半導体チップの表面に他の半導体チップを重ね合わせて接合するチップ・オン・チップ構造や半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造に適用される半導体チップに関する。
【０００２】
【従来の技術】
たとえば、半導体装置の小型化および高集積化を図るための構造として、一対の半導体チップを表面同士が対向するように重ね合わせて接合する、いわゆるチップ・オン・チップ構造がある。
このチップ・オン・チップ構造に適用される半導体チップには、たとえば、内部配線を部分的に露出させるためのパッド開口部が表面に形成されており、このパッド開口部を介して露出した内部配線上にバンプが設けられている。そして、チップ・オン・チップ構造の半導体装置では、対向する半導体チップのバンプ同士を接合させることにより、半導体チップ間の電気接続が達成される。
【０００３】
【発明が解決しようとする課題】
ところで、半導体チップの接合時において、対向する半導体チップのバンプは、たとえば、相互に圧接されつつ、そのバンプの接合部分に熱が加えられることにより熱圧着される。したがって、バンプの下方にトランジスタなどの機能素子が配置されていると、バンプに加わる力や熱が内部配線を介して機能素子に伝搬し、この機能素子の特性を劣化させるおそれがある。
【０００４】
そのため、チップ・オン・チップ構造に適用される半導体チップにおいては、機能素子を形成するための領域以外の場所に、バンプを形成するための領域（他の半導体チップを接合するための領域）を設ける必要があり、このことが、チップサイズを縮小するうえでの妨げとなっていた。
そこで、この発明の目的は、上述の技術的課題を解決し、チップサイズを縮小することができる半導体チップを提供することである。
【０００５】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、固体表面に接合される半導体チップであって、半導体基板と、この半導体基板上に形成され、機能素子を覆う絶縁膜と、この絶縁膜上に配設された内部配線と、上記固体表面に対向する表面に形成され、上記絶縁膜および上記内部配線の表面を覆う表面保護膜と、この表面保護膜上に形成されて、当該半導体チップと上記固体とを電気的に接続する接続部と、上記表面保護膜に開口され、上記内部配線の一部を露出させるパッド開口部と、このパッド開口部を介して上記内部配線と上記接続部とを接続するための表面配線とを含み、上記接続部は、上記パッド開口部が形成された上記表面保護膜の表面にシード膜を積層し、このシード膜上に選択的にメッキを施すことにより形成されており、上記表面配線は、上記シード膜をパターニングすることにより形成されていることを特徴とする半導体チップである。
【０００６】
なお、上記固体表面は、他の半導体チップの表面であってもよいし、配線基板の表面であってもよい。
また、上記接続部は、上記表面保護膜上に隆起した状態に設けられた金属バンプであってもよいし、この金属バンプほど高くは隆起していない金属蒸着膜であってもよい。
【０００７】
この発明によれば、半導体チップや配線基板など（固体）との電気接続のための接続部は、表面保護膜上に形成されており、表面配線を介して内部配線に接続されている。したがって、この半導体チップと固体との接合時に接続部に加わる力や熱は、表面保護膜によって吸収されるので、接続部の下方に機能素子を配置しても、機能素子の特性が劣化するといったことはない。ゆえに、接続部の下方に機能素子を配置することができ、これにより、チップサイズを縮小することができる。
【０００８】
さらに、接続部と無関係な位置に内部配線およびパッド開口部を形成することができるから、接合される固体の内部回路を考慮せずに回路設計を行うことができ、これにより、この半導体チップのさらなる小型化を図ることができる。
また、接続部を表面保護膜上の任意の位置に配置できるから、たとえば、この半導体チップがチップ・オン・チップ構造の半導体装置の親チップとして適用された場合には、親チップ上における他の半導体チップ（子チップ）の配置の自由度が増す。これにより、親チップ上に複数個の子チップを接合させる場合に、その複数個の子チップを親チップ上に効率良く配置することができ、親チップのチップサイズの増大を抑えることができる。
【０００９】
さらにまた、接続部を形成する際に用いるシード膜をパターニングすることにより表面配線が形成されているので、表面配線用の材料を用意する必要がなく、半導体チップのコストの上昇を抑えることができる。
【００１０】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体チップが用いられた半導体装置の分解斜視図である。この半導体装置は、この発明の一実施形態に係る半導体チップとしての親チップ１の表面１１に子チップ２を重ね合わせて接合した、いわゆるチップ・オン・チップ構造を有している。
【００１１】
親チップ１は、たとえばシリコンチップからなっている。親チップ１の表面１１は、親チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁性を有する表面保護膜で覆われている。親チップ１の表面１１の周縁付近には、たとえばボンディングワイヤによってリードフレームに接続されるべき複数のパッド１２が配置されている。また、親チップ１の表面１１の内方の領域には、子チップ２を接合するための接合領域１３が設定されており、この接合領域１３には、子チップ２との接続のための複数個のバンプＢＭが配置されている。
【００１２】
子チップ２は、たとえばシリコンチップからなっている。子チップ２の表面２１は、子チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁性を有する表面保護膜で覆われている。子チップ２の表面２１には、内部配線に接続された複数個のバンプＢＳが設けられている。
【００１３】
子チップ２は、表面２１を親チップ１の表面１１に対向させた、いわゆるフェースダウン方式で親チップ１に接合される。親チップ１のバンプＢＭは、子チップ２のバンプＢＳを考慮した位置に設けられており、子チップ２は、バンプＢＳがそれぞれ対応する親チップ１のバンプＢＭに接続されることにより、親チップ１の上方に支持されるとともに、親チップ１と電気的に接続される。
【００１４】
図２は、親チップ１の構成を拡大して示す断面図である。親チップ１の半導体基板１４上には、機能素子１５を覆う絶縁膜１６が形成されており、この絶縁膜１６上に内部配線１７が配設されている。絶縁膜１６および内部配線１７の表面は、たとえば窒化シリコンで構成される表面保護膜１８で覆われており、この表面保護膜１８には、内部配線１７の一部を露出させるためのパッド開口部１９が形成されている。
【００１５】
また、表面保護膜１８上には、パッド開口部１９を介して内部配線１７に接続された表面配線２０が配設されており、この表面配線２０の先端部上に、耐酸化性の金属（たとえば金、プラチナ、銀、パラジウムまたはイリジウムなど）からなるバンプＢＭが隆起した状態に設けられている。言い換えれば、バンプＢＭは、表面保護膜１８上に子チップ２のバンプＢＳを考慮して配置されており、このバンプＢＭが内部配線１７に接続されるように、表面配線２０がパターニングされている。
【００１６】
表面配線２０は、たとえば、バンプＢＭを形成するために表面保護膜１８の表面に形成されたシード膜で構成することができ、この場合、バンプＢＭおよび表面配線２０は、次のようにして形成することができる。
まず、フォトリソグラフィ技術により、表面保護膜１８にパッド開口部１９を形成する。次に、このパッド開口部１９が形成された表面保護膜１８の表面に、スパッタ法によってシード膜を形成する。このシード膜は、たとえば、バンプＢＭをＡｕ（金）で構成する場合には、表面保護膜１８上にスパッタ法でＴｉＷ（チタンタングステン）膜を付着させ、そのＴｉＷ膜上にスパッタ法でＡｕ膜を付着させることにより形成すればよい。そして、バンプＢＭを形成すべき領域以外のシード膜上にパターニング膜を形成した後、バンプＢＭの材料を用いたメッキを行うことにより、シード膜上に隆起したバンプＢＭを形成する。その後、シード膜上のパターニング膜を除去し、これにより露出したシード膜を、バンプＢＭと内部配線１７とがパッド開口部１９を介して接続されるようにパターニングすることによって、シード膜で構成された表面配線２０を得ることができる。
【００１７】
以上のように、この実施形態によれば、子チップ２との接続のためのバンプＢＭは、表面保護膜１８上に配置されており、表面配線２０を介して内部配線１７に接続されている。したがって、この親チップ１と子チップ２との接合時にバンプＢＭに加わる力や熱は、表面保護膜１８によって吸収されるので、バンプＢＭの下方に機能素子１５を配置しても、機能素子１５の特性が劣化するといったことはない。ゆえに、親チップ１の表面に設定された接合領域１３の下方に、機能素子を形成するための領域を設けることができるから、親チップ１を小型化することができる。
【００１８】
さらに、バンプＢＭと無関係な位置に内部配線１７およびパッド開口部１９を形成することができるから、子チップ２のバンプＢＳの位置に合わせて、内部配線１７およびパッド開口部１９を形成する必要がない。つまり、子チップ２のバンプＢＳを考慮せずに親チップ１の回路設計を行うことができ、これにより、親チップ１のさらなる小型化を図ることができる。
【００１９】
また、バンプＢＭを表面保護膜１８上の任意の位置に配置できるから、親チップ１上における子チップ２の配置の自由度が増す。これにより、親チップ１上に複数個の子チップ２を接合させる場合に、複数個の子チップ２を親チップ１上に効率良く配置することができ、親チップ１のチップサイズの増大を抑えることができる。
【００２０】
この発明の一実施形態の説明は以上の通りであるが、この発明は、上記の一実施形態に限定されるものではない。たとえば、上述の一実施形態では、表面配線２０がバンプＢＭを形成するためのシード膜で構成されるとしたが、シード膜とは異なる金属膜で表面配線２０が構成されてもよい。
また、上述の一実施形態では、親チップ１および子チップ２は、いずれもシリコンからなるチップであるとしたが、シリコンの他にも、ガリウム砒素半導体やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップであってもよい。この場合に、親チップ１の半導体材料と子チップ２の半導体材料は、同じでもよいし異なっていてもよい。
【００２１】
さらに、親チップ１または子チップ２の両方にそれぞれバンプＢＭ，ＢＳを設けているが、親チップ１または子チップ２の一方にバンプを設け、他方にはバンプほど高く隆起していない金属蒸着膜を設けて、バンプと金属蒸着膜とを接合することによって、親チップ１と子チップ２とのチップ・オン・チップ接合を達成してもよい。
【００２２】
さらにまた、上述の実施形態では、チップ・オン・チップ構造の半導体装置を取り上げて、この発明が親チップ１に適用した場合を例にあげたが、この発明は、もちろん子チップ２に適用してもよい。また、この発明は、半導体チップの表面をプリント配線基板に対向させて接合する、いわゆるフリップ・チップ・ボンディング構造の半導体装置に用いられる半導体チップに適用されてもよい。
【００２３】
その他、特許請求の範囲に記載された事項の範囲内で、種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体チップが用いられた半導体装置の分解斜視図である。
【図２】親チップの構成を拡大して示す断面図である。
【符号の説明】
１ 親チップ（半導体チップ）
１１ 表面（固体表面に対向する表面）
１７ 内部配線
１８ 表面保護膜
１９ パッド開口部
２０ 表面配線
ＢＭ バンプ（接続部）
２ 子チップ（固体）
２１ 表面（固体表面）

Claims (1)

  1. 固体表面に接合される半導体チップであって、
    半導体基板と、
    この半導体基板上に形成され、機能素子を覆う絶縁膜と、
    この絶縁膜上に配設された内部配線と、
    上記固体表面に対向する表面に形成され、上記絶縁膜および上記内部配線の表面を覆う表面保護膜と、
    この表面保護膜上に形成されて、当該半導体チップと上記固体とを電気的に接続する接続部と、
    上記表面保護膜に開口され、上記内部配線の一部を露出させるパッド開口部と、
    このパッド開口部を介して上記内部配線と上記接続部とを接続するための表面配線とを含み、
    上記接続部は、上記パッド開口部が形成された上記表面保護膜の表面にシード膜を積層し、このシード膜上に選択的にメッキを施すことにより形成されており、
    上記表面配線は、上記シード膜をパターニングすることにより形成されていることを特徴とする半導体チップ。
JP04040199A 1998-02-18 1999-02-18 半導体チップ Expired - Lifetime JP3715816B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP04040199A JP3715816B2 (ja) 1999-02-18 1999-02-18 半導体チップ
US09/504,856 US6355977B1 (en) 1998-02-18 2000-02-16 Semiconductor chip or device having a connecting member formed on a surface protective film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP04040199A JP3715816B2 (ja) 1999-02-18 1999-02-18 半導体チップ

Publications (2)

Publication Number Publication Date
JP2000243903A JP2000243903A (ja) 2000-09-08
JP3715816B2 true JP3715816B2 (ja) 2005-11-16

Family

ID=12579652

Family Applications (1)

Application Number Title Priority Date Filing Date
JP04040199A Expired - Lifetime JP3715816B2 (ja) 1998-02-18 1999-02-18 半導体チップ

Country Status (2)

Country Link
US (1) US6355977B1 (ja)
JP (1) JP3715816B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2002216352A1 (en) 2000-12-21 2002-07-01 Shellcase Ltd. Packaged integrated circuits and methods of producing thereof
US6847105B2 (en) 2001-09-21 2005-01-25 Micron Technology, Inc. Bumping technology in stacked die configurations
US7144490B2 (en) * 2003-11-18 2006-12-05 International Business Machines Corporation Method for selective electroplating of semiconductor device I/O pads using a titanium-tungsten seed layer
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1178530A2 (en) * 1993-09-30 2002-02-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5757179A (en) * 1994-03-04 1998-05-26 Cts Corporation Position sensor with improved magnetic circuit
JP3362545B2 (ja) * 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
DE69635397T2 (de) * 1995-03-24 2006-05-24 Shinko Electric Industries Co., Ltd. Halbleitervorrichtung mit Chipabmessungen und Herstellungsverfahren
US5682065A (en) * 1996-03-12 1997-10-28 Micron Technology, Inc. Hermetic chip and method of manufacture
JP3351706B2 (ja) * 1997-05-14 2002-12-03 株式会社東芝 半導体装置およびその製造方法
US6005262A (en) * 1997-08-20 1999-12-21 Lucent Technologies Inc. Flip-chip bonded VCSEL CMOS circuit with silicon monitor detector
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays

Also Published As

Publication number Publication date
US6355977B1 (en) 2002-03-12
JP2000243903A (ja) 2000-09-08

Similar Documents

Publication Publication Date Title
JP3631120B2 (ja) 半導体装置
JP3418134B2 (ja) チップ・オン・チップ構造の半導体装置
TWI335658B (en) Stacked structure of chips and wafer structure for making same
JP2000243900A (ja) 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP2000223653A (ja) チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
JP2006507686A5 (ja)
JP3413120B2 (ja) チップ・オン・チップ構造の半導体装置
JP3715816B2 (ja) 半導体チップ
JP4009380B2 (ja) 半導体チップの製造方法
JPH08255810A (ja) 半導体装置及びその製造方法
JP3715861B2 (ja) 半導体装置の組立方法
JP3255896B2 (ja) チップ・オン・チップ構造の半導体装置
JP4791104B2 (ja) 半導体チップおよび半導体チップの製造方法
JP3405697B2 (ja) 半導体チップ
US20050040527A1 (en) [chip structure]
JP3764321B2 (ja) 半導体装置
US20230260937A1 (en) Semiconductor device and method for fabricating the same
JP3795246B2 (ja) 半導体チップ
JP2001135795A (ja) 半導体装置
JP2000228485A (ja) チップ・オン・チップ構造の半導体装置および半導体チップ
JP2003273154A (ja) 半導体装置及びその製造方法
JP4216646B2 (ja) チップ・オン・チップ構造の半導体装置
JP2001267489A (ja) 半導体装置および半導体チップ
JP4668608B2 (ja) 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
JP3965767B2 (ja) 半導体チップの基板実装構造

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050728

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050826

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110902

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110902

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120902

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130902

Year of fee payment: 8

EXPY Cancellation because of completion of term