JP3795246B2

JP3795246B2 - 半導体チップ

Info

Publication number: JP3795246B2
Application number: JP02984299A
Authority: JP
Inventors: 純一疋田; 吾郎仲谷
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-02-08
Filing date: 1999-02-08
Publication date: 2006-07-12
Anticipated expiration: 2019-02-08
Also published as: JP2000228484A

Description

【０００１】
【発明の属する技術分野】
この発明は、たとえば、半導体チップの表面に他の半導体チップを重ね合わせて接合するチップ・オン・チップ構造や半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造に適用される半導体チップに関する。
【０００２】
【従来の技術】
たとえば、半導体装置の小型化を図るための構造として、複数個の半導体チップを表面同士が対向するように重ね合わせて接合する、いわゆるチップ・オン・チップ構造がある。
このチップ・オン・チップ構造では、図４に示すように、対向する半導体チップ９１，９２は、半導体チップ９１，９２間に設けられた複数個のバンプ９３によって、所定間隔を保つように連結され、かつ、互いに電気的に接続されている。そして、重ね合わされた複数個の半導体チップ９１，９２は、モールド樹脂９４などで樹脂封止されている。
【０００３】
【発明が解決しようとする課題】
モールド樹脂９４による封止の際、半導体チップ９１，９２は、モールド樹脂９４から比較的大きな圧力を受ける。また、半導体チップ９１，９２の熱膨張率が異なる場合には、樹脂封止時において大きな熱量が与えられると、半導体チップ９１，９２に応力歪みが生じる。そのため、バンプ９３によって支持されていない部分において、半導体チップ９１，９２の変形が生じ、その結果、半導体チップ９１，９２に形成された素子の特性が劣化するといった問題があった。
【０００４】
そこで、本願発明者は、半導体チップ９１，９２間に、半導体チップ９１，９２の内部配線に接続していないダミーバンプを形成して、このダミーバンプによってモールド樹脂９４から受ける応力を緩和することを考えた。しかしながら、このようなダミーバンプを設けると、このダミーバンプがアンテナとなって、外部ノイズを受信し、半導体チップ９１，９２に形成された素子に悪影響を与えるおそれがあった。
【０００５】
上述の各問題は、チップ・オン・チップ構造の半導体装置に限らず、半導体チップの表面をプリント配線基板の表面に対向させて接合する、いわゆるフリップ・チップ・ボンディング構造の半導体装置にも共通する問題である。
そこで、この発明の目的は、上術の技術的課題を解決し、機械的応力および圧力歪みを低減でき、かつ、安定した素子特性を発揮できる半導体チップを提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、他の半導体チップの表面に所定の間隔を保った状態で接合される半導体チップであって、上記他の半導体チップの表面に対向する表面に形成されて、当該半導体チップを支持するとともに、当該半導体チップと上記他の半導体チップとを電気的に接続する機能バンプと、上記他の半導体チップの表面に対向する表面保護膜上に形成されて、当該半導体チップを支持し、当該半導体チップと上記他の半導体チップとの電気接続に寄与しないダミーバンプとを含み、上記ダミーバンプは、外部ノイズの取り込みを防止するために、当該半導体チップの低インピーダンス部に接続されており、上記低インピーダンス部は、当該半導体チップの基体をなす半導体基板であり、上記ダミーバンプは、当該半導体チップの表面保護膜上にシード膜を積層し、このシード膜上に選択的にメッキを施すことにより形成されており、上記シード膜を介して、上記半導体基板のスクライブラインに接続されていることを特徴とする半導体チップである。
【０００７】
この発明によれば、ダミーバンプが設けられているので、樹脂封止などのために半導体チップに作用する力を分散することができ、機械的圧力や応力歪みなどに起因する半導体チップの変形を防止することができる。また、ダミーバンプは低インピーダンス部に接続されているので、ダミーバンプがアンテナとなって、半導体チップ内に外部ノイズが取り込まれるおそれがない。したがって、安定した素子特性を発揮することができる。
通常、スクライブラインには、表面保護膜などが設けられておらず、半導体基板の表面が露出している。したがって、この発明のように、半導体チップの表面保護膜上にシード膜を積層し、そのシード膜上に選択的にメッキを施すことにより、表面保護膜上にダミーバンプを形成し、このダミーバンプをシード膜を介してスクライブラインに接続しておくことにより、ダミーバンプを簡単に半導体基板に接続することができる。
【０００８】
請求項２記載の発明は、上記半導体基板の上記ダミーバンプとの接続部分には、低抵抗化処理が施されていることを特徴とする請求項１記載の半導体チップである。
【０００９】
この発明によれば、半導体基板の低インピーダンス部との接続部分に低抵抗化処理が施されているので、低インピーダンス部の抵抗をさらに下げることができ、外部ノイズによる悪影響が及ぼされることをより良好に防止できる。
【００１１】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体チップが適用された半導体装置の概略構成を示す図解的な断面図である。この半導体装置は、いわゆるチップ・オン・チップ構造を有しており、親チップ１（固体）の表面１１に子チップ２（半導体チップ）を重ね合わせて接合した後、これらを樹脂封止してパッケージ３に納めることによって構成されている。
【００１２】
親チップ１は、たとえばシリコンチップからなっている。親チップ１の表面１１は、半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、たとえば窒化シリコンで構成される表面保護膜で覆われている。この表面保護膜上には、外部接続用の複数のパッド１２が、ほぼ矩形の平面形状を有する親チップ１の表面１１の周縁付近に露出して配置されている。外部接続用パッド１２は、ボンディングワイヤ１３によってリードフレーム１４に接続されている。
【００１３】
子チップ２は、たとえばシリコンチップからなっている。子チップ２の表面２１は、半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、たとえば窒化シリコンで構成される表面保護膜で覆われている。子チップ２は、表面２１を親チップ１の表面１１に対向させた、いわゆるフェースダウン方式で親チップ１に接合されており、親チップ１との間に設けられた複数のバンプによって支持されている。具体的に説明すると、子チップ２の表面２１には、複数の子側バンプＢ２が隆起して形成されており、親チップ１の表面１１には、子側バンプＢ２に対応した位置にそれぞれ親側バンプＢ１が隆起して形成されている。そして、子チップ２は、子側バンプＢ２がそれぞれ対応する親側バンプＢ１に接続されることにより、親チップ１の上方に支持されている。
【００１４】
子側バンプＢ２には、子チップ２の内部の配線に接続された機能バンプＢＦと、子チップ２の内部の配線と絶縁されたダミーバンプＢＤとが含まれている。一方、親側バンプＢ１にも、子チップ２の内部の配線に接続された機能バンプＢＦと、子チップ２の内部の配線と絶縁されたダミーバンプＢＤとが含まれている。親チップ１の機能バンプＢＦと子チップ２の機能バンプＢＦとは、互いに対向して設けられており、この機能バンプＢＦ同士が接続されることにより、親チップ１の内部の配線と子チップ２の内部の配線とが電気接続されている。これに対し、親チップ１のダミーバンプＢＤと子チップ２のダミーバンプＢＤとは、互いに対向して設けられており、このダミーバンプＢＤ同士の接続は、親チップ１の内部の配線と子チップ２の内部の配線との電気接続には寄与していない。
【００１５】
図２は、子チップ２の構成を拡大して示す断面図である。子チップ２の半導体基板２２上には、酸化シリコン膜２３が形成されており、この酸化シリコン膜２３上に、たとえばアルミニウムで構成される配線２４が配設されている。配線２４は、酸化シリコン膜２３に形成された複数のコンタクトホール２５を介して半導体基板２２に接続されている。酸化シリコン膜２３および配線２４の表面は、表面保護膜２６で覆われており、この表面保護膜２６に形成された開口部２７に、耐酸化性の金属（たとえば金、鉛、プラチナ、銀またはイリジウムなど）からなる機能バンプＢＦが形成されている。
【００１６】
一方、ダミーバンプＢＤは、表面保護膜２６上に隆起した状態に設けられており、表面保護膜２６に形成された開口部２８および酸化シリコン膜２３に形成されたコンタクトホール２９を介して、半導体基板２２に接続されている。
機能バンプＢＦおよびダミーバンプＢＤは、半導体基板２２がウエハの状態で形成される。また、ダミーバンプＢＤは、機能バンプＢＦと同じ材料を用いて形成されており、機能バンプＢＦと同じ工程で形成することができる。すなわち、酸化シリコン膜２３にコンタクトホール２５を形成する工程において、コンタクトホール２５と同時にコンタクトホール２９を形成する。そして、このコンタクトホール２５，２９が形成された酸化シリコン膜２３上に配線２４を形成する工程において、コンタクトホール２９の内部に、配線２４と同一材料で構成される金属膜３０を形成する。その後、酸化シリコン膜２３上に表面保護膜２６を堆積させ、その表面保護膜２６の配線２４および金属膜３０に臨む部分に、それぞれ開口部２７，２８を形成する。次いで、この開口部２７，２８が形成された表面保護膜２６の表面にシード膜３１を形成し、開口部２７，２８外のシード膜３１上にレジスト膜を形成した後、機能バンプＢＦおよびダミーバンプＢＤの材料を用いたメッキを行う。その後、シード膜２７上のレジスト膜を除去し、さらにレジスト膜の除去によって露出したシード膜２７を除去することにより、機能バンプＢＦと、開口部２８およびコンタクトホール２９を介して半導体基板２２に接続されたダミーバンプＢＤとを得ることができる。
【００１７】
なお、上記シード膜３１は、たとえば、機能バンプＢＦおよびダミーバンプＢＤをＡｕ（金）で構成する場合には、表面保護膜２６上にスパッタ法でＴｉＷ（チタンタングステン）膜を形成し、そのＴｉＷ膜上にスパッタ法でＡｕを堆積させることにより形成されるとよい。
半導体基板２２のコンタクトホール２９に臨む領域２２ａには、この部分の抵抗を下げるための低抵抗化処理が施されている。この低抵抗化処理は、領域２２ａに不純物イオンを打ち込むイオン注入処理であってもよい。この場合、トランジスタなどの機能素子のソース・ドレインを形成する工程において、ソース・ドレインの形成と同時に行うことができる。
【００１８】
また、低抵抗化処理は、酸化シリコン膜２３を低抵抗化するために、酸化シリコン膜２３に不純物を拡散させる際に、この不純物拡散に先立って酸化シリコン膜２３に形成された開口部を介して、半導体基板２２の領域２２ａにも不純物を拡散させることにより達成されてもよい。
さらにまた、低抵抗化処理は、いわゆるサリサイド処理であってもよい。このサリサイド処理では、酸化シリコン膜２３の領域２２ａに対向する部分を除去した後、表面全域にチタンをスパッタ蒸着させる。そして、たとえば約８００度の熱処理を２回施すことにより、チタンと領域２２ａのシリコンとを反応させた後、たとえばアンモニア水で未反応のチタンを除去する。これにより、チタンと反応した領域２２ａがシリサイド化され、この領域２２ａが低抵抗となる。
【００１９】
以上のように、この実施形態によれば、親チップ１と子チップ２とを電気接続するための機能バンプＢＦの他に、親チップ１と子チップ２との電気接続に寄与しないダミーバンプＢＤが設けられているので、樹脂封止時などに親チップ１または子チップ２に作用する力を分散することができ、機械的圧力や応力歪みなどに起因する親チップ１または子チップ２の変形を防止することができる。これにより、親チップ１または子チップ２の変形に起因する素子特性の劣化を防止できる
また、ダミーバンプＢＤは電位の安定した低インピーダンス部である半導体基板２２に接続されているので、ダミーバンプＢＤから半導体装置内に外部ノイズを取り込まれるおそれがない。したがって、親チップ１および子チップ２の機能素子は、安定した素子特性を発揮することができる。
【００２０】
さらに、この実施形態のように、半導体基板２２のダミーバンプＢＤとの接続領域２２ａに低抵抗化処理が施されていれば、ダミーバンプＢＤから外部ノイズが取り込まれるおそれをさらになくすことができ、より安定した素子特性を発揮することができる。
なお、この実施形態では、子チップ２のダミーバンプＢＤが半導体基板２２（低インピーダンス部）に接続されているが、この発明が親チップ１に適用されて、親チップ１のダミーバンプＢＤが低インピーダンス部に接続されていてもよい。また、親チップ１および子チップ２の両方のダミーバンプＢＤが、低インピーダンス部に接続されていてもよい。
【００２１】
さらに、親チップ１および子チップ２にそれぞれ親側バンプＢ１および子側バンプＢ２を設けているが、親チップ１または子チップ２の一方のチップのみにバンプを設けて、このバンプを他方のチップの表面に接続することによりチップ・オン・チップ接合がなされてもよい。また、親側バンプＢ１または子側バンプＢ２の一方は、バンプほど高く隆起していない金属パッドで構成されてもよい。
【００２２】
さらには、機能バンプＢＦとダミーバンプＢＤとを同一材料で構成するとしているが、機能バンプＢＦとダミーバンプＢＤとを異なる材料で構成してもよい。この場合、ダミーバンプＢＤは、機能バンプＢＦと別の工程で形成することになる。
図３は、この発明の他の実施形態について説明するための断面図である。この図３において、図２に示す各部に相当する部分については、同一の参照符号を付して示すこととし、その詳細な説明を省略する。
【００２３】
この実施形態では、シード膜３１上にダミーバンプＢＤの材料を用いたメッキを行った後、シード膜３１のダミーバンプＢＤと接触していない部分をすべて除去するのではなく、シード膜３１を選択的に残しておくことにより、このシード膜３１の残留部分を介して、子チップ２と子チップ２に隣接する他のチップ４との間に設けられたスクライブラインＳＣに接続されている。
【００２４】
スクライブラインＳＣは、ウエハ状態の半導体基板２２から各チップを切り出す際にダイシングソーＤＳで切断するための領域であり、このスクライブラインＳＣにおいて、半導体基板２２上のシリコン酸化膜２３や表面保護膜２６は除去されており、半導体基板２２の表面は露出している。したがって、このスクライブラインＳＣとダミーバンプＢＤとが接続されるようにシード膜３１を残しておくことにより、ダミーバンプＢＤを低インピーダンス部としての半導体基板２２に接続することができる。ゆえに、この子チップ２を適用した半導体装置は、ダミーバンプＢＤから外部ノイズが取り込まれるおそれがないので、安定した素子特性を発揮することができる。
【００２５】
以上、この発明の２つの実施形態について説明したが、この発明は、上述の各実施形態に限定されるものではない。たとえば、上述の実施形態では、親チップ１および子チップ２は、いずれもシリコンからなるチップであるとしたが、シリコンの他にも、ガリウム砒素半導体やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップであってもよい。この場合に、親チップ１の半導体材料と子チップ２の半導体材料は、同じでもよいし異なっていてもよい。
【００２６】
また、上述の実施形態では、チップ・オン・チップ構造を取り上げたが、この発明に係る半導体チップは、半導体チップの表面をプリント配線基板に対向させて接合するフリップ・チップ・ボンディング構造にも適用できる。
その他、特許請求の範囲に記載された事項の範囲内で、種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体チップが適用された半導体装置の概略構成を示す図解的な断面図である。
【図２】子チップの構成を拡大して示す断面図である。
【図３】この発明の他の実施形態について説明するための断面図である。
【図４】従来のチップ・オン・チップ構造の問題点を説明するための図解的な断面図である。
【符号の説明】
１親チップ（固体）
２子チップ（半導体チップ）
１１表面（固体表面）
２２半導体基板（低インピーダンス部）
２２ａ接続領域（半導体基板のダミーバンプとの接続部分）
３１シード膜
ＢＤダミーバンプ
ＢＦ機能バンプ
ＳＣスクライブライン

Claims

他の半導体チップの表面に所定の間隔を保った状態で接合される半導体チップであって、
上記他の半導体チップの表面に対向する表面に形成されて、当該半導体チップを支持するとともに、当該半導体チップと上記他の半導体チップとを電気的に接続する機能バンプと、
上記他の半導体チップの表面に対向する表面保護膜上に形成されて、当該半導体チップを支持し、当該半導体チップと上記他の半導体チップとの電気接続に寄与しないダミーバンプとを含み、
上記ダミーバンプは、外部ノイズの取り込みを防止するために、当該半導体チップの低インピーダンス部に接続されており、
上記低インピーダンス部は、当該半導体チップの基体をなす半導体基板であり、
上記ダミーバンプは、当該半導体チップの表面保護膜上にシード膜を積層し、このシード膜上に選択的にメッキを施すことにより形成されており、上記シード膜を介して、上記半導体基板のスクライブラインに接続されていることを特徴とする半導体チップ。
上記半導体基板の上記ダミーバンプとの接続部分には、低抵抗化処理が施されていることを特徴とする請求項１記載の半導体チップ。