CN106997852A - 用于带有厚背面金属化的模压芯片级封装的晶圆工艺 - Google Patents

用于带有厚背面金属化的模压芯片级封装的晶圆工艺 Download PDF

Info

Publication number
CN106997852A
CN106997852A CN201610046635.4A CN201610046635A CN106997852A CN 106997852 A CN106997852 A CN 106997852A CN 201610046635 A CN201610046635 A CN 201610046635A CN 106997852 A CN106997852 A CN 106997852A
Authority
CN
China
Prior art keywords
wafer
metal
layer
semiconductor crystal
crystal wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610046635.4A
Other languages
English (en)
Inventor
薛彦迅
哈姆扎·依玛兹
何约瑟
鲁军
牛志强
连国峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alpha and Omega Semiconductor Ltd
Alpha and Omega Semiconductor Inc
Original Assignee
Alpha and Omega Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha and Omega Semiconductor Inc filed Critical Alpha and Omega Semiconductor Inc
Priority to CN201610046635.4A priority Critical patent/CN106997852A/zh
Publication of CN106997852A publication Critical patent/CN106997852A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Abstract

本发明涉及一种用于模压芯片级封装的晶圆工艺，包括：在晶圆上的芯片焊接垫上沉积金属凸块；在晶圆正面制备第一封装层，覆盖金属凸块；在晶圆的边缘处制备未覆盖环，使多个划线中每个划线的两端都裸露出来；减薄第一封装层，使金属凸块裸露出来；制备切割槽；研磨晶圆的背面，在晶圆边缘处形成凹陷空间和支撑环；在凹陷空间中晶圆的背面沉积金属种子层；切除晶圆的边缘部分；在衬底上翻转并安装晶圆；沉积覆盖着金属种子层的金属层；从晶圆上除去衬底；通过沿划线切割第一封装层、晶圆、金属种子层和金属层，使单独的芯片与晶圆分离。

Description

用于带有厚背面金属化的模压芯片级封装的晶圆工艺
技术领域
本发明是关于半导体器件的封装方法。确切地说，本发明旨在提供一种模压芯片级封装（MCSP）的改良晶圆工艺，以获得带有厚背面金属的薄芯片封装，以及在器件的正面和/或背面上的成型化合物。
背景技术
在晶圆级芯片规模封装（WLCSP）的技术中，在晶圆上全部完成半导体芯片，从晶圆上分离单独的芯片封装后，半导体芯片直接封装在晶圆级上。因此，芯片封装的尺寸与原始的半导体芯片的尺寸相同。通常来说，WLCSP技术广泛应用于半导体器件。在本领域中众所周知，垂直功率器件，例如共漏MOSFET等具有较大的Rdson。因此，需要减薄晶圆，以减小衬底电阻，从而达到减小Rdson的目的。然而，由于晶圆较薄，缺少机械保护，因此薄的晶圆很难处理。另外，为了减小垂直功率器件中的Rdson，需要很厚的背面金属减小扩散电阻。传统工艺通常使用很厚的引线框，将半导体芯片贴装在厚引线框上。然而，这种方法无法实现100%的芯片规模封装。
另外，在传统的芯片规模封装技术中，沿晶圆正面的划线直接切割晶圆，从晶圆上分离单独的芯片封装。然而，在减薄晶圆之前，封装的晶圆正面通常带有成型化合物，以提高对晶圆的机械支持，防止减薄晶圆开裂。因此，划线被成型化合物覆盖。很难沿晶圆正面的划线切割晶圆。
因此，基于上述相关现有技术的说明，必须制备在被WLCSP的器件正面和/或背面上带有厚背面金属以及的成型化合物的超薄芯片。
发明内容
本发明的目的在于提出一种用于制备带有厚背面金属化的模压芯片级封装的晶圆工艺，以改善现有技术中的一个或多个问题。
本发明中，每个半导体芯片都包括多个金属焊接垫，分别形成在所述的每个半导体芯片的正面上；所述的晶圆工艺包括以下步骤：在多个金属焊接垫上都制备一个相应的金属凸块；在半导体晶圆的正面制备一个第一封装层，以覆盖金属凸块，其中第一封装层的半径小于半导体晶圆的半径，从而在半导体晶圆的边缘形成一个未覆盖环，其中多个划线中每个划线的两端都位于两个邻近的半导体芯片之间，并且延伸到未覆盖环的正面；减薄第一封装层，使金属凸块从第一封装层裸露出来；通过沿着连接在未覆盖环的正面裸露出来的所述每个划线两端的直线，切割第一封装层，沿所述的每个划线，在减薄第一封装层的正面，制备一个相应的切割槽；在半导体晶圆的背面研磨，以便在半导体晶圆的背面形成一个凹陷空间，在半导体晶圆的边缘处形成一个支撑环；在凹陷空间中半导体晶圆的底面，沉积一个金属种子层；切除半导体晶圆的边缘部分；翻转并安装半导体晶圆在衬底上，减薄的第一封装层直接连接到衬底的顶面；沉积一个金属层，覆盖金属种子层；从半导体晶圆上除去衬底；并且通过沿切割槽，切割第一封装层、半导体晶圆、金属种子层以及金属层，将单独的半导体芯片从半导体晶圆切割分离，其中将第一封装层切割成多个顶部封装层，其中多个顶部封装层中各自的顶部封装层都覆盖着所述的每个半导体芯片的正面，其中各自的金属凸块都从所述的每个半导体芯片各自的顶部封装层裸露出来，其中金属层切割成多个底部金属层，其中多个底部金属层各自的底部金属层都覆盖着所述的每个半导体芯片的背面。
优选的，切割槽延伸到半导体晶圆的正面。
优选的，切除半导体晶圆的边缘部分包括切除支撑环。
优选的，凹陷空间的半径小于第一封装层的半径，以至于一部分第一封装层与一部分支撑环重叠，其中切除半导体晶圆的边缘部分包括切除支撑环和第一封装层的重叠部分。
优选的，在沉积金属种子层之前，还包括在凹陷空间中的半导体晶圆底面上沉积另一个用于欧姆接触的金属层，从而使为金属种子层形成的势垒不会扩散到半导体晶圆中。
优选的，凹陷空间由研磨轮制成，研磨轮的半径小于半导体晶圆的半径。
优选的，在沉积金属层覆盖金属种子层之后，还包括在金属层上制备一个第二封装层，其中从半导体晶圆上分离单独的半导体芯片包括沿切割槽切割第一封装层、半导体晶圆、种子层、金属层和第二封装层，其中将第二封装层切割成多个底部封装层，其中多个底部封装层各自的底部封装层覆盖着所述的每个半导体芯片各自的底部金属层。
优选的，通过蒸发或溅射沉积种子层。
优选的，种子层的材料从含有TiNiAg、TiNi和TiNiAl的组别中选取。
优选的，通过电镀和/或化学镀层沉积金属层。
优选的，金属层的材料从含有Ag、Cu和Ni的组别中选取。
优选的，研磨半导体晶圆的背面之后，减薄的第一封装层比半导体晶圆更厚。
优选的，沉积覆盖金属种子层的金属层之后，金属层的厚度大于半导体晶圆厚度的1/10。
阅读实施例的以下详细说明并参照各种附图，本发明的这些特点和优势对于本领域的技术人员来说，无疑将显而易见。
附图说明
图1A表示半导体芯片形成在半导体晶圆正面的俯视图；
图1B表示金属凸块形成在半导体芯片的金属焊接垫上的半导体晶圆的剖面示意图；
图2A～2B表示沉积第一封装层以覆盖晶圆正面的步骤的剖面图；
图3A～3B表示研磨减薄第一封装层并且在第一封装层上制备切割槽的步骤剖面图；
图4表示从其背面研磨减薄晶圆的步骤剖面示意图；
图5表示在减薄晶圆的底面沉积一个薄金属层步骤的剖面示意图；
图6表示切割晶圆边缘部分步骤的剖面示意图；
图7表示在衬底上翻转和安装图6所示晶圆步骤的剖面示意图；
图8表示在减薄晶圆底部的薄金属层上沉积一个厚金属层步骤的剖面示意图；
图9表示从图8所示步骤制成的晶圆上除去衬底步骤的剖面示意图；
图10表示通过切割第一封装层、晶圆和金属层，使裸露的背面金属与单独的封装结构分离步骤的剖面示意图；
图11表示除去衬底并且分离单独的封装结构之前，在图8所示的器件结构的厚金属层上制备一个第二封装层步骤的剖面示意图；
图12表示从图11所示步骤制成的晶圆上除去衬底步骤的剖面示意图；
图13表示通过切割第一封装层、晶圆、金属层和第二封装层，将封装结构顶边和底边上的成型化合物与图12所示步骤制成的晶圆单独的封装结构分离步骤的剖面示意图。
具体实施方式
以下结合附图，通过详细说明较佳的具体实施例，对本发明做进一步阐述。然而，附图仅用于解释说明，而不用于局限本发明的范围。
图1A表示含有多个半导体芯片101形成在晶圆正面的晶圆100的俯视图，每个划线102都位于两个邻近的芯片101之间。本领域中众所周知，通过沿划线102切割，将单独的芯片101与晶圆100分离。通常来说，多个金属焊接垫（图中没有表示出）形成在每个芯片101的正面，构成芯片的电极，连接到电源、接地端或用于与外部电路之间信号传输的连接端。
如图1B所示，导电块110，例如金属凸块，形成在每个芯片101正面的每个金属焊接垫上。金属凸块110可以由导电材料，例如铜、金、银、铝等类似金属或其合金制成。金属凸块110的形状可以是球形、椭圆形、立方体、圆柱体或楔形等类似形状。
如图2A所示，沉积封装材料，例如环氧树脂等类似材料，制备特定厚度的第一封装层120，覆盖着晶圆100的正面以及所有的金属凸块110。如图2A和2B所示，第一封装层120的半径略小于晶圆100的半径，从而使第一封装层120不会覆盖晶圆100的整个正面，例如靠近晶圆边缘的未覆盖环103没有被第一封装层120覆盖。
如图3A所示，研磨第一封装层120，使金属凸块110裸露出来。在一个实施例中，研磨后第一封装层120的厚度约为50微米至100微米。金属凸块110最好由较硬的金属（例如铜）制成，以便在研磨第一封装层过程中当金属凸块上的灰尘吸附在研磨轮上时，消除对第一封装层120的研磨表面不必要的污染。在图3A中，多个切割槽121制备形成在减薄后的第一封装层120的正面上。如图2B所示，第一塑料封装层120的半径小于晶圆100的半径，以确保未覆盖环103中每个划线102的两端不被第一塑料封装层120覆盖。通过切割第一封装层120正面上的浅线，可以形成切割槽121，与划线102对准，划线102从未覆盖环103中裸露的两端开始延伸。确切地说，每个浅线或切割槽121都与图3B中所示相应的划线102重叠。可以调节切割槽121的深度。在一个实施例中，切割槽121A（如图3A中的虚线所示）可以穿过第一封装层120，到达晶圆的正面。
如图4所示，原始厚度为760微米的晶圆100，在其背面研磨到50微米至100微米的预定厚度。在一个较佳实施例中，研磨后的第一塑料封装层比研磨后的晶圆更厚，用于机械支撑。另外，为了给减薄晶圆提供机械支撑，在晶圆边缘的支撑环不研磨。如图4所示，用研磨轮研磨晶圆100的背面，形成凹陷空间130，研磨轮的半径小于晶圆100的半径。凹陷空间130的半径尽可能的大，使靠近晶圆边缘的芯片成品率达到最大。在该步骤中，在晶圆100边缘处形成支撑环104，支撑环104的宽度为晶圆100的半径和凹陷空间130的半径之差。在该步骤中，通过凹陷空间130的深度，可以调节薄晶圆100的设计厚度。支撑环104和减薄封装层120为减薄晶圆100提供机械支撑，从而使减薄晶圆不会轻易破裂。在一个实施例中，凹陷空间130的半径小于第一封装层120的半径，以便进一步保持减薄晶圆100的机械强度，使一部分第一封装层120可以与一部分支撑环104部分重叠。在本发明的示例中，可以选择在凹陷空间130中晶圆100的底面上沉积一个金属层140A，用于欧姆接触，并用作防止金属种子层140（如图5所示）扩散到半导体晶圆100中的势垒。
如图5所示，可以选择，在凹陷空间130内裸露出来的晶圆100的底面上，用掺杂物重掺杂，然后退火，使掺杂物扩散。在晶圆100的底面沉积（例如通过蒸发或溅射）一个薄金属层140（例如TiNiAg、TiNi、TiNiAl或类似材料）。薄金属层140可以用作种子层140，用于在下一个步骤中沉积厚金属层。
如图6所示，切除减薄晶圆100的边缘部分105和支撑环104。第一封装层120的重叠部分122也切除。晶圆的切除边缘部分105的宽度等于或略大于支撑环104的宽度。
如图7所示，将图6所示的整个晶圆结构翻转并安装在衬底142上。衬底142可以是虚拟晶圆、金属板或树脂板。利用双面胶带、热释放材料或胶水，可以将图6所示的整个晶圆结构安装在衬底142上。
如图8所示，通过电镀和/或化学镀层，在薄金属层140上方沉积一个厚底部金属层124。金属层124可以是Al、Ag、Cu、Ni、Au等类似金属。根据形成在晶圆上的半导体芯片的尺寸，底部金属层124的厚度约为10微米至100微米。通常来说，对于晶圆研磨至100微米或更少，底部金属层124应至少是晶圆厚度的1/10。对于研磨至50微米的晶圆来说，底部金属层应至少是晶圆厚度的1/5，最好大于晶圆厚度的1/2。在一个实施例中，通过50微米左右厚度的研磨晶圆（如图4所示），沉积厚度大于50微米的底部金属层。对于小于50微米的晶圆研磨来说，底部金属层124应大于晶圆厚度的1/2。由于金属层124是通过沉积形成的，因此在晶圆底面和底部金属层的表面之间，没有焊锡或环氧树脂等粘合材料。厚金属层不仅提供降低阻抗以及更利于散热的益处，而且在制备过程中尤其是晶圆厚度减至100微米以下后，为晶圆和半导体芯片整体提供机械支撑。然后，如图9所示，从晶圆结构上除去衬底142。
如图10所示，利用切割机180，沿切割槽121，可以切断第一封装层120、晶圆100、种子层140以及厚底部金属层124，以便使单独的芯片101与晶圆100分离。因此，将第一封装层120切割成多个顶部封装层1200，种子层140可以切割成多个种子层1400，厚底部金属层124可以切割成多个厚底部金属层1240，从而获得多个晶圆级封装结构200A。每个封装结构200A都包括一个顶部封装层1200，覆盖在每个芯片101的正面，种子层1400覆盖在芯片101的背面，厚底部金属层覆盖着种子层1400，从顶部封装层1200裸露出来的金属凸块110，用作封装结构200A的接触端，用于电接触外部电路，在封装结构200A底部裸露出来的厚底部金属层1240，用作封装结构200A的接触端，还用于散热。
在一个实施例中，芯片101为垂直MOSFET（金属-氧化物-半导体场效应晶体管），其中电流从芯片的正面流至背面，或者反之亦然。因此，形成在芯片正面的多个金属焊接垫都包括一个构成源极电极的焊接垫，以及一个构成栅极电极的焊接垫，底部金属层1240构成芯片的漏极电极。利用厚底部金属层1240，可以大幅降低封装结构200A的电阻。
在另一个实施例中，如图11～图13所示，可以制备带有底部封装层1320的封装结构200B。如图8所示，在薄金属层140上方沉积厚底部金属层124之后，制备第二封装层132，覆盖厚底部金属层124，如图11所示。然后，如图12所示，从晶圆结构上除去衬底142。
如图13所示，切割第一封装层120、晶圆100、种子层140、厚底部金属层124以及第二封装层132，使单独的芯片101从晶圆100切割分离。因此，将第一封装层120切割成多个顶部封装层1200，种子层140切割成多个种子层1400，厚底部金属层124切割成多个厚底部金属层1240，第二封装层132切割成多个底部封装层1320，从而获得多个封装结构200B。每个封装结构200B都包括一个顶部封装层1200，覆盖在每个芯片101的正面，种子层1400覆盖在芯片101的背面，厚底部金属层1240覆盖着种子层1400，底部封装层1320覆盖着厚底部金属层1240，从顶部封装层1200裸露出来的金属凸块110，用作封装结构200B的接触端，用于电接触外部电路。在本实施例中，由于厚底部金属层1240被底部封装层1320覆盖，底部金属层1240不能用作接触端，用于接触外部电路。因此，当芯片101为垂直MOSFET时，形成在芯片正面的多个金属焊接垫，包括一个构成源极电极的焊接垫、一个构成栅极电极的焊接垫，焊接垫电连接到底部金属层1240，穿过形成在芯片中的金属互联结构（图中没有表示出），构成漏极电极。
以上说明用于解释说明本发明的典型实施例，无局限性。在本发明的范围内，还可能存在各种修正和变化。本发明由所附的权利要求书限定。

Claims (13)

1.一种用于封装形成在半导体晶圆正面的半导体芯片的模压芯片级封装的晶圆工艺，其特征在于，每个半导体芯片都包括多个金属焊接垫，分别形成在所述的每个半导体芯片的正面上；所述的晶圆工艺包括以下步骤：
在多个金属焊接垫上都制备一个相应的金属凸块；
在半导体晶圆的正面制备一个第一封装层，以覆盖金属凸块，其中第一封装层的半径小于半导体晶圆的半径，从而在半导体晶圆的边缘形成一个未覆盖环，其中多个划线中每个划线的两端都位于两个邻近的半导体芯片之间，并且延伸到未覆盖环的正面；
减薄第一封装层，使金属凸块从第一封装层裸露出来；
通过沿着连接在未覆盖环的正面裸露出来的所述每个划线两端的直线，切割第一封装层，沿所述的每个划线，在减薄第一封装层的正面，制备一个相应的切割槽；
在半导体晶圆的背面研磨，以便在半导体晶圆的背面形成一个凹陷空间，在半导体晶圆的边缘处形成一个支撑环；
在凹陷空间中半导体晶圆的底面，沉积一个金属种子层；
切除半导体晶圆的边缘部分；
翻转并安装半导体晶圆在衬底上，减薄的第一封装层直接连接到衬底的顶面；
沉积一个金属层，覆盖金属种子层；
从半导体晶圆上除去衬底；并且
通过沿切割槽，切割第一封装层、半导体晶圆、金属种子层以及金属层，将单独的半导体芯片从半导体晶圆切割分离，其中将第一封装层切割成多个顶部封装层，其中多个顶部封装层中各自的顶部封装层都覆盖着所述的每个半导体芯片的正面，其中各自的金属凸块都从所述的每个半导体芯片各自的顶部封装层裸露出来，其中金属层切割成多个底部金属层，其中多个底部金属层各自的底部金属层都覆盖着所述的每个半导体芯片的背面。
2.根据权利要求1所述的晶圆工艺，其特征在于，切割槽延伸到半导体晶圆的正面。
3.根据权利要求1所述的晶圆工艺，其特征在于，切除半导体晶圆的边缘部分包括切除支撑环。
4.根据权利要求3所述的晶圆工艺，其特征在于，凹陷空间的半径小于第一封装层的半径，以至于一部分第一封装层与一部分支撑环重叠，其中切除半导体晶圆的边缘部分包括切除支撑环和第一封装层的重叠部分。
5.根据权利要求1所述的晶圆工艺，其特征在于，在沉积金属种子层之前，还包括在凹陷空间中的半导体晶圆底面上沉积另一个用于欧姆接触的金属层，从而使为金属种子层形成的势垒不会扩散到半导体晶圆中。
6.根据权利要求1所述的晶圆工艺，其特征在于，凹陷空间由研磨轮制成，研磨轮的半径小于半导体晶圆的半径。
7.根据权利要求1所述的晶圆工艺，其特征在于，在沉积金属层覆盖金属种子层之后，还包括在金属层上制备一个第二封装层，其中从半导体晶圆上分离单独的半导体芯片包括沿切割槽切割第一封装层、半导体晶圆、种子层、金属层和第二封装层，其中将第二封装层切割成多个底部封装层，其中多个底部封装层各自的底部封装层覆盖着所述的每个半导体芯片各自的底部金属层。
8.根据权利要求1所述的晶圆工艺，其特征在于，通过蒸发或溅射沉积种子层。
9.根据权利要求8所述的晶圆工艺，其特征在于，种子层的材料从含有TiNiAg、TiNi和TiNiAl的组别中选取。
10.根据权利要求8所述的晶圆工艺，其特征在于，通过电镀和/或化学镀层沉积金属层。
11.根据权利要求10所述的晶圆工艺，其特征在于，金属层的材料从含有Ag、Cu和Ni的组别中选取。
12.根据权利要求1所述的晶圆工艺，其特征在于，研磨半导体晶圆的背面之后，减薄的第一封装层比半导体晶圆更厚。
13.根据权利要求1所述的晶圆工艺，其特征在于，沉积覆盖金属种子层的金属层之后，金属层的厚度大于半导体晶圆厚度的1/10。
CN201610046635.4A 2016-01-25 2016-01-25 用于带有厚背面金属化的模压芯片级封装的晶圆工艺 Pending CN106997852A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610046635.4A CN106997852A (zh) 2016-01-25 2016-01-25 用于带有厚背面金属化的模压芯片级封装的晶圆工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610046635.4A CN106997852A (zh) 2016-01-25 2016-01-25 用于带有厚背面金属化的模压芯片级封装的晶圆工艺

Publications (1)

Publication Number Publication Date
CN106997852A true CN106997852A (zh) 2017-08-01

Family

ID=59428546

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610046635.4A Pending CN106997852A (zh) 2016-01-25 2016-01-25 用于带有厚背面金属化的模压芯片级封装的晶圆工艺

Country Status (1)

Country Link
CN (1) CN106997852A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449084A (zh) * 2018-09-27 2019-03-08 全球能源互联网研究院有限公司 一种功率芯片的划片方法及半导体器件
CN109950224A (zh) * 2017-12-20 2019-06-28 万国半导体(开曼)股份有限公司 具有高机械强度的半导体封装
CN110556345A (zh) * 2018-05-31 2019-12-10 浙江清华柔性电子技术研究院 柔性器件的制作方法
CN112509998A (zh) * 2020-11-18 2021-03-16 杰群电子科技（东莞）有限公司 一种高功率半导体产品晶圆级封装工艺及半导体产品
CN113178394A (zh) * 2021-04-28 2021-07-27 浙江集迈科微电子有限公司 减少应力的芯片贴装工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080242052A1 (en) * 2007-03-30 2008-10-02 Tao Feng Method of forming ultra thin chips of power devices
US20140315350A1 (en) * 2012-09-01 2014-10-23 Alpha And Omega Semiconductor Incorporated Wafer process for molded chip scale package (mcsp) with thick backside metallization
CN104124176A (zh) * 2013-04-24 2014-10-29 万国半导体股份有限公司 制备应用在倒装安装工艺上的半导体器件的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080242052A1 (en) * 2007-03-30 2008-10-02 Tao Feng Method of forming ultra thin chips of power devices
US20140315350A1 (en) * 2012-09-01 2014-10-23 Alpha And Omega Semiconductor Incorporated Wafer process for molded chip scale package (mcsp) with thick backside metallization
CN104124176A (zh) * 2013-04-24 2014-10-29 万国半导体股份有限公司 制备应用在倒装安装工艺上的半导体器件的方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109950224A (zh) * 2017-12-20 2019-06-28 万国半导体(开曼)股份有限公司 具有高机械强度的半导体封装
CN109950224B (zh) * 2017-12-20 2023-10-31 万国半导体(开曼)股份有限公司 具有高机械强度的半导体封装
CN110556345A (zh) * 2018-05-31 2019-12-10 浙江清华柔性电子技术研究院 柔性器件的制作方法
CN110556345B (zh) * 2018-05-31 2020-12-15 浙江清华柔性电子技术研究院 柔性器件的制作方法
CN109449084A (zh) * 2018-09-27 2019-03-08 全球能源互联网研究院有限公司 一种功率芯片的划片方法及半导体器件
CN112509998A (zh) * 2020-11-18 2021-03-16 杰群电子科技（东莞）有限公司 一种高功率半导体产品晶圆级封装工艺及半导体产品
CN113178394A (zh) * 2021-04-28 2021-07-27 浙江集迈科微电子有限公司 减少应力的芯片贴装工艺
CN113178394B (zh) * 2021-04-28 2023-06-27 浙江集迈科微电子有限公司 减少应力的芯片贴装工艺

Similar Documents

Publication Publication Date Title
CN102299082B (zh) 半导体承载元件的制造方法及应用其的封装件的制造方法
CN106997852A (zh) 用于带有厚背面金属化的模压芯片级封装的晶圆工艺
US9245861B2 (en) Wafer process for molded chip scale package (MCSP) with thick backside metallization
CN103325690B (zh) 半导体封装及其形成方法
CN104051337B (zh) 立体堆叠集成电路系统芯片封装的制造方法与测试方法
CN101964332B (zh) 芯片级表面封装的半导体器件封装及其制备过程
US20220013421A1 (en) Shielded fan-out packaged semiconductor device and method of manufacturing
US20050156330A1 (en) Through-wafer contact to bonding pad
CN105336718B (zh) 源极向下半导体器件及其制造方法
CN102456654A (zh) 无衬底的功率器件封装
US20150243592A1 (en) Method for manufacturing semiconductor devices having a metallisation layer
CN105448854A (zh) 用于带有厚背面金属化的模压芯片级封装的晶圆制作方法
US11081457B2 (en) Semiconductor package and methods of manufacturing a semiconductor package
US9437528B1 (en) Dual-side exposed semiconductor package with ultra-thin die and manufacturing method thereof
US11594504B2 (en) Nickel alloy for semiconductor packaging
US20220238421A1 (en) Molded packaging for wide band gap semiconductor devices
CN103383919A (zh) 用于制造芯片封装件的方法
CN107195596A (zh) 半导体装置
US9520380B2 (en) Wafer process for molded chip scale package (MCSP) with thick backside metallization
CN103456706B (zh) 分立半导体器件封装和制造方法
CN109473362B (zh) 一种功率器件的csp封装方法
US20220384204A1 (en) Semiconductor package electrical contact structures and related methods
CN218548408U (zh) 芯片封装结构
CN106129031A (zh) 芯片封装结构及其封装方法
US20220028699A1 (en) Chip-substrate composite semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170801