CN104124176A - 制备应用在倒装安装工艺上的半导体器件的方法 - Google Patents

制备应用在倒装安装工艺上的半导体器件的方法 Download PDF

Info

Publication number
CN104124176A
CN104124176A CN201310145656.8A CN201310145656A CN104124176A CN 104124176 A CN104124176 A CN 104124176A CN 201310145656 A CN201310145656 A CN 201310145656A CN 104124176 A CN104124176 A CN 104124176A
Authority
CN
China
Prior art keywords
wafer
plastic packaging
packaging layer
cutting
cutting road
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310145656.8A
Other languages
English (en)
Other versions
CN104124176B (zh
Inventor
薛彦迅
哈姆扎·耶尔马兹
何约瑟
石磊
赵良
黄平
吴平丽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alpha and Omega Semiconductor Cayman Ltd
Original Assignee
Alpha and Omega Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha and Omega Semiconductor Inc filed Critical Alpha and Omega Semiconductor Inc
Priority to CN201310145656.8A priority Critical patent/CN104124176B/zh
Publication of CN104124176A publication Critical patent/CN104124176A/zh
Application granted granted Critical
Publication of CN104124176B publication Critical patent/CN104124176B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Dicing (AREA)

Abstract

本发明涉及一种半导体器件的制备方法，更确切的说，本发明旨在提供一种在晶圆级的方式上达到制备应用在倒装安装工艺上的半导体器件的方法。在晶圆正面覆盖第一塑封层形成其中的基准线，翻转晶圆至其背面朝上，在晶圆减薄后在其背面沉积一金属层，并翻转晶圆至金属层朝下，之后在金属层上粘附一层粘贴膜，沿着基准线实施切割，形成正面带有顶部塑封层和背面带有底部金属层的晶片，以获得多个半导体器件。同时翻转粘贴膜和各晶片，并在各顶部塑封层上粘附另一层粘贴膜，剥离各底部金属层上所粘附的粘贴膜之后，在无翻转的条件下将半导体器件拾取并安装至承载基板上以实现倒装安装。

Description

制备应用在倒装安装工艺上的半导体器件的方法
技术领域
本发明涉及一种半导体器件的制备方法，更确切的说，本发明旨在提供一种在晶圆级的方式上达到制备应用在倒装安装工艺上的半导体器件的方法。
背景技术
倒装安装（Flip chip）技术被广泛的应用在半导体封装工艺中，主要是将带有金属凸点的芯片安装至金属基座或电路板等类似的承载基板上，实现倒装需要利用一些特殊的设备实施大体上两个步骤，譬如利用抓手先行拾取裸晶片或完成封装的器件并将其翻转，然后利用另一抓手传送该晶片或器件至承载结构上达到两者的电性连接及机械结合。一个很明显的问题是，该方式操作复杂并籍此导致生产效率及其低下，即俗称的所谓每小时产量Unit per Hour（UPH）受到严重影响。
与此同时，在当前的晶圆级封装工艺的技术条件下，考虑到晶圆的正面需要先完成塑封以提高晶圆的物理强度，但塑封料也由此将正面的切割道覆盖住而导致后续的切割工艺中无法获取切割参照目标而使得切割步骤无以为继。为了解决这样的问题，美国的专利申请US6107164提出了一种方式，在晶圆正面切割足够深的沟槽，然后在晶圆正面覆盖塑封层，并从晶圆背面实施研磨以减薄晶圆至沟槽从背面外露，这要求沟槽必须足够深或晶圆研磨的足够薄，这些苛刻的限制条件显然并不利于应用在实际生成中；另一方面，我们都知道，由晶圆至制成单颗的功率晶片，晶圆的背面要经历研磨和刻蚀、离子注入至金属化的步骤，刻蚀是消除由研磨引起的晶圆背面的晶格损伤而必不可少的步骤，随之而来的一个问题就是，沟槽内所填充的塑封料一旦被从晶圆背面研磨至外露，就容易在刻蚀步骤中一并受到腐蚀。
图1所示的封装步骤S1～S12是现有技术的概括性描述。在步骤S1～S2中，晶圆来料检查通过之后，以晶圆正面的一侧朝上的方式将晶圆粘贴至一个粘贴膜上，然后如S3所示执行晶圆切割的步骤，将各晶片从晶圆上切割分离下来，并如S4所示在承载基板（如lead-frame/substrate等）上涂覆粘接材料，然后如S5所示通过特定的倒装设备将晶片翻转，至其正面的电极/接触端子朝下，并利用粘接材料将晶片以倒装的形式安装到承载基板上，其正面的电极/接触端子与承载基座上的承接区域（如指定的金属区域或焊盘）电性及机械的结合在一起。之后如S6执行回流焊的步骤，步骤S7是用塑封料形成的塑封层将裸露的晶片予以塑封，S8是在高温条件下让塑封层完全固化稳定，并如图S9在塑封层上印字以标注如产品批次、规格及制造者等各项资讯，之后如图S10将承载基板、塑封层切割以获得单独的内含晶片的半导体器件，步骤S11～S12是产品完成检查无缺陷之后进行外包装和出货。
本申请正是基于如何在晶圆级的封装技术中取代现有的倒装方式而提出了本申请的下述各种优选实施方式。
发明内容
在一个实施方式中，本发明提供一种制备应用在倒装安装工艺上的半导体器件的方法，包括以下步骤：在晶圆正面覆盖一第一塑封层，所述第一塑封层的半径小于晶圆的半径以在晶圆正面的边缘处留下未被所述第一塑封层所覆盖的一第一环形区；沿每条切割道延伸至第一环形区内的两端构成的直线对第一塑封层实施切割形成多条基准线；翻转晶圆至其背面朝上，在其背面实施研磨以减薄晶圆；在晶圆的减薄背面沉积一金属层；翻转晶圆至其减薄背面带有的金属层朝下及在金属层上粘附一层粘贴膜；沿着所述基准线对第一塑封层及晶圆和金属层实施切割，形成多个半导体器件，半导体器件包含正面带有由第一塑封层切割形成的顶部塑封层和背面带有由金属层切割形成的底部金属层的晶片；同时翻转各晶片和各底部金属层上粘附的粘贴膜，至底部金属层朝上，并在各顶部塑封层上粘附另一层粘贴膜；剥离底部金属层上所粘附的粘贴膜，并在无翻转的条件下将所述半导体器件拾取并安装至承载基板上以实现倒装安装。
上述的方法，在晶圆所包含的芯片的正面设置有多个焊垫，并在并在晶圆正面形成第一塑封层之前先在各焊垫上植上金属凸块。
上述的方法，形成第一塑封层的步骤中，所述第一塑封层完全将各金属凸块包覆住；以及在形成第一塑封层之后，对第一塑封层实施研磨减薄至各金属凸块从第一塑封层中予以外露。
上述的方法，形成第一塑封层的步骤中，所述第一塑封层的厚度小于金属凸块的高度，使各金属凸块均从第一塑封层中予以外露。
上述的方法，在晶圆正面形成第一塑封层之前，先沿着切割道实施切割，以增加切割道的深度，从而在形成第一塑封层之后，沿每条切割道内填充的塑封料位于切割道两端的外露在第一环形区内的部分所构成的直线，对第一塑封层实施切割形成多条基准线。
上述的方法，在晶圆背面研磨的步骤中，只在晶圆背面的中心区域研磨以形成一圆形凹槽，同时保留晶圆具有原始厚度的周边部分，以形成晶圆边缘处的一支撑环；以及在完成晶圆的研磨之后，将晶圆的带有所述支撑环的周边部分切割掉。
在一些实施方式中，一种制备应用在倒装安装工艺上的半导体器件的方法，包括以下步骤：沿着晶圆正面的切割道实施切割，以增加切割道的深度；在晶圆正面覆盖一第一塑封层；翻转晶圆至其背面朝上，在其背面的实施研磨以减薄晶圆；在晶圆的减薄背面沉积一金属层；在晶圆带有金属层的减薄背面的一侧，绕着晶圆的边缘对金属层的周边部分和对晶圆的一部分厚度的周边部分实施研磨，形成环绕在晶圆边缘处的凹陷于其减薄背面的一环形凹槽，至切割道内填充的塑封料位于切割道两端的部分在该环形凹槽中予以外露；在所述第一塑封层上粘附一粘贴膜；沿每条切割道内填充的塑封料位于切割道两端的外露在环形凹槽内的部分所构成的直线对第一塑封层、晶圆、金属层和填充在切割道内的塑封料实施切割，以形成多个半导体器件；在无翻转的条件下将所述半导体器件拾取并安装至承载基板上以实现倒装安装。
上述的方法，在晶圆背面研磨的步骤中，只在晶圆背面的中心区域研磨以形成一圆形凹槽，同时保留晶圆具有原始厚度的周边部分以形成晶圆边缘处的一支撑环；以及形成所述环形凹槽的步骤中，在对金属层的周边部分和晶圆的一部分厚度的周边部分进行研磨的同时，还将所述支撑环一并研磨掉。
上述的方法，对第一塑封层、晶圆、金属层和填充在切割道内的塑封料实施切割的步骤中，采用的切割刀的刀宽大于或等于深度加深了的切割道的宽度，晶圆经切割后形成多个晶片，并且切割道内填充的塑封料经切割后被完全切割掉，使晶片的侧壁裸露在外。
上述的方法，对第一塑封层、晶圆、金属层和填充在切割道内的塑封料实施切割的步骤中，采用的切割刀的刀宽小于深度加深了的切割道的宽度，晶圆经切割后形成多个晶片，并且切割道内填充的塑封料经切割后，形成包覆在晶片的靠近其正面一侧的一部分厚度的部分的侧壁上的第一侧部塑封层。
在一些实施方式中，一种制备应用在倒装安装工艺上的半导体器件的方法，包括以下步骤：沿着晶圆正面的切割道实施切割，以增加切割道的深度；在晶圆正面覆盖一第一塑封层；翻转晶圆至其背面朝上，在其背面的实施研磨以减薄晶圆；在晶圆的减薄背面沉积一金属层；在晶圆带有金属层的减薄背面的一侧，绕着晶圆的边缘对金属层的周边部分和对晶圆的一部分厚度的周边部分实施研磨，形成环绕在晶圆边缘处的凹陷于其减薄背面的一环形凹槽，至切割道内填充的塑封料位于切割道两端的部分在该环形凹槽中予以外露；在所述第一塑封层上粘附一粘贴膜；在晶圆的减薄背面的一侧，沿每条切割道内填充的塑封料位于切割道两端的外露在环形凹槽内的部分所构成的直线对金属层、晶圆实施切割，形成分别与切割道在竖直方向上一一对应重合的多条切割槽；及在由金属层切割所形成的各底部金属层上覆盖一第二塑封层；沿每条切割道内填充的塑封料位于切割道两端的外露在环形凹槽内的部分所构成的直线，对第一、第二塑封层和分别填充在切割道及切割槽内的塑封料实施切割，以形成多个半导体器件；在无翻转的条件下将所述半导体器件拾取并安装至承载基板上以实现倒装安装。
上述的方法，在晶圆背面研磨的步骤中，只在晶圆背面的中心区域研磨以形成一圆形凹槽，同时保留晶圆具有原始厚度的周边部分，以形成晶圆边缘处的一支撑环；以及形成所述环形凹槽的步骤中，在对金属层的周边部分和晶圆的一部分厚度的周边部分进行研磨的同时，还将所述支撑环一并研磨掉。
上述的方法，其特征在于，第二塑封层经切割后形成覆盖在底部金属层上的底部塑封层；以及填充在切割道、切割槽内的塑封料被切割后分别形成相互邻接的第一侧部塑封层、第二侧部塑封层，第一侧部塑封层包覆在晶片的靠近其正面一侧的一部分厚度的部分的侧壁上，第二侧部塑封层包覆在晶片的靠近其背面一侧的一部分厚度的部分的侧壁上。
上述的方法，其特征在于，第二塑封层经切割后形成覆盖在底部金属层上的底部塑封层；以及填充在切割道、切割槽内的塑封料被切割后分别形成相互间隔开的第一侧部塑封层、第二侧部塑封层，第一侧部塑封层包覆在晶片的靠近其正面一侧的一部分厚度的部分的侧壁上，第二侧部塑封层包覆在晶片的靠近其背面一侧的一部分厚度的部分的侧壁上，晶片的较中间的一部分厚度的部分的侧壁是裸露的。
在一些实施方式中，一种制备应用在倒装安装工艺上的半导体器件的方法，包括以下步骤：在晶圆正面覆盖一第一塑封层；翻转晶圆至其背面朝上，在其背面的实施研磨以减薄晶圆；在晶圆的减薄背面沉积一金属层；绕着晶圆的边缘对金属层的周边部分进行研磨，以形成晶圆的减薄背面的位于晶圆边缘处的未被金属层覆盖的一第二环形区；在所述第一塑封层上粘附一粘贴膜；通过红外线探测的方式从第二环形区透过晶圆探测每条切割道的与第二环形区形成交叠的两端，并利用所探测的两端构成的直线对金属层、晶圆和第一塑封层实施切割，以形成多个半导体器件；在无翻转的条件下将所述半导体器件拾取并安装至承载基板上以实现倒装安装。
上述的方法，在晶圆背面研磨的步骤中，只在晶圆背面的中心区域研磨以形成一圆形凹槽，同时保留晶圆具有原始厚度的周边部分以形成晶圆边缘处的一支撑环；以及对金属层进行研磨的步骤中，先将所述支撑环研磨掉。
本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是当前技术实施倒装安装的流程示意图。
图2A～2L是本发明的在晶圆背面形成支撑环来减薄晶圆的一种实施方式。
图2M是在晶圆正面的边缘处留下未被第一塑封层所覆盖的第一环形区的俯视图。
图3A～3C是不需要在晶圆背面形成支撑环的实施方式。
图4A～4J是形成环绕在晶圆边缘处的凹陷于其减薄背面的环形凹槽的实施方式。
图5A～5D是沿着切割道实施切割以增加切割道的深度的实施方式。
图6A～6F是对金属层的周边部分进行研磨，形成第二环形区的实施方式。
图7A～7E是没有将金属凸块完全塑封的实施方式。
图8A～8C是完成图7D的步骤进一步在晶圆背面形成另一塑封层的实施方式。
图9A～9D是晶片四周的侧壁完全没有被包覆住、一部分厚度的侧壁被包覆住，所有的侧壁完全被包覆住的三种实施方式。
具体实施方式
参见图2A所示的晶圆100的竖截面图，晶圆100通常包含有大量铸造连接在一起的芯片，其正面设置有多条纵向及横向的切割道（Scribe line）105，来界定相邻芯片之间的边界，并可以据此作为切割参照目标而在后续的切割工艺中将各芯片从晶圆上分离下来，这些已经为本领域技术人员所熟知，所以不再赘述。而且任意一个芯片的正面均预先制备有若干个金属焊垫（Pad）110来作为芯片接电源、GND的电极，或是与外界电路进行信号传输的端口等。一般通常会先在各焊垫110上镀上一层凸点下金属层UBM（未示出），例如Ni/Au，然后再将金属凸块111焊接在各焊垫110上，典型的金属凸块111如焊锡球，或球状或柱状或楔形等各种形状的铜块或其他金属体等，然后形成一第一塑封层120覆盖在晶圆100的正面，第一塑封层120通常是利用环氧树脂类的塑封料作为原料来制备。在一个可选实施例中，第一塑封层120仅仅是覆盖在晶圆100正面的中心区域，并没有将其正面的所有区域完全覆盖住，如图2C的竖截面图或图2M的俯视图，第一塑封层120的横截面大体上也是圆形，其半径小于晶圆的半径，所以会在晶圆100正面靠近其边缘处留下未被第一塑封层120所覆盖的一个第一环形区103，并且每条切割道105的两端籍此而延伸至第一环形区103内。
如图2C～2D所示，如果第一塑封层120完全将各金属凸块111包覆住，还需要研磨减薄第一塑封层120，直至金属凸块111从第一塑封层120中外露出来。之后可沿每条切割道105延伸至第一环形区103内的两端构成的直线对第一塑封层120实施切割，如图2E所示在第一塑封层120上切割出多条长条状的槽体结构来作为基准线121，很明显，任意一条基准线121均与一条相对应的切割道105在竖直方向上相重合。由于第一塑封层120的物理支撑作用，增加了晶圆100的机械强度，所以晶圆100可以研磨得足够薄。在图2F中，翻转晶圆100至其背面的一侧朝上，利用未示意出的研磨轮在晶圆100背面的中心区域进行研磨，形成一圆形凹槽150并籍此获得晶圆的薄型化区域，此步骤中，同时保留晶圆100周边部分的原始厚度，所以在其背面的一侧，靠近其边缘处形成了一支撑环100a。设定圆形凹槽150的半径小于第一塑封层120的半径，则支撑环100a具有与第一塑封层120形成交叠的部分，这进一步提高了晶圆的机械强度。
之后如图2G～2H所示，在减薄背面沉积一层金属层130，金属层130的横截面也是圆形，然后利用激光切割的方式将晶圆100的带有支撑环100a的周边部分切割掉。在一些实施方式中，晶圆减薄之后还包括对减薄背面进行刻蚀和掺杂物注入等步骤，因为这不是本申请的重点，所以不再详细阐述。如图2I所示，翻转晶圆100至其带有的金属层130的减薄背面的一侧朝下，并在金属层130上粘附一层粘贴膜140，沿着基准线121对第一塑封层120及晶圆100和金属层130实施切割，如图2J所示，切割刀240在它们中形成了切口115，并且晶圆100经切割后形成多颗独立的晶片101，第一塑封层120经切割后形成覆盖在晶片101正面的顶部塑封层120′，金属层130经切割后形成位于晶片101背面的底部金属层130′，从而获得多颗独立的半导体器件200A。在器件200A中，包含晶片101、顶部塑封层120′、底部金属层130′，和焊接在晶片101的焊垫110上的金属凸块111，其顶部塑封层120′包覆在各金属凸块111的侧壁的周围，金属凸块111均从顶部塑封层120′中外露。再如图2K所示，一起翻转粘贴膜140和各晶片101，至各底部金属层130′上粘附的该粘贴膜140朝上，并在各顶部塑封层120′上粘附另一层粘贴膜160，然后如图2L所示剥离各底部金属层130′上所粘附的粘贴膜140，其中粘贴膜140、160均可为紫外（UV）膜。至此，半导体器件200A带有的与外部电路进行电性接触的金属凸块111均朝下，则普通的芯片粘贴设备就可以将半导体器件200A直接从粘贴膜160上拾取至承载基板（如金属基座或PCB）上，而无须再额外需求特殊的芯片倒装设备来对每个晶片的采取单独的翻转动作，即可得到相同的倒装效果。
在一些实施方式中，晶片101为垂直式的功率芯片，电流由其正面流向背面或相反的方向，典型的如MOSFET等，其多个焊垫110中至少分别包括作为源极、栅极的焊垫，而底部金属层130′则为漏极。
在一些实施方式中，晶圆100并不需要研磨得超薄，普通的研磨水平足以达到减小衬底电阻的目的，此种情况下无需形成支撑环100a。例如在完成前述图2E的步骤之后，可以按照图3A～3C所示，直接翻转晶圆100至其背面一侧朝上，并在其整个背面整体性的实施研磨减薄，以使得晶圆100均匀的减薄，而不仅仅只在背面的中心位置研磨，然后沉积金属层130，之后翻转晶圆100至其减薄背面带有的金属层130的一侧朝下，并在金属层130上粘附一层粘贴膜140，之后的后续步骤与图2J～2L的方法完全一致。
在一些实施方式中，晶圆100正面预留的第一环形区103并不是必不可少的，例如图4A～4B所示，在每个焊垫110上植上金属凸块111之后，先沿着切割道105在晶圆100正面实施切割，以加深切割道105的深度，之后所形成的第一塑封层120完全覆盖在晶圆100的整个正面。假设切割道105的原始深度为第一深度，则图4A的深度加深了的切割道105′具有第二深度，第二深度大于第一深度，并且第二深度的值大约为晶圆经减薄后的最终厚度的二分之一至三分之二。其中，因为切割道105的原始深度相对于第二深度或晶圆自身的厚度来说非常浅，因此可基本忽略。如图4B所示，形成第一塑封层120覆盖在晶圆正面之后，第一塑封层120完全将各金属凸块111包覆住，然后对第一塑封层120实施研磨减薄，如图4C，直至各金属凸块111均从第一塑封层120中予以外露。其中用塑封料来形成第一塑封层120的同时，还有一部分塑封料填充在切割道105′内，并且位于各切割道105′内的塑封料1200与第一塑封层120构成一个整体结构。之后翻转晶圆100至其背面一侧朝上，并在其背面的实施研磨以减薄其厚度，如图4D所示，在一些可选实施例中，研磨方式与前述方法相同，在其背面的一侧，靠近其边缘处形成一支撑环100a，并在晶圆100的减薄背面沉积金属层130。
接着如图4E所示，利用研磨轮250，在晶圆100带有金属层130的减薄背面的一侧，绕着晶圆100的边缘，同时对金属层130的周边部分和对晶圆100的背面一侧的一部分厚度的周边部分实施研磨，该步骤中支撑环100a一并被研磨掉。可认为研磨轮250是绕着晶圆100的中心轴做圆周运动，从而来形成环绕在晶圆100边缘处的凹陷于其减薄背面的一环形凹槽106，如图4F所示，这相当于金属层130和晶圆100背面一侧的一部分厚度的晶圆100的各自的半径同时缩小。环形凹槽106的研磨深度可调节，直至每条切割道105′内填充的塑封料1200位于该切割道105′两端的部分在该环形凹槽106中予以外露（图4G的俯视图）。再如图4H，在第一塑封层120上粘附一粘贴膜160，依据两点可确定一条直线的原则，沿每条切割道105′内填充的塑封料1200位于切割道105′两端的外露在环形凹槽106内的部分所构成的直线，对第一塑封层120、晶圆100、金属层130和填充在切割道105′内的塑封料1200同时实施切割，在它们中形成切口115，可参见图4I的俯视图及图4J的竖截面图，从而形成多个半导体器件200B。在一些实施方式中，也可以将粘贴膜160粘附在第一塑封层120上之后，才形成环形凹槽106，即在图4E中，先在第一塑封层120上粘附粘贴膜160才执行研磨的步骤。
需要指出的是，半导体器件200B与图2L所示的半导体器件200A在结构上并无较大的区别，差异仅仅在于，如果在切割步骤中形成切口115的切割刀240的刀宽较之切割道105′的宽度要窄，那么切割道105′内的塑封料1200必然没有完全没切割掉，而是形成了包覆在靠近各晶片101正面的一侧的一部分厚度的晶片101的侧壁上的第一侧部塑封层1200′，第一侧部塑封层1200′大体上为一个方形筒状外壳，其横截面为内设一个矩形开口的环形方框，第一侧部塑封层1200′与顶部塑封层120′连接成一个整体结构。
在图5A～5D的实施方式中，与图2A～2E的步骤的唯一区别是，在每个焊垫110上植上金属凸块111之后，先沿着切割道105在晶圆100正面实施切割，加深切割道105的深度，形成具有第二深度的切割道105′，从而在形成第一塑封层120并对其实施研磨减薄之后，可沿每条切割道105′内填充的塑封料1200位于切割道105′两端的外露在第一环形区103内的部分所构成的直线，对第一塑封层120实施切割，形成多条长条状的基准线121（即达到与图2E相同的效果），后续的步骤与图2F～2L完全相同。
在一些实施方式中，例如图6A～6C所示，在每个焊垫110上植上金属凸块111之后，形成的第一塑封层120完全覆盖在晶圆100的整个正面，并对第一塑封层120实施研磨减薄之后，翻转晶圆100至其背面朝上，在其背面的中心区域实施研磨以减薄晶圆，同时保留晶圆100具有原始厚度的周边部分，以形成背面一侧的靠近晶圆边缘处的一支撑环100a，然后在晶圆100的减薄背面沉积一金属层130，以及其后在第一塑封层120上粘贴一粘贴膜160。在晶圆背面一侧，利用研磨轮250绕着晶圆100的边缘对金属层130的周边部分进行研磨，可认为研磨轮250绕着晶圆100的中心轴做圆周运动。对金属层130的周边部分进行研磨的步骤中，研磨轮250同时还将支撑环100a也一并予以研磨掉（图6C～6D），相当于将金属层130的半径缩小。该实施方式中，可以在晶圆100的减薄背面、靠近晶圆100的边缘处获得未被金属层130所覆盖住的一个第二环形区107，其后通过红外线（Infrared Ray）探测的方式，从第二环形区107透过晶圆100，探测每条切割道105的与第二环形区107形成交叠的两端，并利用所探测的两端构成的直线对金属层130、晶圆100和第一塑封层120实施切割，以获得多个半导体器件200C，半导体器件200C与图2L的半导体器件200A并无区别。本实施例很好的解决了红外线无法穿透具一定厚度的金属层的问题。
在一些实施方式中，如图7A～7B，加深了切割道105的深度之后，形成完全覆盖在晶圆100的整个正面的第一塑封层120，此时设置第一塑封层120的厚度不足以将各金属凸块111完全包覆住，例如其厚度小于金属凸块111的高度，使得金属凸块111均从第一塑封层120中予以外露。然后翻转晶圆100至其背面朝一侧上，如图7C，在其背面的实施研磨以减薄其厚度，然后在晶圆100的减薄背面沉积一金属层130，其后在其减薄背面一侧，利用研磨轮250绕着晶圆100的边缘，同时对金属层130的周边部分和对晶圆100背面一侧的一部分厚度的晶圆的周边部分实施研磨，形成环绕在靠近晶圆100边缘处的凹陷于其减薄背面的一环形凹槽106，环形凹槽106的具有的研磨深度，直至切割道105′内填充的塑封料1200位于切割道105′两端的部分在该环形凹槽106中予以外露（图7D）。同样，在第一塑封层120上粘附一粘贴膜（未示出），然后在晶圆100的减薄背面的一侧，沿每条切割道105′内填充的塑封料1200位于切割道105′两端的外露在环形凹槽106内的部分所构成的直线，对金属层130、晶圆100、第一塑封层120和填充在切割道105′内的塑封料1200实施切割，形成多个半导体器件200D，除了各金属凸块111从第一塑封层200经切割后所形成的顶部塑封体120″中外露出来之外，半导体器件200D的其他部分与图2L所示的半导体器件200A并无差别。
值得注意的是，图示的半导体器件200D中，在靠近晶片101正面的一侧的一部分厚度的晶片的侧壁上并未包覆任何侧部塑封层，这与图4J中半导体器件200B略有差异。其实，如果调节形成切口115的切割刀240的刀宽，例如采用刀宽等于或大于切割道105′的宽度的切割刀240，则形成类似半导体器件200D的结构，相反，采用刀宽小于切割道105′的宽度的切割刀240，则形成类似半导体器件200B的结构。
在一些实施方式中，譬如完成图7A～7D之后，并不执行图7E的切割步骤，而是先在晶圆100的减薄背面的一侧，沿每条切割道105′内填充的塑封料1200位于切割道105′两端的外露在环形凹槽106内的部分所构成的直线，对金属层130、晶圆100背面一侧的一部分厚度的晶圆100实施切割，形成多条切割槽170，多条切割槽170与多条切割道105′在竖直方向上分别一一对应重合（图8A），金属层130经切割后形成多个底部金属层130′。在一些实施方式中，切割槽170具有延伸至与切割道105′相接触的深度。然后如图8B所示在各底部金属层130′上覆盖一第二塑封层180，用塑封料来形成第二塑封层180的同时还有一部分塑封料填充在切割槽170内，并且位于各切割槽170内的塑封料1800与第二塑封层180构成一个整体。之后沿每条切割道105′内填充的塑封料1200位于切割道105′两端的外露在环形凹槽106内的部分所构成的直线，对第一塑封层120、第二塑封层180和填充在切割道105′内的塑封料1200及填充切割槽170内的塑封料1800实施切割，来形成多个半导体器件200E，第二塑封层180经切割形成覆盖在各底部金属层130′上的底部塑封层180′，而第一塑封层120经切割形成覆盖在各晶片101正面上的顶部塑封层120″，并且各金属凸块111均从顶部塑封层120″中外露出来。
同样，切口115的宽度随着切割刀240的刀宽而改变，这也决定了晶片101四周的侧壁上是否包覆有侧部塑封层。例如图7E中晶片101的侧壁上并未覆盖任何经由对填充在切割道105′内的塑封料1200的切割所形成的侧部塑封层，与此相反的是，图8C中，切割刀240的刀宽小于切割道105′、切割槽170的宽度，则填充在切割道105′内的塑封料1200被切割后形成第一侧部塑封层1200′，填充在切割槽107内的塑封料1800被切割后形成第二侧部塑封层1800′。第一侧部塑封层1200′包覆在晶片101的靠近其正面一侧的一部分厚度的晶片的侧壁上，与此同时第二侧部塑封层1800′包覆在晶片101的靠近其背面一侧的一部分厚度的晶片的侧壁上。第一侧部塑封层1200′、第二侧部塑封层1800′呈现为没有顶盖和底盖的方形筒状外壳结构，均含有横截面为矩形的内腔来容纳晶片，其横截面均为含一个内部矩形开口的环形方框。如此一来，在半导体器件200E中，第一侧部塑封层1200′与顶部塑封层120″连接构成一个整体，第二侧部塑封层1800′与底部塑封层180′连接构成一个整体，而且晶片101的侧壁就被相互邻接的第一侧部塑封层1200′、第二侧部塑封层1800′完全密封起来，以致此时的晶片101被完全密封。在另一些图中未示出的可选实施方式中，切割槽170并未达到与切割道105′相接触的深度，两者之间存有间距，此时除了第一侧部塑封层1200′包覆在靠近晶片正面一侧的一部分厚度的晶片101的侧壁上，及第二侧部塑封层1800′包覆在靠近晶片背面一侧的一部分厚度的晶片的侧壁上之外，晶片101的较中间的一部分厚度的部分1010的侧壁仍然是裸露的，正如图9D所示的半导体器件200E′，此时第一、第二侧部塑封层相互间隔开。
为了更详细的理解半导体器件200A、200B、200E、200E′的结构，图9A～9D是分别将它们成倍放大进行比较的示意图，因为半导体器件200C、200D与半导体器件200A在结构上没有差异所以没有罗列。
再对比背景技术中图1所示的流程，发现本申请上述所有方法所获得的半导体器件200A～200E的最终状态均是各自具有的金属凸块111朝下，这意味着普通的芯片粘贴设备（非专用的芯片倒装设备）便可以将它们直接从粘贴膜160上拾取至承载基板上进行粘贴，而无须再翻转。如果金属凸块111本身是焊锡材料，则其可以与承载基板上的承接区域（如指定的金属区域或焊盘）直接进行焊接，如果金属凸块111不具粘接功能，则还要在承接区域额外的涂覆粘结材料以实现两者的电性及机械结合。换言之，本申请揭示的任意一种获得半导体器件的方法，均可将图1的步骤S1～12中虚线框定的步骤S2～S3予以替换，同时在虚线框定的步骤S5中无需采用芯片倒装设备而可以利用普通的芯片粘贴设备将芯片拾取到承载基板上实现倒装安装，而其他的步骤S1、S4、S6～S12则可以完全一致。
以上，通过说明和附图，给出了具体实施方式的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (16)

1.一种制备应用在倒装安装工艺上的半导体器件的方法，其特征在于，包括以下步骤：
在晶圆正面覆盖一第一塑封层，所述第一塑封层的半径小于晶圆的半径以在晶圆正面的边缘处留下未被所述第一塑封层所覆盖的一第一环形区；
沿每条切割道延伸至第一环形区内的两端构成的直线对第一塑封层实施切割形成多条基准线；
翻转晶圆至其背面朝上，在其背面实施研磨以减薄晶圆；
在晶圆的减薄背面沉积一金属层；
翻转晶圆至其减薄背面带有的金属层朝下及在金属层上粘附一层粘贴膜；
沿着所述基准线对第一塑封层及晶圆和金属层实施切割，形成多个半导体器件，半导体器件包含正面带有由第一塑封层切割形成的顶部塑封层和背面带有由金属层切割形成的底部金属层的晶片；
同时翻转各晶片和各底部金属层上粘附的粘贴膜，至底部金属层朝上，并在各顶部塑封层上粘附另一层粘贴膜；
剥离底部金属层上所粘附的粘贴膜，并在无翻转的条件下将所述半导体器件拾取并安装至承载基板上以实现倒装安装。
2.如权利要求1所述的方法，其特征在于，在晶圆所包含的芯片的正面设置有多个焊垫，并在并在晶圆正面形成第一塑封层之前先在各焊垫上植上金属凸块。
3.如权利要求2所述的方法，其特征在于，形成第一塑封层的步骤中，所述第一塑封层完全将各金属凸块包覆住；以及
在形成第一塑封层之后，对第一塑封层实施研磨减薄至各金属凸块从第一塑封层中予以外露。
4.如权利要求2所述的方法，其特征在于，形成第一塑封层的步骤中，所述第一塑封层的厚度小于金属凸块的高度，使各金属凸块均从第一塑封层中予以外露。
5.如权利要求1所述的方法，其特征在于，在晶圆正面形成第一塑封层之前，先沿着切割道实施切割，以增加切割道的深度，从而在形成第一塑封层之后，沿每条切割道内填充的塑封料位于切割道两端的外露在第一环形区内的部分所构成的直线，对第一塑封层实施切割形成多条基准线。
6.如权利要求1或5所述的方法，其特征在于，在晶圆背面研磨的步骤中，只在晶圆背面的中心区域研磨以形成一圆形凹槽，同时保留晶圆具有原始厚度的周边部分，以形成晶圆边缘处的一支撑环；以及
在完成晶圆的研磨之后，将晶圆的带有所述支撑环的周边部分切割掉。
7.一种制备应用在倒装安装工艺上的半导体器件的方法，其特征在于，包括以下步骤：
沿着晶圆正面的切割道实施切割，以增加切割道的深度；
在晶圆正面覆盖一第一塑封层；
翻转晶圆至其背面朝上，在其背面的实施研磨以减薄晶圆；
在晶圆的减薄背面沉积一金属层；
在晶圆带有金属层的减薄背面的一侧，绕着晶圆的边缘对金属层的周边部分和对晶圆的一部分厚度的周边部分实施研磨，形成环绕在晶圆边缘处的凹陷于其减薄背面的一环形凹槽，至切割道内填充的塑封料位于切割道两端的部分在该环形凹槽中予以外露；
在所述第一塑封层上粘附一粘贴膜；
沿每条切割道内填充的塑封料位于切割道两端的外露在环形凹槽内的部分所构成的直线对第一塑封层、晶圆、金属层和填充在切割道内的塑封料实施切割，以形成多个半导体器件；
在无翻转的条件下将所述半导体器件拾取并安装至承载基板上以实现倒装安装。
8.如权利要求7所述的方法，其特征在于，在晶圆背面研磨的步骤中，只在晶圆背面的中心区域研磨以形成一圆形凹槽，同时保留晶圆具有原始厚度的周边部分以形成晶圆边缘处的一支撑环；以及
形成所述环形凹槽的步骤中，在对金属层的周边部分和晶圆的一部分厚度的周边部分进行研磨的同时，还将所述支撑环一并研磨掉。
9.如权利要求7所述的方法，其特征在于，对第一塑封层、晶圆、金属层和填充在切割道内的塑封料实施切割的步骤中，采用的切割刀的刀宽大于或等于深度加深了的切割道的宽度，晶圆经切割后形成多个晶片，并且切割道内填充的塑封料经切割后被完全切割掉，使晶片的侧壁裸露在外。
10.如权利要求7所述的方法，其特征在于，对第一塑封层、晶圆、金属层和填充在切割道内的塑封料实施切割的步骤中，采用的切割刀的刀宽小于深度加深了的切割道的宽度，晶圆经切割后形成多个晶片，并且切割道内填充的塑封料经切割后，形成包覆在晶片的靠近其正面一侧的一部分厚度的部分的侧壁上的第一侧部塑封层。
11.一种制备应用在倒装安装工艺上的半导体器件的方法，其特征在于，包括以下步骤：
沿着晶圆正面的切割道实施切割，以增加切割道的深度；
在晶圆正面覆盖一第一塑封层；
翻转晶圆至其背面朝上，在其背面的实施研磨以减薄晶圆；
在晶圆的减薄背面沉积一金属层；
在晶圆带有金属层的减薄背面的一侧，绕着晶圆的边缘对金属层的周边部分和对晶圆的一部分厚度的周边部分实施研磨，形成环绕在晶圆边缘处的凹陷于其减薄背面的一环形凹槽，至切割道内填充的塑封料位于切割道两端的部分在该环形凹槽中予以外露；
在所述第一塑封层上粘附一粘贴膜；
在晶圆的减薄背面的一侧，沿每条切割道内填充的塑封料位于切割道两端的外露在环形凹槽内的部分所构成的直线对金属层、晶圆实施切割，形成分别与切割道在竖直方向上一一对应重合的多条切割槽；及
在由金属层切割所形成的各底部金属层上覆盖一第二塑封层；
沿每条切割道内填充的塑封料位于切割道两端的外露在环形凹槽内的部分所构成的直线，对第一、第二塑封层和分别填充在切割道及切割槽内的塑封料实施切割，以形成多个半导体器件；
在无翻转的条件下将所述半导体器件拾取并安装至承载基板上以实现倒装安装。
12.如权利要求11所述的方法，其特征在于，在晶圆背面研磨的步骤中，只在晶圆背面的中心区域研磨以形成一圆形凹槽，同时保留晶圆具有原始厚度的周边部分，以形成晶圆边缘处的一支撑环；以及
形成所述环形凹槽的步骤中，在对金属层的周边部分和晶圆的一部分厚度的周边部分进行研磨的同时，还将所述支撑环一并研磨掉。
13.如权利要求11所述的方法，其特征在于，第二塑封层经切割后形成覆盖在底部金属层上的底部塑封层；以及
填充在切割道、切割槽内的塑封料被切割后分别形成相互邻接的第一侧部塑封层、第二侧部塑封层，第一侧部塑封层包覆在晶片的靠近其正面一侧的一部分厚度的部分的侧壁上，第二侧部塑封层包覆在晶片的靠近其背面一侧的一部分厚度的部分的侧壁上。
14.如权利要求11所述的方法，其特征在于，第二塑封层经切割后形成覆盖在底部金属层上的底部塑封层；以及
填充在切割道、切割槽内的塑封料被切割后分别形成相互间隔开的第一侧部塑封层、第二侧部塑封层，第一侧部塑封层包覆在晶片的靠近其正面一侧的一部分厚度的部分的侧壁上，第二侧部塑封层包覆在晶片的靠近其背面一侧的一部分厚度的部分的侧壁上，晶片的较中间的一部分厚度的部分的侧壁是裸露的。
15.一种制备应用在倒装安装工艺上的半导体器件的方法，其特征在于，包括以下步骤：
在晶圆正面覆盖一第一塑封层；
翻转晶圆至其背面朝上，在其背面的实施研磨以减薄晶圆；
在晶圆的减薄背面沉积一金属层；
绕着晶圆的边缘对金属层的周边部分进行研磨，以形成晶圆的减薄背面的位于晶圆边缘处的未被金属层覆盖的一第二环形区；
在所述第一塑封层上粘附一粘贴膜；
通过红外线探测的方式从第二环形区透过晶圆探测每条切割道的与第二环形区形成交叠的两端，并利用所探测的两端构成的直线对金属层、晶圆和第一塑封层实施切割，以形成多个半导体器件；
在无翻转的条件下将所述半导体器件拾取并安装至承载基板上以实现倒装安装。
16.如权利要求15所述的方法，其特征在于，在晶圆背面研磨的步骤中，只在晶圆背面的中心区域研磨以形成一圆形凹槽，同时保留晶圆具有原始厚度的周边部分以形成晶圆边缘处的一支撑环；以及
对金属层进行研磨的步骤中，先将所述支撑环研磨掉。
CN201310145656.8A 2013-04-24 2013-04-24 制备应用在倒装安装工艺上的半导体器件的方法 Active CN104124176B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310145656.8A CN104124176B (zh) 2013-04-24 2013-04-24 制备应用在倒装安装工艺上的半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310145656.8A CN104124176B (zh) 2013-04-24 2013-04-24 制备应用在倒装安装工艺上的半导体器件的方法

Publications (2)

Publication Number Publication Date
CN104124176A true CN104124176A (zh) 2014-10-29
CN104124176B CN104124176B (zh) 2018-05-04

Family

ID=51769545

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310145656.8A Active CN104124176B (zh) 2013-04-24 2013-04-24 制备应用在倒装安装工艺上的半导体器件的方法

Country Status (1)

Country Link
CN (1) CN104124176B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106997852A (zh) * 2016-01-25 2017-08-01 万国半导体股份有限公司 用于带有厚背面金属化的模压芯片级封装的晶圆工艺
CN107369611A (zh) * 2017-07-11 2017-11-21 上海朕芯微电子科技有限公司 新型晶圆减薄背面金属化工艺
CN107706120A (zh) * 2017-09-28 2018-02-16 深圳赛意法微电子有限公司 超薄晶圆的封装方法
CN107785339A (zh) * 2017-10-13 2018-03-09 中芯长电半导体（江阴）有限公司 3d芯片封装结构及其制备方法
CN108022836A (zh) * 2016-10-31 2018-05-11 中芯国际集成电路制造(上海)有限公司 一种多层堆叠晶圆的研磨方法
CN111463141A (zh) * 2019-01-18 2020-07-28 芯恩（青岛）集成电路有限公司 一种提高晶圆探针台利用率的方法
CN111710648A (zh) * 2020-07-07 2020-09-25 绍兴同芯成集成电路有限公司 一种键合玻璃载板的超薄晶圆背面及双面加工工艺
CN111816624A (zh) * 2020-07-20 2020-10-23 宁波力源科技有限公司 一种晶圆级芯片封装结构及其封装工艺
CN112490183A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 多芯片封装方法
CN112490186A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 多芯片封装方法
CN112490130A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 芯片封装方法、芯片封装结构及散热封装器件
CN112894165A (zh) * 2021-01-20 2021-06-04 湖北五方晶体有限公司 一种玻璃有机层复合材料激光切割方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060275949A1 (en) * 2002-03-06 2006-12-07 Farnworth Warren M Semiconductor components and methods of fabrication with circuit side contacts, conductive vias and backside conductors
CN101276740A (zh) * 2007-03-30 2008-10-01 万国半导体股份有限公司 一种形成极薄功率装置芯片的方法
US20090079038A1 (en) * 2007-09-20 2009-03-26 Infineon Technologies Ag Method Of Making An Integrated Circuit Including Singulating A Semiconductor Wafer
CN101625972A (zh) * 2008-07-11 2010-01-13 半导体元件工业有限责任公司 使半导体晶片变薄的方法
CN102931094A (zh) * 2011-08-09 2013-02-13 万国半导体股份有限公司 具有增大焊接接触面的晶圆级封装结构及制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060275949A1 (en) * 2002-03-06 2006-12-07 Farnworth Warren M Semiconductor components and methods of fabrication with circuit side contacts, conductive vias and backside conductors
CN101276740A (zh) * 2007-03-30 2008-10-01 万国半导体股份有限公司 一种形成极薄功率装置芯片的方法
US20090079038A1 (en) * 2007-09-20 2009-03-26 Infineon Technologies Ag Method Of Making An Integrated Circuit Including Singulating A Semiconductor Wafer
CN101625972A (zh) * 2008-07-11 2010-01-13 半导体元件工业有限责任公司 使半导体晶片变薄的方法
CN102931094A (zh) * 2011-08-09 2013-02-13 万国半导体股份有限公司 具有增大焊接接触面的晶圆级封装结构及制备方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106997852A (zh) * 2016-01-25 2017-08-01 万国半导体股份有限公司 用于带有厚背面金属化的模压芯片级封装的晶圆工艺
CN108022836B (zh) * 2016-10-31 2021-04-06 中芯国际集成电路制造(上海)有限公司 一种多层堆叠晶圆的研磨方法
CN108022836A (zh) * 2016-10-31 2018-05-11 中芯国际集成电路制造(上海)有限公司 一种多层堆叠晶圆的研磨方法
CN107369611A (zh) * 2017-07-11 2017-11-21 上海朕芯微电子科技有限公司 新型晶圆减薄背面金属化工艺
CN107369611B (zh) * 2017-07-11 2020-03-17 上海朕芯微电子科技有限公司 新型晶圆减薄背面金属化工艺
CN107706120A (zh) * 2017-09-28 2018-02-16 深圳赛意法微电子有限公司 超薄晶圆的封装方法
CN107706120B (zh) * 2017-09-28 2019-10-22 深圳赛意法微电子有限公司 超薄晶圆的封装方法
CN107785339A (zh) * 2017-10-13 2018-03-09 中芯长电半导体（江阴）有限公司 3d芯片封装结构及其制备方法
CN111463141A (zh) * 2019-01-18 2020-07-28 芯恩（青岛）集成电路有限公司 一种提高晶圆探针台利用率的方法
CN111710648A (zh) * 2020-07-07 2020-09-25 绍兴同芯成集成电路有限公司 一种键合玻璃载板的超薄晶圆背面及双面加工工艺
CN111710648B (zh) * 2020-07-07 2023-04-11 绍兴同芯成集成电路有限公司 一种键合玻璃载板的超薄晶圆背面及双面加工工艺
CN111816624A (zh) * 2020-07-20 2020-10-23 宁波力源科技有限公司 一种晶圆级芯片封装结构及其封装工艺
CN112490183A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 多芯片封装方法
CN112490186A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 多芯片封装方法
CN112490130A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 芯片封装方法、芯片封装结构及散热封装器件
CN112894165A (zh) * 2021-01-20 2021-06-04 湖北五方晶体有限公司 一种玻璃有机层复合材料激光切割方法

Also Published As

Publication number Publication date
CN104124176B (zh) 2018-05-04

Similar Documents

Publication Publication Date Title
CN104124176A (zh) 制备应用在倒装安装工艺上的半导体器件的方法
CN103681377B (zh) 带有底部金属基座的半导体器件及其制备方法
US9196534B2 (en) Method for preparing semiconductor devices applied in flip chip technology
CN101521165B (zh) 芯片级封装方法
CN102005432B (zh) 四面无引脚封装结构及其封装方法
CN103295923B (zh) 制造半导体器件的方法和半导体器件
CN105977203A (zh) 半导体元件及其制造方法
TW201227846A (en) Structures for protecting t-contacts in chip scale packages and method of production thereof
CN101964313B (zh) 封装结构以及封装方法
CN101998213A (zh) 一种mems麦克风的封装结构及晶圆级封装方法
TW200616108A (en) Semiconductor device having flip chip package
CN103208430B (zh) 利用热压焊球在晶圆级塑封工艺中实现超薄芯片的方法
CN101477956B (zh) 小片重新配置的封装结构及封装方法
CN105448854A (zh) 用于带有厚背面金属化的模压芯片级封装的晶圆制作方法
WO2018196630A1 (zh) 传感器封装结构的制备方法和传感器封装结构
CN103021988A (zh) 一种以胶膜替代底填料的单芯片封装件及其制作工艺
CN103579020B (zh) 一种晶圆级芯片的封装方法
CN107887259B (zh) 一种小尺寸芯片封装方法
CN106129223A (zh) 一种led倒装晶粒的csp封装灯珠的贴装体及封装方法
JP6851239B2 (ja) 樹脂封止型半導体装置およびその製造方法
CN101261944A (zh) 感测式半导体封装件及其制法
CN101136341A (zh) 防范影像传感芯片传感区污染的覆晶封装方法
TWI518809B (zh) 製備應用在倒裝安裝工藝上的半導體器件的方法
CN104347542A (zh) 五面包封的csp结构及制造工艺
CN105428507A (zh) 芯片封装结构及方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200601

Address after: Ontario, Canada

Patentee after: World semiconductor International L.P.

Address before: 475 oakmead Avenue, Sunnyvale, California 94085, USA

Patentee before: Alpha and Omega Semiconductor Inc.

TR01 Transfer of patent right