CN103579020B - 一种晶圆级芯片的封装方法 - Google Patents
一种晶圆级芯片的封装方法 Download PDFInfo
- Publication number
- CN103579020B CN103579020B CN201210279093.7A CN201210279093A CN103579020B CN 103579020 B CN103579020 B CN 103579020B CN 201210279093 A CN201210279093 A CN 201210279093A CN 103579020 B CN103579020 B CN 103579020B
- Authority
- CN
- China
- Prior art keywords
- wafer
- plastic packaging
- packaging layer
- metal level
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
本发明一般涉及一种半导体器件的制备方法,更确切的说,本发明旨在提供一种在晶圆级芯片的封装步骤中获得较薄的芯片以及提高晶圆机械强度的封装方法。先在芯片的金属焊盘上焊接金属凸块,然后形成一圆形的第一塑封层覆盖在晶圆的正面,并研磨减薄第一塑封层,之后在第一塑封层上实施切割以形成相应的切割槽。在晶圆的背面实施研磨以形成一圆柱形凹槽,在晶圆暴露在圆柱形凹槽内的底面上沉积一层金属层,然后将晶圆的周边部分切割掉并沿切割槽对第一塑封层、晶圆、金属层实施切割。
Description
技术领域
本发明一般涉及一种半导体器件的制备方法,更确切的说,本发明旨在提供一种在晶圆级芯片的封装步骤中获得较薄的芯片以及提高晶圆机械强度的封装方法。
背景技术
在晶圆级芯片尺寸封装(WLCSP)技术中,整片晶圆生产完成后可以直接对晶圆进行封装,之后再将多个单颗晶粒从晶圆上予以分离,所以最终获得的芯片的尺寸几乎等同于原晶粒的大小。当前的晶圆级封装技术也广泛应用在功率类的半导体器件中,我们都知道,功率器件中因为芯片自身的电阻往往都是比较大的,尤其是垂直器件,所以会导致器件具有较大的通态电阻Rdson。改善衬底电阻的一个有效手段是尽量减薄晶圆,但随着晶圆愈来愈薄的趋势,一个显著的问题又凸显出来:借助当前已知技术的保护措施仍然不足以让晶圆在各个制程环节中获得较高强度的物理保护,无论是在运输过程还是在制备流程中,晶圆极易崩裂的这一问题仍需解决。
此外,依常规的芯片封装工艺,一般是直接沿着晶圆正面的划片道对晶圆进行切割即可,能很顺利的将芯片从晶圆上分离下来。但是在一些特殊的封装工艺中也有例外,例如为了加强晶圆的机械强度以便能获取足够薄的晶圆,却是先行利用塑封材料将晶圆的正面予以塑封,然后才对晶圆进行减薄。尽管这一手段对防止晶圆碎裂极为有效,但同时却致使划片道被塑封层包覆而不可见,因为通常所采用的塑封材料并非是透明物质,所以如何使切割刀对准位于晶圆正面的划片道就成了一个棘手的问题。
正是基于该等问题而提出了本申请的下述各种优选实施方式。
发明内容
本发明提供一种晶圆级芯片的封装方法,其中在晶圆所包含的芯片的正面设置有多个金属焊盘,包括以下步骤:
在任意一个所述的金属焊盘上至少焊接一个金属凸块;
形成一圆形的第一塑封层覆盖在晶圆的正面并将所述金属凸块包覆住,其中,第一塑封层的半径小于晶圆的半径从而在晶圆的正面形成一未被第一塑封层覆盖的环形带区域,并且,任意一条位于相邻芯片间的切割线的两端均从第一塑封层下方延伸到环形带区域内;
研磨减薄所述第一塑封层并将金属凸块从第一塑封层中予以外露;
沿着切割线两端所构成的直线在第一塑封层上实施切割以形成相应的切割槽;
在晶圆的背面实施研磨,以形成从晶圆的背面凹陷至晶圆内的一圆柱形凹槽,并形成位于晶圆边缘与圆柱形凹槽侧壁之间的一环形支撑结构;
在所述晶圆的暴露在圆柱形凹槽内的底面上沉积一层金属层;
将晶圆的周边部分切割掉;
沿切割槽对第一塑封层、晶圆、金属层实施切割,将多个所述芯片从晶圆上分离下来,同时任意一个芯片的正面均覆盖有因切割第一塑封层而形成的顶部塑封层及其背面均覆盖有因切割金属层而形成的底部金属层;并且
所述的金属凸块均从所述顶部塑封层中予以外露。
上述的方法,所述切割槽具有向下延伸至接触晶圆正面的深度。
上述的方法,将晶圆的周边部分切割掉的步骤中,还包括将所述环形支撑结构切割掉的步骤。
上述的方法,所述圆柱形凹槽的内径小于第一塑封层的半径以便所述环形支撑结构与第一塑封层交叠;以及
在切割掉所述环形支撑结构的步骤中,第一塑封层周边的与环形支撑结构交叠的部分也同时被切割掉。
上述的方法,沉积所述金属层之前,还包括从晶圆暴露在圆柱形凹槽内的底面向晶圆的底部注入重掺杂的掺杂物的步骤。
上述的方法,所述圆柱形凹槽是利用一半径小于晶圆半径的研磨轮在晶圆的背面实施研磨而形成的。
上述的方法,在将晶圆的周边部分切割掉之后,还包括在所述金属层上覆盖一层第二塑封层的步骤;以及
沿切割槽对第一塑封层、晶圆、金属层实施切割的同时,还对所述第二塑封层实施切割,以形成覆盖在所述底部金属层上的底部塑封层。
上述的方法,在所述金属层上形成所述第二塑封层的步骤中,先将带有所述第一塑封层、金属层的晶圆设置在一加热的预热板之上预热一段时间,且第一塑封层面向所述预热板而金属层背离预热板;
然后再在所述金属层上形成所述第二塑封层。
上述的方法,在所述金属层上形成所述第二塑封层的步骤中,先将带有所述第一塑封层、金属层的晶圆设置在一加热的预热板所具有的圆柱形槽体结构之中预热一段时间,且第一塑封层面向圆柱形槽体结构的底部而金属层背离圆柱形槽体结构的底部;
然后再在所述金属层上形成所述第二塑封层。
上述的方法,所述晶圆、第一塑封层、金属层的总厚度与该圆柱形槽体结构具有的深度相同;以及
圆柱形槽体结构的半径与切割掉周边部分之后的晶圆的半径相同。
本领域的技术人员阅读以下较佳实施例的详细说明,并参照附图之后,本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图,以更加充分的描述本发明的实施例。然而,所附附图仅用于说明和阐述,并不构成对本发明范围的限制。
图1A是晶圆正面的俯视示意图。
图1B是芯片的金属焊盘焊接金属凸块示意图。
图2A-2B是将第一塑封层覆盖在晶圆正面的示意图。
图3A-3B是研磨减薄第一塑封层并在第一塑封层上形成切割槽的示意图。
图4是研磨减薄晶圆的示意图。
图5是在减薄后的晶圆的底面上沉积金属层的示意图。
图6是切割掉晶圆周边部分的示意图。
图7是切割晶圆形成多个单颗晶圆级封装结构的示意图。
图8A-8B是在金属层上形成第二塑封层的另一实施方式。
图9A-9C是在一个实施方式中形成第二塑封层的流程示意图。
具体实施方式
参见图1A所示的俯视图,晶圆100通常包含有大量铸造连接在一起的芯片101,图中示意出的多条纵横交叉的切割线(Scribeline)位于晶圆100正面,它们界定了相邻芯片之间的边界,同时也可以沿着切割线将芯片101从晶圆100上切割分离下来。通常,任意一个芯片101的正面均预先制备有数个金属焊盘(图中未示意出)作为芯片接电源、接地的电极,或是与外界电路进行信号传输的端子等,因这些技术特征已经为本领域的技术人员所熟知,所以不再赘述。
参见图1B所示,先在任意一个芯片101正面的任意一个金属焊盘上相对应地至少焊接一个金属凸块110,该金属凸块110的种类可以有多种选择,常见的如铜、金、银、铝等或其他未列举的金属材料均适用,也可以是它们的合金。而且金属凸块110的形貌也有多种选择,典型的如球形,或椭球形、正(长)方体、圆柱形、楔形等。
参见图2A所示,利用环氧树脂之类的塑封材料,形成一圆形的具有一定厚度的第一塑封层120覆盖在晶圆100的正面,起始阶段第一塑封层120同时还将所有的金属凸块110包覆住了。较佳的状态是第一塑封层120的轴心与晶圆100的轴心重合。为了更清晰的理解第一塑封层120的圆形形状,可以参见图2B所示的俯视图,须注意的是,本发明极为重要的一点,就是要求第一塑封层120不能将晶圆100的正面完全覆盖住,例如限定其第一塑封层120的半径略小于晶圆100的半径,便可在晶圆100的正面形成一个靠近晶圆边缘的而又未被第一塑封层120所覆盖住的环形带区域103,该环形带区域103在晶圆径向上的宽度值即为晶圆100的半径减去第一塑封层120的半径。
参见图3A所示,对第一塑封层120实施研磨减薄以获得预期的厚度,在此研磨步骤中还需将金属凸块110从第一塑封层120中外露出来。值得一提的是,虽然理论上认为金属凸块110为焊锡球或者类似的含锡材料并无不妥,但实际操作中,研磨轮一旦研磨至焊锡球并与之直接接触时,焊锡材料却极易粘附在研磨轮上以致产生不期望的污染物,或导致第一塑封层120的研磨表面的粗糙度不一致,为了消弭此类缺陷,作为一种选择,金属凸块110可以优选为铜。在图3A中,减薄第一塑封层120之后还要对其实施初步的切割步骤,以便在第一塑封层120中形成多条切割槽121。参考图2B,第一塑封层120的半径小于晶圆100的半径的这一限制条件,可保障任意一条切割线102的两端不被第一塑封层120覆盖住,并从第一塑封层120下方延伸到环形带区域103内。依同一平面的两点可确定一条直线的原则,切割刀可沿着由切割线102的延伸到环形带区域103内的两端所确定的直线来在第一塑封层120中划出切割槽121。从垂直于晶圆100所在平面的方向来观察,任意一条切割槽121必然相对应地与位于其正下方的一条切割线102上下重合,如图3B所示。同时,切割槽121的切割深度可以进行调控,在一个较佳的实施例中,它可以贯穿整个第一塑封层120的厚度,即具有向下延伸至接触晶圆100正面的深度。
参见图4,鉴于组合在晶圆100上第一塑封层120强化了晶圆100的机械强度,便可据此对晶圆100进行研磨减薄以获得预期厚度的晶圆。在通常的研磨技术中,一般是直接将晶圆100整体性的进行减薄,但本发明却未这样做,而是将晶圆背面的靠近晶圆边缘的一个环形部分予以保留。具体而言,可参考图3A至图4的步骤,可利用一半径小于晶圆100半径的研磨轮(未示意出)在晶圆100的背面实施研磨,从而形成从晶圆100的背面凹陷至晶圆100内的一个圆柱形凹槽130。较佳的只要保证研磨轮的轴心与晶圆100的轴心重合,就可使凹槽130的轴心与晶圆100的轴心重合,并使凹槽130的半径尽量大,这对降低晶圆边缘附近的芯片的浪费是有益的。在此步骤中,同时还会产生位于晶圆100边缘与圆柱形凹槽130侧壁之间的一环形支撑结构104,该环形支撑结构104在晶圆径向上的宽度即为晶圆100的半径值与圆柱形凹槽130的半径值之差。在此步骤中,晶圆100的期望厚度可以通过凹槽130的深度来进行调节:凹槽130愈深,晶圆100的最终厚度就愈薄。本发明保留背面的环形部分的一个优势在于,在未研磨晶圆100之前以及在形成圆柱形凹槽130之后,带有第一塑封层120的晶圆100的机械强度的前后变化幅度几乎很小,这得益于环形支撑结构104的物理支撑作用,即便晶圆100被研磨得再薄也不至碎裂。相反,如果晶圆100是整体性的被减薄,是无法获得图4这样近乎极限厚度值的超薄晶圆。在一个较佳的实施方式中,为了在减薄晶圆的同时能进一步保持晶圆100的机械强度,要求所形成的圆柱形凹槽130的半径小于第一塑封层120的半径,以便环形支撑结构104能具有与第一塑封层120交叠的部分,从而进一步地弱化晶圆100的机械强度降低的程度。
参见图5所示,从晶圆100暴露在圆柱形凹槽130内的底面向减薄后的晶圆100的底部注入重掺杂的掺杂物(此步骤未示意出)并退火扩散,然后再在该底面上沉积一层金属层140,以便金属层140能较好的与晶圆100的底面形成欧姆接触。接着便执行如图5至图6所示的步骤,将晶圆100的周边部分105切割掉,环形支撑结构104在此切割步骤中也被切割掉,并且第一塑封层120周边的与环形支撑结构104交叠的部分122也一并被切割掉。其中,被切割掉的周边部分105在晶圆径向上的宽度等于或略大于环形支撑结构104的宽度。在一个可选实施方式中,执行如图6至图7所示的步骤,利用一切割刀180沿切割槽121对第一塑封层120、晶圆100、金属层130实施切割,将芯片101从晶圆100上切割分离下来,同时第一塑封层120被切割成多个顶部塑封层1200、金属层140被切割成多个底部金属层1400,以获得多个晶圆级封装结构200A。在封装结构200A中,一个顶部塑封层1200相对应的覆盖在一个芯片101的正面,一个底部金属层1400相对应的覆盖在一个芯片101的背面,并且金属凸块110均从顶部塑封层1200中予以外露从而作为封装结构200A与外部电路进行电气连接的接触端子。在一个实施方式中,该芯片101为垂直式的MOSFET,电流由其正面流向背面或反之,其正面的多个金属焊盘中至少包含构成源极的焊盘和构成栅极的焊盘,而底部金属层1400则构成其漏极。由于芯片101的厚度等于晶圆100的最终厚度,所以芯片101因自身厚度引起的电阻值可大为降低。
在另一个实施方式中,参见图8A-8B所示的流程图,为具有底部塑封层1500的晶圆级封装结构200B的制备方法。此实施方式包含了图1A至图6示意出的所有步骤,但区别在于:完成图6所示的步骤之后,需要先在金属层140上覆盖一层第二塑封层150(图8A示出的步骤),然后才对第一塑封层120、晶圆100、金属层130、第二塑封层150实施切割,从而将芯片101从晶圆100上切割分离下来,同时第一塑封层120被切割成多个顶部塑封层1200、金属层130被切割成多个底部金属层1400以及第二塑封层150被切割成多个底部塑封层1500,以获得多个晶圆级封装结构200B。在封装结构200B中,除了顶部塑封层1200覆盖在芯片101的正面,底部金属层1400覆盖在芯片101的背面,还有底部塑封层1500覆盖在底部金属层1400上。同样,金属凸块110均从顶部塑封层1200中予以外露从而作为封装结构200B与外部电路进行电气连接的接触端子。与封装结构200A不同,此实施方式中底部金属层1400被底部塑封层1500包覆住了,所以底部金属层1400不能直接用作连接外部电路的接触端。作为一种选择但非限制,该芯片101同样也可以是垂直式的MOSFET,只不过其正面的多个金属焊盘中除了包含构成源极的焊盘和构成栅极的焊盘之外,还至少包含一个通过设置在芯片内的金属互连结构(未示意出)而电性连接到构成漏极的底部金属层1400上的焊盘。
参见图9A所示,在形成第二塑封层150之前,因晶圆100被研磨的极薄,而且晶圆100与金属层140、第一塑封层120之间存在着应力匹配度的问题,往往会导致它们出现如图所示的翘曲或扭曲等异常的变形现象。为了避免这一困境,如图9B所示,可以选取合适的预热温度,先将带有金属层140、第一塑封层120的晶圆100设置在一预热板300之上预先加热一段时间,其间该第一塑封层120面向预热板300而金属层140背离预热板300,待因受热而使它们的应力逐渐松弛并恢复到完全平整状态之后,再在金属层140上形成一层第二塑封层150。此外,图9C还示意出了另一种形成第二塑封层的方式,在预热板310上形成有一个刚好能容纳带有金属层140、第一塑封层120的晶圆100的圆柱形的槽体结构311,该槽体结构311的半径大致上等于(实际会略大于)切割掉周边部分105后的晶圆100的半径,并将带有金属层140、第一塑封层120的晶圆100放置在槽体结构311内并对预热板300持续加热一段时间,之后才在金属层140上形成第二塑封层150。同样第一塑封层120面向槽体结构311的底部而金属层140则背离槽体结构311的底部。槽体结构311的深度大致上等于金属层140、第一塑封层120、晶圆100的厚度之和。
因封装工艺还需通过激光或印刷等手段在封装结构上标注出特定的商标、编号、芯片类别等诸多标志,也即执行印字的步骤,在本申请中,印字工艺可以在实施图8B的切割步骤之前进行,也可以在实施图8B的切割步骤之后进行,这些标志最终将形成在底部塑封层1500上。
以上,通过说明和附图,给出了具体实施方式的特定结构的典型实施例,上述发明提出了现有的较佳实施例,但这些内容并不作为局限。对于本领域的技术人员而言,阅读上述说明后,各种变化和修正无疑将显而易见。因此,所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容,都应认为仍属本发明的意图和范围内。
Claims (8)
1.一种晶圆级芯片的封装方法,其中在晶圆所包含的芯片的正面设置有多个金属焊盘,其特征在于,包括以下步骤:
在任意一个所述的金属焊盘上至少焊接一个金属凸块;
形成一圆形的第一塑封层覆盖在晶圆的正面并将所述金属凸块包覆住,其中,第一塑封层的半径小于晶圆的半径从而在晶圆的正面形成一未被第一塑封层覆盖住的环形带区域,并且,任意一条位于相邻芯片间的切割线的两端均从第一塑封层下方延伸到该环形带区域内;
研磨减薄所述第一塑封层并将金属凸块从第一塑封层中予以外露;
沿着切割线两端所构成的直线在第一塑封层上实施切割以形成相应的切割槽;
在晶圆的背面实施研磨,以形成从晶圆的背面凹陷至晶圆内的一圆柱形凹槽,并形成位于晶圆边缘与圆柱形凹槽侧壁之间的一环形支撑结构;
在所述晶圆的暴露在圆柱形凹槽内的底面上沉积一层金属层;
将晶圆的周边部分切割掉,并且将晶圆的周边部分切割掉的步骤中,还包括将所述环形支撑结构切割掉;
沿切割槽对第一塑封层、晶圆、金属层实施切割,将多个所述芯片从晶圆上分离下来,且任意一个芯片的正面均覆盖有因切割第一塑封层而形成的顶部塑封层及其背面均覆盖有因切割金属层而形成的底部金属层;以及
所述的金属凸块均从所述顶部塑封层中予以外露;
其中所述圆柱形凹槽的内径小于第一塑封层的半径以便所述环形支撑结构与第一塑封层交叠;以及
在切割掉所述环形支撑结构的步骤中,第一塑封层周边的与环形支撑结构交叠的部分也同时被切割掉。
2.如权利要求1所述的一种晶圆级芯片的封装方法,其特征在于,所述切割槽具有向下延伸至接触晶圆正面的深度。
3.如权利要求1所述的一种晶圆级芯片的封装方法,其特征在于,沉积所述金属层之前,还包括从晶圆暴露在圆柱形凹槽内的底面向晶圆的底部注入重掺杂的掺杂物的步骤。
4.如权利要求1所述的一种晶圆级芯片的封装方法,其特征在于,所述圆柱形凹槽是利用一半径小于晶圆半径的研磨轮在晶圆的背面实施研磨而形成的。
5.如权利要求1所述的一种晶圆级芯片的封装方法,其特征在于,在将晶圆的周边部分切割掉之后,还包括在所述金属层上覆盖一层第二塑封层的步骤;以及
沿切割槽对第一塑封层、晶圆、金属层实施切割的同时,还对所述第二塑封层实施切割,以形成覆盖在所述底部金属层上的底部塑封层。
6.如权利要求5所述的一种晶圆级芯片的封装方法,其特征在于,在所述金属层上形成所述第二塑封层的步骤中,先将带有所述第一塑封层、金属层的晶圆设置在一加热的预热板之上预热一段时间,且第一塑封层面向所述预热板而金属层背离预热板;
然后再在所述金属层上形成所述第二塑封层。
7.如权利要求5所述的一种晶圆级芯片的封装方法,其特征在于,在所述金属层上形成所述第二塑封层的步骤中,先将带有所述第一塑封层、金属层的晶圆设置在一加热的预热板所具有的一个圆柱形槽体结构之中预热一段时间,且第一塑封层面向圆柱形槽体结构的底部而金属层背离圆柱形槽体结构的底部;
然后再在所述金属层上形成所述第二塑封层。
8.如权利要求7所述的一种晶圆级芯片的封装方法,其特征在于,所述晶圆、第一塑封层、金属层的总厚度与该圆柱形槽体结构具有的深度相同;以及
圆柱形槽体结构的半径与切割掉周边部分之后的晶圆的半径相同。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210279093.7A CN103579020B (zh) | 2012-08-07 | 2012-08-07 | 一种晶圆级芯片的封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210279093.7A CN103579020B (zh) | 2012-08-07 | 2012-08-07 | 一种晶圆级芯片的封装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103579020A CN103579020A (zh) | 2014-02-12 |
CN103579020B true CN103579020B (zh) | 2016-06-08 |
Family
ID=50050525
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210279093.7A Active CN103579020B (zh) | 2012-08-07 | 2012-08-07 | 一种晶圆级芯片的封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103579020B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105448854A (zh) * | 2014-08-29 | 2016-03-30 | 万国半导体股份有限公司 | 用于带有厚背面金属化的模压芯片级封装的晶圆制作方法 |
CN107086177B (zh) * | 2017-03-20 | 2020-03-10 | 通富微电子股份有限公司 | 半导体圆片级封装方法及半导体圆片级封装方法用刀具 |
CN107644867A (zh) * | 2017-09-07 | 2018-01-30 | 维沃移动通信有限公司 | 一种PoP封装件及其制作方法 |
CN112490130A (zh) * | 2020-11-25 | 2021-03-12 | 通富微电子股份有限公司 | 芯片封装方法、芯片封装结构及散热封装器件 |
CN115083903B (zh) * | 2022-07-21 | 2022-11-15 | 山东中清智能科技股份有限公司 | 一种晶圆的切割方法以及单芯片封装体 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7776647B2 (en) * | 2002-03-06 | 2010-08-17 | Micron Technology, Inc. | Semiconductor components and methods of fabrication with circuit side contacts, conductive vias and backside conductors |
CN101840870A (zh) * | 2009-03-20 | 2010-09-22 | 昆山西钛微电子科技有限公司 | 晶圆级芯片尺寸封装方法 |
CN102097404A (zh) * | 2009-12-10 | 2011-06-15 | 万国半导体有限公司 | 低衬底电阻的晶圆级芯片尺寸封装及其制造方法 |
CN102280433A (zh) * | 2011-08-19 | 2011-12-14 | 苏州晶方半导体科技股份有限公司 | 晶圆级芯片尺寸封装结构及其封装方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8084335B2 (en) * | 2008-07-11 | 2011-12-27 | Semiconductor Components Industries, Llc | Method of thinning a semiconductor wafer using a film frame |
-
2012
- 2012-08-07 CN CN201210279093.7A patent/CN103579020B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7776647B2 (en) * | 2002-03-06 | 2010-08-17 | Micron Technology, Inc. | Semiconductor components and methods of fabrication with circuit side contacts, conductive vias and backside conductors |
CN101840870A (zh) * | 2009-03-20 | 2010-09-22 | 昆山西钛微电子科技有限公司 | 晶圆级芯片尺寸封装方法 |
CN102097404A (zh) * | 2009-12-10 | 2011-06-15 | 万国半导体有限公司 | 低衬底电阻的晶圆级芯片尺寸封装及其制造方法 |
CN102280433A (zh) * | 2011-08-19 | 2011-12-14 | 苏州晶方半导体科技股份有限公司 | 晶圆级芯片尺寸封装结构及其封装方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103579020A (zh) | 2014-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103579020B (zh) | 一种晶圆级芯片的封装方法 | |
CN103681377B (zh) | 带有底部金属基座的半导体器件及其制备方法 | |
CN103515362B (zh) | 堆叠式封装器件和封装半导体管芯的方法 | |
CN104124176B (zh) | 制备应用在倒装安装工艺上的半导体器件的方法 | |
CN102569099B (zh) | 一种倒装芯片的封装方法 | |
CN102543767B (zh) | 一种在晶圆级封装的塑封工序中避免晶圆破损的方法 | |
TW419761B (en) | Chip size package and method of fabricating the same | |
TWI466250B (zh) | 具有增大焊接接觸面的晶圓級封裝結構及製備方法 | |
US20100308449A1 (en) | Semiconductor packages and manufacturing method thereof | |
CN103000537A (zh) | 一种晶圆级的封装结构及其制备方法 | |
US8563361B2 (en) | Packaging method of molded wafer level chip scale package (WLCSP) | |
TWI277192B (en) | Lead frame with improved molding reliability and package with the lead frame | |
US9245861B2 (en) | Wafer process for molded chip scale package (MCSP) with thick backside metallization | |
CN103208430B (zh) | 利用热压焊球在晶圆级塑封工艺中实现超薄芯片的方法 | |
CN103545268B (zh) | 底部源极的功率器件及制备方法 | |
US11404355B2 (en) | Package with lead frame with improved lead design for discrete electrical components and manufacturing the same | |
CN105448854A (zh) | 用于带有厚背面金属化的模压芯片级封装的晶圆制作方法 | |
CN106997852A (zh) | 用于带有厚背面金属化的模压芯片级封装的晶圆工艺 | |
US9520380B2 (en) | Wafer process for molded chip scale package (MCSP) with thick backside metallization | |
CN103021988A (zh) | 一种以胶膜替代底填料的单芯片封装件及其制作工艺 | |
CN106328545A (zh) | 超薄芯片的双面暴露封装结构及其制造方法 | |
CN108233890A (zh) | Fbar滤波器封装结构及封装方法 | |
CN105655311A (zh) | 晶圆级芯片封装背面互连结构及其制作方法 | |
TWI447824B (zh) | 一種晶圓級晶片的封裝方法 | |
TWI518809B (zh) | 製備應用在倒裝安裝工藝上的半導體器件的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right | ||
TR01 | Transfer of patent right |
Effective date of registration: 20200522 Address after: Ontario, Canada Patentee after: World semiconductor International Limited Partnership Address before: 475 oakmead Avenue, Sunnyvale, California 94085, USA Patentee before: Alpha and Omega Semiconductor Inc. |