CN102280433A - 晶圆级芯片尺寸封装结构及其封装方法 - Google Patents

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Abstract

本发明提供晶圆级芯片尺寸封装结构及其制作方法，晶圆级芯片尺寸封装结构包括：减薄晶圆，所述减薄晶圆一侧的表面形成多个芯片焊垫；保护层，至少覆盖于所述减薄晶圆形成有芯片焊垫的一侧的表面以及所述芯片焊垫的表面，所述保护层内与所述芯片焊垫对应的位置处形成有焊球开口；焊球，位于所述焊球开口内，所述焊球与所述芯片焊垫电连接。所述方法包括：提供减薄晶圆，所述减薄晶圆一侧的表面形成多个芯片焊垫；形成保护层，所述保护层至少覆盖所述减薄晶圆的形成有芯片焊垫一侧的表面以及所述芯片焊垫的表面；所述保护层内形成焊球开口；在所述焊球开口内形成焊球，所述焊球与所述芯片焊垫电连接。本发明获得的晶圆级芯片尺寸封装的厚度较小。

Description

晶圆级芯片尺寸封装结构及其封装方法
技术领域
本发明涉及半导体技术领域，特别涉及晶圆级芯片尺寸封装方法及封装结构。
背景技术
QFN(Quad Flat No-lead，QFN封装)结构是一种无引脚封装结构，呈正方形或矩形，封装结构的底部的中央位置具有一大面积裸露的导热焊垫，该导热焊垫具有导热的作用，在导热焊垫的外围具有实现电气连接的导电焊垫。QFN封装结构内部引脚与导电焊垫之间的导电路径短，且自感系数以及封装体内布线电阻很低。并且，通过外露的引线框架为焊垫提供了出色的散热性能，该导热焊垫具有直接散热的通道，用于释放封装内的热量。通常，将导热焊垫直接焊接在电路板上，并且PCB中的散热过孔有助于将多余的功耗扩散到铜接地板中，从而吸收多余的热量。
请结合图1，为现有的QFN封装结构的结构示意图。所述QFN封装结构包括：导热焊垫60，用于散热；芯片粘贴(die attach)20，位于所述导热焊垫60上，用于芯片30与所述导热焊垫60连接，其中所述芯片30，位于所述用于芯片粘贴的20材料上；引线框架(lead frame)50，通过引线40与芯片30电连接，所述引线框架50用于芯片30与外部电连接。由于所述芯片30通过引线40与引线框架50电连接，从而使得QFN封装结构的厚度较大，通常大于0.4毫米，在一些对厚度有严格限制的领域，比如模组封装部分，局限性越来越明显。
发明内容
本发明实施例解决的问题是提供了晶圆级芯片尺寸封装结构及其制作方法，获得的晶圆级芯片尺寸封装的厚度较小。
为解决上述问题，本发明实施例提供一种晶圆级芯片尺寸封装结构，包括：
减薄晶圆，所述减薄晶圆一侧的表面形成多个芯片焊垫；
保护层，至少覆盖于所述减薄晶圆形成有芯片焊垫的一侧的表面以及所述芯片焊垫的表面，所述保护层内与所述芯片焊垫对应的位置处形成有焊球开口；
焊球，位于所述焊球开口内，所述焊球与所述芯片焊垫电连接。
可选地，所述保护层包围减薄晶圆。
可选地，还包括：基板，所述基板与所述减薄晶圆压合为一体，所述保护层还覆盖所述减薄晶圆的侧面。
可选地，所述减薄晶圆的厚度范围为30～70微米，所述基板的厚度范围为80～120微米，所述焊球的厚度范围为30～70微米，所述封装结构的厚度不超过250微米。
可选地，还包括：
互连层，位于所述芯片焊垫的远离所述减薄晶圆的一侧的表面上，且所述保护层覆盖所述互连层，所述焊球开口位于所述保护层和互连层内。
可选地，所述基板与所述减薄晶圆的形成有芯片焊垫的一侧的表面压合，所述芯片焊垫位于所述基板和减薄晶圆之间；或所述基板与所述减薄晶圆的远离所述芯片焊垫一侧的表面压合，所述芯片焊垫位于所述减薄晶圆的远离所述基板的一侧的表面上。
可选地，所述基板与所述减薄晶圆的形成有芯片焊垫的一侧的表面压合，所述芯片焊垫位于所述基板和减薄晶圆之间，所述减薄晶圆内形成有互连层开口，所述互连层至少覆盖所述互连层开口的侧壁和内部。
可选地，所述互连层开口的形状为直孔或斜孔。
可选地，所述保护层的材质为高分子聚合物。
相应地，本发明实施例还提供一种晶圆级芯片尺寸封装方法，包括：
提供减薄晶圆，所述减薄晶圆一侧的表面形成多个芯片焊垫；
形成保护层，所述保护层至少覆盖所述减薄晶圆的形成有芯片焊垫一侧的表面以及所述芯片焊垫的表面；
在所述保护层内形成焊球开口；
在所述焊球开口内形成焊球，所述焊球与所述芯片焊垫电连接。
可选地，还包括：
提供基板；
将所述基板与所述减薄晶圆的形成有芯片焊垫的一侧的表面压合为一体或将所述基板与所述减薄晶圆的远离所述芯片焊垫的一侧表面压合为一体。
可选地，所述减薄晶圆的厚度范围为30～70微米，所述基板的厚度范围为80～120微米，所述焊球的厚度范围为30～70微米，所述封装结构的厚度不超过250微米。
可选地，所述减薄晶圆和基板的制作方法包括：
提供初始晶圆，所述初始晶圆一侧的表面上形成有多个芯片焊垫；
在所述初始晶圆形成有芯片焊垫的一侧的表面形成临时基板，所述临时基板用于保护所述初始晶圆和芯片焊垫；
对所述初始晶圆的远离所述芯片焊垫一侧的表面进行减薄，形成减薄晶圆，所述减薄晶圆的厚度范围为30～70微米；
提供基板；
将所述基板与所述减薄晶圆的远离所述芯片焊垫的一侧的表面压合；
去除所述临时基板，将所述芯片焊垫暴露。
可选地，所述临时基板为UV胶带。
可选地，所述减薄晶圆和基板的制作方法包括：
提供初始晶圆，所述初始晶圆一侧的表面上形成有多个芯片焊垫；
提供基板；
将所述初始晶圆形成有芯片焊垫一侧的表面与所述基板对应压合，所述芯片焊垫位于所述基板和初始晶圆之间；
对所述初始晶圆的远离所述芯片焊垫一侧的表面进行减薄，形成减薄晶圆，所述减薄晶圆的厚度范围为30～70微米。
可选地，在形成所述保护层前，还包括：
形成互连层的步骤，所述互连层位于所述芯片焊垫的远离所述减薄晶圆的一侧的表面上。
可选地，所述保护层覆盖所述互连层，还包括在所述保护层和互连层内形成焊球开口的步骤。
可选地，所述减薄晶圆的制作方法包括：
提供初始晶圆，所述初始晶圆一侧的表面形成有多个芯片焊垫；
对所述初始晶圆进行减薄，形成减薄晶圆；
形成包围所述减薄晶圆的保护层；
在所述保护层内形成焊球开口，所述焊球开口的位置与所述芯片焊垫的位置对应；
在所述焊球开口内形成焊球，所述焊球与所述芯片焊垫电连接。
可选地，还包括：形成互连层的步骤，所述互连层与所述芯片焊垫电连接，且所述焊球开口形成于所述芯片焊垫上或所述焊球开口形成于所述互连层上。
可选地，所述保护层的材质为高分子聚合物。
与现有技术相比，本发明具有以下优点：
本发明实施例提供的晶圆级芯片尺寸封装结构将焊球与芯片焊垫电连接，因此，从而与现有技术的封装结构内形成引线键合引起的封装结构的厚度偏大相比，本发明实施例提供的晶圆级芯片尺寸封装结构无需在封装结构内形成引线，也就避免了所述引线引起的晶圆级芯片尺寸封装结构的厚度偏大，本发明的晶圆级芯片尺寸封装结构的厚度不超过250微米；与现有技术的封装结构需要将晶圆切割为若干芯片，然后对每个芯片分别封装相比，本发明的晶圆级封装可以利用半导体工艺，实现一次对多个芯片的封装，有利于实现封装的规模化，从而提高芯片封装的效率；由于采用了高分子材料作为保护层，该高分子材料可以利用半导体工艺制作，并且可以将芯片完全包围，有利于保护芯片；并且通过对基板的材质选择，可以使得晶圆级芯片尺寸封装结构具有良好的散热性，提高封装的可靠性。
附图说明
图1是现有的QFN封装结构的结构示意图；
图2是本发明的晶圆级封装方法的制作方法流程示意图；
图3～图8是本发明第一实施例的晶圆级芯片尺寸封装结构的制作方法剖面结构示意图；
图9～图11是本发明第二实施例的晶圆级芯片尺寸封装结构的制作方法的剖面结构示意图；
图12～图19是本发明第三实施例的晶圆级芯片尺寸封装结构的制作方法的剖面结构示意图；
图20～图24是本发明第四实施例的晶圆级芯片尺寸封装结构的制作方法的剖面结构示意图；
图25～图27是本发明第五实施例的晶圆级芯片尺寸封装结构的制作方法的剖面结构示意图。
具体实施方式
现有的QFN封装结构的厚度偏大，这使得现有的QFN分装结构在应用于对厚度有限制的场合，局限性越来越明显。并且由于现有的QFN封装结构的制作通常是首先将晶圆切割为若干单独的芯片，对每一芯片分别进行封装，这使得现有的QFN封装结构的封装效率低。
为了解决上述问题，本发明的发明人提出一种晶圆级芯片尺寸封装结构，包括：
减薄晶圆，所述减薄晶圆一侧的表面形成多个芯片焊垫；
保护层，至少覆盖于所述减薄晶圆形成有芯片焊垫的一侧的表面以及所述芯片焊垫的表面，所述保护层内与所述芯片焊垫对应的位置处形成有焊球开口；
焊球，位于所述焊球开口内，所述焊球与所述芯片焊垫电连接。
相应地，本发明还提供一种晶圆级芯片尺寸封装方法，包括：
步骤S1，提供减薄晶圆，所述减薄晶圆一侧的表面形成多个芯片焊垫；
步骤S2，形成保护层，所述保护层至少覆盖所述减薄晶圆的形成有芯片焊垫一侧的表面以及所述芯片焊垫的表面；
步骤S3，在所述保护层内形成焊球开口；
步骤S4，在所述焊球开口内形成焊球，所述焊球与所述芯片焊垫电连接。
下面结合实施例对本发明的技术方案进行详细的说明。为了更好地说明本发明的技术方案，请结合图3～图8所示的本发明第一实施例的晶圆级芯片尺寸封装结构的制作方法剖面结构示意图。
首先，请结合图3，提供初始晶圆107，所述初始晶圆107一侧的表面上形成有多个芯片焊垫102。所述初始晶圆107的材质通常为半导体材质，例如为硅、锗硅等。所述初始晶圆107内通常形成有多个芯片(未示出)，相邻的芯片之间通常具有切割道，所述切割道可以用于将初始晶圆107切割为多个分离的芯片。所述芯片焊垫102用于所述芯片与外部电连接。
所述芯片焊垫102的材质为金属或金属合金，例如所述芯片焊垫102的材质可以为铝、铜或含有铜、铝的合金等。
作为一个实施例，所述初始晶圆107形成有芯片焊垫102一侧的表面还形成有钝化层101。所述钝化层101用于保护下方的芯片以及部分芯片焊垫102。作为一个实施例，所述钝化层101的材质为氮化硅。所述钝化层101部分覆盖所述芯片焊垫102，裸露的部分芯片焊垫102用于与后续形成的焊球电连接。
所述初始晶圆107的远离所述芯片焊垫102的一侧的表面将会进行减薄工艺，为了防止减薄工艺在所述初始晶圆107内部形成的应力导致所述初始晶圆107在减薄过程中破裂，并且为了保护芯片焊垫102的表面，作为本发明的优选实施例，在所述初始晶圆107的形成有芯片焊垫102的一侧的表面形成临时基板(图中未示出)，所述临时基板用于保护所述初始晶圆和芯片焊垫。作为一个实施例，所述临时基板的材质为UV胶带，该UV胶带有一定的厚度，该UV胶带作为临时支撑进行晶圆研磨减薄，所述UV胶带位于所述初始晶圆107的形成有芯片焊垫102的一侧的表面。在减薄工艺完成后，可以利用紫外光照射所述UV胶带，使得所述UV胶带中的UV胶失去粘附作用，将所述UV胶带与减薄工艺后形成的减薄晶圆分开。所述UV胶带的厚度本领域技术人员可以根据工艺需要进行灵活选择。
接着，请参考图4，对所述初始晶圆107的远离所述芯片焊垫102一侧的表面进行减薄，形成减薄晶圆100，所述减薄晶圆100的厚度范围为30～70微米。图中虚线部分为减薄工艺去除的部分晶圆。所述减薄工艺可以为机械研磨工艺，也可以为等离子体刻蚀工艺或湿法刻蚀工艺。本实施例中，所述减薄工艺为机械研磨工艺。
然后，去除所述临时基板，将所述芯片焊垫102暴露。由于本实施例中，所述临时基板的材质为UV胶带，因此，所述临时基板的去除方法为紫外光照射的方法。
接着，请参考图5，将基板103与所述减薄晶圆100的远离所述芯片焊垫102的一侧的表面压合。所述压合工艺需要在所述基板103与减薄晶圆100之间形成高分子聚合物层(例如是树脂层或半固化片层)，在加热加压的条件下，所述高分子聚合物层将基板103与减薄晶圆100结合，并且在两者之间形成平整的结合面。所述基板103的材质可以为玻璃或金属，其厚度范围为80～120微米。在本发明的一个实施例中，所述基板103的材质为金属，其厚度为100微米。
然后，请参考图6，进行刻蚀工艺，沿切割道所在位置去除减薄晶圆100，直至露出下方的基板103，从而在所述减薄晶圆100的多个芯片之间形成切割凹槽。所述刻蚀工艺可以为等离子体刻蚀工艺或湿法刻蚀工艺。所述切割凹槽在后续将填充保护层，从而将芯片的侧面包围，实现对芯片侧面的保护。
接着，请参考图7，在所述切割凹槽内以及所述钝化层101上形成保护层104，所述保护层104用于保护钝化层101、芯片。作为一个实施例，所述保护层104的材质为高分子聚合物。所述保护层104内形成有焊球开口，所述焊球开口露出下方的芯片焊垫102。
接着，请参考图8，在所述焊球开口内形成焊球105，所述焊球105的厚度范围30～70微米。本发明所述的焊球105的厚度，具体是指，沿垂直于所述芯片焊垫102的表面的方向焊球105的顶部最高点至所述芯片焊垫102的表面的距离。所述焊球105的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
基于上述方法形成的晶圆级芯片尺寸封装结构请结合图8，包括：
减薄晶圆100，所述减薄晶圆100一侧的表面形成多个芯片焊垫102，所述减薄晶圆100的厚度范围为30～70微米；
基板103，与所述减薄晶圆100压合为一体，本实施例中，所述基板103与所述减薄晶圆100的远离所述芯片焊垫102一侧的表面压合，所述基板103的厚度范围为80～120微米；
保护层104，覆盖于所述钝化层101的表面，所述保护层104内形成有焊球开口，所述焊球开口露出下方的芯片焊垫102；
焊球105，位于所述焊球开口内，所述焊球105与所述芯片焊垫102电连接，所述焊球105的厚度范围为30～70微米。
在后续只要沿芯片之间的切割凹槽对所述晶圆级封装结构进行切割工艺，就可以获得多个封装芯片。
与现有技术的芯片通过引线与引线框架电连接相比，本发明实施例提供的封装结构将焊球直接与芯片焊垫电连接，从而无需在封装结构内形成引线，也避免了所述引线引起的封装结构的厚度偏大，从而可以减小封装结构的厚度，本发明的晶圆级芯片尺寸封装结构的厚度不超过250微米；与现有技术的封装结构需要将晶圆切割为若干芯片，然后对每个芯片分别封装相比，本发明的晶圆级封装可以利用半导体工艺，实现一次对多个芯片的封装，有利于实现封装的规模化，从而提高芯片封装的效率；由于采用了高分子材料作为保护层，该高分子材料可以利用半导体工艺制作，并且可以将芯片完全包围，有利于保护芯片；并且通过对基板的材质选择，可以使得晶圆级芯片尺寸封装结构具有良好的散热性，提高封装的可靠性。
下面请参考图9～图11是本发明第二实施例的晶圆级芯片尺寸封装结构的制作方法的剖面结构示意图。
首先，请结合图9，提供压合为一体的减薄晶圆200和基板203，所述减薄晶圆200一侧的表面形成多个芯片及芯片焊垫202。减薄晶圆200和部分所述芯片焊垫202上覆盖有钝化层201。所述减薄晶圆200的制作方法、减薄晶圆200与基板203的压合方法与第一实施例相同，请结合第一实施例，在此不做赘述。
然后，仍然参考图9，进行刻蚀工艺，沿切割道所在位置去除减薄晶圆200，直至露出下方的基板203，从而在所述减薄晶圆200的多个芯片之间形成切割凹槽。所述刻蚀工艺与第一实施例相同，在此不做赘述。
接着，形成覆盖所述芯片焊垫202的互连层208，所述互连层208利用物理气相沉积工艺、化学气相沉积工艺制作。所述互连层208的材质为金属。例如所述互连层208的材质可以为铝或铜。所述互连层208与所述芯片焊垫202电连接。所述互连层208可以利用溅射工艺在减薄晶圆200的所有裸露的表面覆盖一层金属层，然后利用刻蚀工艺，对金属层进行刻蚀，形成所述互连层208。由于所述互连层208与芯片焊垫202电连接，从而改变了原有的芯片焊垫202在减薄晶圆200表面的分布，相当于实现了减薄晶圆200表面的重新布线。
接着，请参考图10，在所述切割凹槽内、所述钝化层201和部分互连层208上形成保护层204，所述保护层204用于保护钝化层201、芯片和部分互连层208。所述保护层204内形成有焊球开口，所述焊球开口位于所述芯片焊垫202的一侧，所述焊球开口露出下方的互连层208，用于后续填充焊球。
所述保护层204的材质和制作方法与第一实施例相同，请参考第一实施例，在此不做赘述。
然后，请参考图11，在所述焊球开口内形成焊球205，所述焊球205的材质为金属，所述焊球205通过所述互连层208与所述芯片焊垫202电连接。所述焊球205的制作方法请参考本发明第一实施例，在此不做赘述。
经过上述步骤形成的晶圆级芯片尺寸封装结构请参考图11，与第一实施例的区别在于，所述金属焊垫202上形成有互连层208，所述互连层208用于实现减薄晶圆200的再布线。所述保护层204覆盖所述部分互连层208，所述保护层204内形成有互连层开口，所述互连层开口露出互连层208，焊球205填充于所述互连层开口内，所述焊球205通过所述互连层208与芯片焊垫202电连接。
接着，请参考图12～图19所示本发明第三实施例的晶圆级芯片尺寸封装结构的制作方法的剖面结构示意图。
首先，请参考图12，提供初始晶圆307，所述初始晶圆307一侧的表面上形成有多个芯片焊垫302。所述初始晶圆307的材质通常为半导体材质，例如为硅、锗硅等。所述初始晶圆307内通常形成有多个芯片(未示出)，相邻的芯片之间通常具有切割道，所述切割道可以用于将初始晶圆307切割为多个分离的芯片。所述芯片焊垫302用于所述芯片与外部电连接。所述芯片焊垫302的材质为金属或金属合金，例如所述芯片焊垫302的材质可以为铝、铜等。
然后，提供基板303，将基板303与所述初始晶圆307的形成有所述芯片焊垫302一侧的表面压合，压合后芯片焊垫302位于所述初始晶圆307与基板303之间。压合的方法请参考第一实施例，在此不再赘述。
接着，请参考13，对所述初始晶圆307的远离所述芯片焊垫302的一侧进行减薄，图中虚线部分是需要利用减薄工艺去除的部分初始晶圆307。所述减薄工艺可以为机械研磨工艺，在进行所述减薄工艺过程中，所述基板303支撑所述初始晶圆307，防止所述减薄晶圆307在减薄过程中由于内部应力等破裂。
然后，请参考图14，经过减薄工艺形成减薄晶圆300。所述减薄晶圆300的厚度范围为30～70微米。
接着，请参考图15，对所述减薄晶圆300进行刻蚀工艺，形成保护层开口和切割道凹槽，所述保护层开口暴露出芯片焊垫302，作为本发明的一个实施例，所述保护层的形状为斜孔(即保护层开口的侧壁和底部之间具有一定的倾斜角度)；作为本发明的又一个实施例，该保护层开口的形状还可以为斜孔(即保护层开口的侧壁和底部之间为垂直角度)，所述保护层开口可以通过硅通孔刻蚀的方式形成；所述切割道凹槽位于相邻的芯片之间。所述刻蚀工艺请参考第一实施例，在此不做赘述。
接着，请参考图16，作为一个实施例，形成覆盖所述减薄晶圆300表面的绝缘层309，所述绝缘层309覆盖所述保护层开口的侧壁和底部。所述绝缘层309用于保护所述减薄晶圆300。所述绝缘层309的材质为氮氧化硅，其可以利用化学气相沉积工艺制作。在所述绝缘层309形成之后，需要进行刻蚀工艺，将位于所述芯片焊垫302上方(即所述保护层开口底部)的部分绝缘层去除，从而露出所述芯片焊垫302的表面。
接着，请参考图17，形成互连层308，所述互连层308至少覆盖所述芯片焊垫302的表面。本实施例中，所述互连层308覆盖所述保护层开口的侧壁、底部以及位于所述保护层开口一侧的部分绝缘层309表面。所述互连层308的材质为金属，其制作方法请参考第二实施例，在此不做赘述。
然后，请参考图18，在所述互连层308上方形成保护层304。所述保护层覆盖所述绝缘层309的表面、所述互连层308的部分表面。所述保护层304内形成有保护层开口，所述保护层开口位于所述芯片焊垫302的一侧。
然后，请参考图19，在所述保护层开口内形成焊球305。所述焊球305通过所述互连层308与所述芯片焊垫302电连接。
经过上述步骤，形成本发明第三实施例的晶圆级芯片尺寸封装结构，请参考图19，所述晶圆级芯片尺寸封装结构包括：
减薄晶圆300，所述减薄晶圆300一侧的表面形成多个芯片焊垫302；
互连层开口，位于所述芯片焊垫302上，所述互连层开口暴露出芯片焊垫302；
绝缘层309，覆盖于所述减薄晶圆300的形成有芯片焊垫302的表面以及所述互连层开口的侧壁；
互连层308，位于所述互连层开口的侧壁、底部(与所述芯片焊垫302电连接)且所述互连层308还覆盖位于所述芯片焊垫302一侧的绝缘层309的表面；
基板303，与所述减薄晶圆300的形成有芯片焊垫302一侧的表面压合；
保护层304，覆盖于所述减薄晶圆300的表面，所述保护层304内形成有焊球开口；
焊球305，位于所述焊球开口内，所述焊球305通过所述互连层308与所述芯片焊垫302电连接。
下面请参考图20～图24所示的本发明第四实施例的晶圆级芯片尺寸封装结构的制作方法的剖面结构示意图。
首先，请结合图20，提供初始晶圆407，所述初始晶圆407一侧的表面形成有若干芯片焊垫402。所述初始晶圆402内还形成有切割道凹槽，凹槽深度不穿透初始晶圆。图中仅示出了一个芯片的两个芯片焊垫。所述初始晶圆407的材质和芯片焊垫402的结构与请参考前三个实施例。
所述初始晶圆407的形成有芯片焊垫402一侧的表面还形成有钝化层401，用于保护所述芯片焊垫402。所述钝化层401的材质为氮化硅。本实例中，所述钝化层401部分覆盖所述芯片焊垫402，裸露的部分芯片焊垫402用于与后续形成的焊球电连接。
然后，请参考图21，在所述初始晶圆407形成有芯片焊垫402一侧的表面以及所述切割道凹槽内形成第一保护层4041，所述第一保护层4041用于保护所述芯片焊垫402和钝化层401。所述第一保护层4041的材质为高分子聚合物，其制作方法与现有技术相同，在此不做赘述。
然后，参考图22，刻蚀所述第一保护层4041，在所述芯片焊垫402上方形成焊球开口，所述焊球开口露出下方的芯片焊垫402。
接着，请参考图23，在所述焊球开口内形成焊球405，，所述焊球405与所述芯片焊垫402电连接。焊球405的制作方法与现有技术相同，在此不做赘述。
然后，请继续参考图23，沿所述初始晶圆407(请结合图22)的远离所述芯片焊垫402一侧的表面进行对所述初始晶圆407进行减薄工艺，直至露出所述保护层4041的底部，形成减薄晶圆400。
接着，请参考图24，在所述减薄晶圆400的远离所述芯片焊垫402一侧的表面形成第二保护层4042，所述第二保护层4042的材质与第一保护层4041的材质可选，可以相同或不同，两者共同构成保护层404，所述保护层404将减薄晶圆400包覆，从而实现对减薄晶圆400的保护。
基于上述方法形成的晶圆级封装结构请参考图24，包括：
减薄晶圆400，所述减薄晶圆400一侧的表面形成有多个芯片焊垫402；
钝化层401，覆盖所述减薄晶圆400一侧的表面和部分所述芯片焊垫402，所述钝化层401露出的芯片焊垫402用于焊球405电连接；
保护层404，包围所述减薄晶圆400的外部，且所述保护层404内形成有焊球开口，该焊球开口位于所述芯片焊垫402上方，且所述焊球开口内形成有焊球405，所述焊球405与芯片焊垫402电连接。
请参考图25～图27所示的本发明第五实施例的晶圆级芯片尺寸封装结构的制作方法的剖面结构示意图。
首先，请参考图25，提供初始晶圆507，所述初始晶圆507一侧的表面形成有若干芯片焊垫502。所述初始晶圆507内还形成有切割道凹槽，凹槽深度不穿透晶圆，蚀刻厚度可选。图中仅示出了一个芯片的两个芯片焊垫。所述初始晶圆507的材质和芯片焊垫502的结构与请参考前四个实施例。
所述初始晶圆507的形成有芯片焊垫502一侧的表面还形成有钝化层501，用于保护所述芯片焊垫502。
本实施例中，所述钝化层501内形成有互连线开口，所述互连线开口以及部分钝化层501上形成有互连线508，所述互连线508用于实现芯片焊垫502的再布线。
接着，请参考图26，在所述切割道凹槽内互连线508上、以及钝化层501上形成第一保护层5041，该第一保护层5041用于保护初始晶圆507的形成有芯片焊垫502一侧的表面。所述第一保护层5041内形成有焊球开口，所述焊球开口露出下方的互连线508。
接着，请参考图27，在所述焊球开口内形成焊球505。所述焊球505与所述芯片焊垫502电连接。
然后，沿所述初始晶圆507(请结合图26)的远离所述芯片焊垫502一侧的表面进行对所述初始晶圆507进行减薄工艺，直至露出所述保护层5041的底部，形成减薄晶圆500。在所述减薄晶圆500的远离所述芯片焊垫502一侧的表面形成第二保护层5042，所述第二保护层5042的材质与第一保护层5041的材质可选，可以相同或不同，两者共同构成保护层504，所述保护层504将减薄晶圆500包围，从而实现对减薄晶圆500的保护。
基于上述方法形成的晶圆级封装结构请参考图27，包括：
减薄晶圆500，所述减薄晶圆500一侧的表面形成有多个芯片焊垫502；
钝化层501，覆盖所述减薄晶圆500一侧的表面和部分所述芯片焊垫502，所述钝化层501露出的芯片焊垫502用于焊球505电连接；
互连线508，部分覆盖所述芯片焊垫502和钝化层501，所述互连线508用于实现芯片焊垫502的再布线；
保护层504，包围所述减薄晶圆500的外部，且所述保护层504内形成有焊球开口，该焊球开口位于所述互连线508上方，且所述焊球开口内形成有焊球505，所述焊球505与芯片焊垫502电连接。
综上，本发明实施例提供的晶圆级芯片尺寸封装结构将焊球与芯片焊垫电连接，因此，从而与现有技术的封装结构内形成引线引起的封装结构的厚度偏大相比，本发明实施例提供的晶圆级芯片尺寸封装结构无需在封装结构内形成引线，也就避免了所述引线引起的晶圆级芯片尺寸封装结构的厚度偏大，本发明的晶圆级芯片尺寸封装结构的厚度不超过250微米；与现有技术的封装结构需要将晶圆切割为若干芯片，然后对每个芯片分别封装相比，本发明的晶圆级封装可以利用半导体工艺，实现一次对多个芯片的封装，有利于实现封装的规模化，从而提高芯片封装的效率；由于采用了高分子材料作为保护层，该高分子材料可以利用半导体工艺制作，并且可以将芯片完全包围，有利于保护芯片；并且通过对基板的材质选择，可以使得晶圆级芯片尺寸封装结构具有良好的散热性，提高封装的可靠性。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶圆级芯片尺寸封装结构，其特征在于，包括：
减薄晶圆，所述减薄晶圆一侧的表面形成多个芯片焊垫；
保护层，至少覆盖于所述减薄晶圆形成有芯片焊垫的一侧的表面以及所述芯片焊垫的表面，所述保护层内与所述芯片焊垫对应的位置处形成有焊球开口；
焊球，位于所述焊球开口内，所述焊球与所述芯片焊垫电连接。
2.如权利要求1所述的晶圆级芯片尺寸封装结构，其特征在于，所述保护层包围减薄晶圆。
3.如权利要求1所述的晶圆级芯片尺寸封装结构，其特征在于，还包括：基板，所述基板与所述减薄晶圆压合为一体，所述保护层还覆盖所述减薄晶圆的侧面。
4.如权利要求3所述的晶圆级芯片尺寸封装结构，其特征在于，所述减薄晶圆的厚度范围为30～70微米，所述基板的厚度范围为80～120微米，所述焊球的厚度范围为30～70微米，所述封装结构的厚度不超过250微米。
5.如权利要求1～3中任一权利要求所述的晶圆级芯片尺寸封装结构，其特征在于，还包括：
互连层，位于所述芯片焊垫的远离所述减薄晶圆的一侧的表面上，且所述保护层覆盖所述互连层，所述焊球开口位于所述保护层和互连层内。
6.如权利要求5所述的晶圆级芯片尺寸封装结构，其特征在于，所述基板与所述减薄晶圆的形成有芯片焊垫的一侧的表面压合，所述芯片焊垫位于所述基板和减薄晶圆之间；或所述基板与所述减薄晶圆的远离所述芯片焊垫一侧的表面压合，所述芯片焊垫位于所述减薄晶圆的远离所述基板的一侧的表面上。
7.如权利要求6所述的晶圆级芯片尺寸封装结构，其特征在于，所述基板与所述减薄晶圆的形成有芯片焊垫的一侧的表面压合，所述芯片焊垫位于所述基板和减薄晶圆之间，所述减薄晶圆内形成有互连层开口，所述互连层至少覆盖所述互连层开口的侧壁和内部。
8.如权利要求7所述的晶圆级芯片尺寸封装结构，其特征在于，所述互连层开口的形状为直孔或斜孔。
9.如权利要求1所述的晶圆级芯片尺寸封装结构，其特征在于，所述保护层的材质为高分子聚合物。
10.一种晶圆级芯片尺寸封装方法，其特征在于，包括：
提供减薄晶圆，所述减薄晶圆一侧的表面形成多个芯片焊垫；
形成保护层，所述保护层至少覆盖所述减薄晶圆的形成有芯片焊垫一侧的表面以及所述芯片焊垫的表面；
在所述保护层内形成焊球开口；
在所述焊球开口内形成焊球，所述焊球与所述芯片焊垫电连接。
11.如权利要求10所述的晶圆级芯片尺寸封装方法，其特征在于，还包括：
提供基板；
将所述基板与所述减薄晶圆的形成有芯片焊垫的一侧的表面压合为一体或将所述基板与所述减薄晶圆的远离所述芯片焊垫的一侧表面压合为一体。
12.如权利要求11所述的晶圆级芯片尺寸封装方法，其特征在于，所述减薄晶圆的厚度范围为30～70微米，所述基板的厚度范围为80～120微米，所述焊球的厚度范围为30～70微米，所述封装结构的厚度不超过250微米。
13.如权利要求11所述的晶圆级芯片尺寸封装方法，其特征在于，所述减薄晶圆和基板的制作方法包括：
提供初始晶圆，所述初始晶圆一侧的表面上形成有多个芯片焊垫；
在所述初始晶圆形成有芯片焊垫的一侧的表面形成临时基板，所述临时基板用于保护所述初始晶圆和芯片焊垫；
对所述初始晶圆的远离所述芯片焊垫一侧的表面进行减薄，形成减薄晶圆，所述减薄晶圆的厚度范围为30～70微米；
提供基板；
将所述基板与所述减薄晶圆的远离所述芯片焊垫的一侧的表面压合；
去除所述临时基板，将所述芯片焊垫暴露。
14.如权利要求13所述的晶圆级芯片尺寸封装方法，其特征在于，所述临时基板为UV胶带。
15.如权利要求11所述的晶圆级芯片尺寸封装方法，其特征在于，所述减薄晶圆和基板的制作方法包括：
提供初始晶圆，所述初始晶圆一侧的表面上形成有多个芯片焊垫；
提供基板；
将所述初始晶圆形成有芯片焊垫一侧的表面与所述基板对应压合，所述芯片焊垫位于所述基板和初始晶圆之间；
对所述初始晶圆的远离所述芯片焊垫一侧的表面进行减薄，形成减薄晶圆，所述减薄晶圆的厚度范围为30～70微米。
16.如权利要求13或15所述的晶圆级芯片尺寸封装方法，其特征在于，在形成所述保护层前，还包括：
形成互连层的步骤，所述互连层位于所述芯片焊垫的远离所述减薄晶圆的一侧的表面上。
17.如权利要求16所述的晶圆级芯片尺寸封装方法，其特征在于，所述保护层覆盖所述互连层，还包括在所述保护层和互连层内形成焊球开口的步骤。
18.如权利要求10所述的晶圆级芯片尺寸封装方法，其特征在于，所述减薄晶圆的制作方法包括：
提供初始晶圆，所述初始晶圆一侧的表面形成有多个芯片焊垫；
对所述初始晶圆进行减薄，形成减薄晶圆；
形成包围所述减薄晶圆的保护层；
在所述保护层内形成焊球开口，所述焊球开口的位置与所述芯片焊垫的位置对应；
在所述焊球开口内形成焊球，所述焊球与所述芯片焊垫电连接。
19.如权利要求18所述的晶圆级芯片尺寸封装方法，其特征在于，还包括：形成互连层的步骤，所述互连层与所述芯片焊垫电连接，且所述焊球开口形成于所述芯片焊垫上或所述焊球开口形成于所述互连层上。
20.如权利要求10所述的晶圆级芯片尺寸封装方法，其特征在于，所述保护层的材质为高分子聚合物。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103241707A (zh) * 2012-02-07 2013-08-14 中国科学院上海微系统与信息技术研究所 砷化镓图像传感器圆片级芯片尺寸封装方法及其结构
CN103367324A (zh) * 2012-04-01 2013-10-23 上海华虹Nec电子有限公司 用于半导体芯片的切割道
CN103515254A (zh) * 2012-06-20 2014-01-15 英飞凌科技股份有限公司 芯片布置组件及用于形成芯片布置组件的方法
CN103579020A (zh) * 2012-08-07 2014-02-12 万国半导体股份有限公司 一种晶圆级芯片的封装方法
CN103809103A (zh) * 2012-11-08 2014-05-21 中芯国际集成电路制造(上海)有限公司 一种芯片失效点定位方法
CN103972256A (zh) * 2014-05-20 2014-08-06 苏州晶方半导体科技股份有限公司 封装方法以及封装结构
CN104425525A (zh) * 2013-08-21 2015-03-18 精材科技股份有限公司 半导体结构及其制造方法
CN104752189A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种wlcsp晶圆背面减薄工艺
CN105097492A (zh) * 2014-05-16 2015-11-25 中芯国际集成电路制造(上海)有限公司 芯片制造工艺和芯片
CN105304585A (zh) * 2015-10-23 2016-02-03 宁波芯健半导体有限公司 侧壁及背面带有绝缘保护的芯片封装结构及方法
CN106876344A (zh) * 2017-01-23 2017-06-20 杰群电子科技（东莞）有限公司 一种半导体封装结构及封装方法
CN110534446A (zh) * 2019-09-09 2019-12-03 烟台睿创微纳技术股份有限公司 一种mems晶圆级封装测试的方法
CN115881862A (zh) * 2023-02-16 2023-03-31 江西兆驰半导体有限公司 一种mini LED芯片减薄方法及mini LED
CN117038579A (zh) * 2023-09-26 2023-11-10 华天科技（昆山）电子有限公司 一种高可靠性芯片封装方法及封装结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100375232C (zh) * 2003-11-25 2008-03-12 新光电气工业株式会社 半导体器件及其制造方法
CN100395886C (zh) * 2004-07-16 2008-06-18 新光电气工业株式会社 半导体器件的制造方法
CN101950729A (zh) * 2007-09-05 2011-01-19 精材科技股份有限公司 电子元件的晶圆级封装及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100375232C (zh) * 2003-11-25 2008-03-12 新光电气工业株式会社 半导体器件及其制造方法
CN100395886C (zh) * 2004-07-16 2008-06-18 新光电气工业株式会社 半导体器件的制造方法
CN101950729A (zh) * 2007-09-05 2011-01-19 精材科技股份有限公司 电子元件的晶圆级封装及其制造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103241707A (zh) * 2012-02-07 2013-08-14 中国科学院上海微系统与信息技术研究所 砷化镓图像传感器圆片级芯片尺寸封装方法及其结构
CN103367324A (zh) * 2012-04-01 2013-10-23 上海华虹Nec电子有限公司 用于半导体芯片的切割道
CN103515254A (zh) * 2012-06-20 2014-01-15 英飞凌科技股份有限公司 芯片布置组件及用于形成芯片布置组件的方法
CN103579020B (zh) * 2012-08-07 2016-06-08 万国半导体股份有限公司 一种晶圆级芯片的封装方法
CN103579020A (zh) * 2012-08-07 2014-02-12 万国半导体股份有限公司 一种晶圆级芯片的封装方法
CN103809103A (zh) * 2012-11-08 2014-05-21 中芯国际集成电路制造(上海)有限公司 一种芯片失效点定位方法
CN103809103B (zh) * 2012-11-08 2017-02-08 中芯国际集成电路制造(上海)有限公司 一种芯片失效点定位方法
CN104425525B (zh) * 2013-08-21 2018-05-15 精材科技股份有限公司 半导体结构及其制造方法
CN104425525A (zh) * 2013-08-21 2015-03-18 精材科技股份有限公司 半导体结构及其制造方法
CN104752189A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种wlcsp晶圆背面减薄工艺
CN105097492A (zh) * 2014-05-16 2015-11-25 中芯国际集成电路制造(上海)有限公司 芯片制造工艺和芯片
CN103972256B (zh) * 2014-05-20 2017-03-29 苏州晶方半导体科技股份有限公司 封装方法以及封装结构
CN103972256A (zh) * 2014-05-20 2014-08-06 苏州晶方半导体科技股份有限公司 封装方法以及封装结构
CN105304585A (zh) * 2015-10-23 2016-02-03 宁波芯健半导体有限公司 侧壁及背面带有绝缘保护的芯片封装结构及方法
CN106876344A (zh) * 2017-01-23 2017-06-20 杰群电子科技（东莞）有限公司 一种半导体封装结构及封装方法
CN110534446A (zh) * 2019-09-09 2019-12-03 烟台睿创微纳技术股份有限公司 一种mems晶圆级封装测试的方法
CN115881862A (zh) * 2023-02-16 2023-03-31 江西兆驰半导体有限公司 一种mini LED芯片减薄方法及mini LED
CN117038579A (zh) * 2023-09-26 2023-11-10 华天科技（昆山）电子有限公司 一种高可靠性芯片封装方法及封装结构

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