JP2000114206A - 半導体パッケージの製造方法 - Google Patents
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Abstract
(57)【要約】
【課題】 大径の半導体素子と小径の半導体素子とをバ
ンプ接合する場合に、素子相互の位置決めを簡単かつ高
精度に行えるようにする。 【解決手段】 大径の半導体素子３が区画形成されたウ
エハ１０と、チップ状に分割された小径の半導体素子４
とを用意する。そして、ウエハ１０上に区画形成された
大径の半導体素子３に対し、チップ状に分割された小径
の半導体素子４を重ね合わせて接合し、その後、ウエハ
１０から大径の半導体素子３をチップ状に切り出す。
ンプ接合する場合に、素子相互の位置決めを簡単かつ高
精度に行えるようにする。 【解決手段】 大径の半導体素子３が区画形成されたウ
エハ１０と、チップ状に分割された小径の半導体素子４
とを用意する。そして、ウエハ１０上に区画形成された
大径の半導体素子３に対し、チップ状に分割された小径
の半導体素子４を重ね合わせて接合し、その後、ウエハ
１０から大径の半導体素子３をチップ状に切り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、大径の半導体素子
と小径の半導体素子とを互いに重ね合わせてバンプ接合
してなる半導体パッケージの製造方法に関する。
と小径の半導体素子とを互いに重ね合わせてバンプ接合
してなる半導体パッケージの製造方法に関する。
【０００２】
【従来の技術】一般に、多くの半導体パッケージでは、
一つのパッケージ内に一つの半導体素子（半導体チッ
プ）を組み込むようにしているが、最近では、半導体素
子単体での高機能化、高集積化の限界から、一つのパッ
ケージ内に２つ以上の半導体素子を組み込むことで、実
質的な多機能化を実現したものが知られている。
一つのパッケージ内に一つの半導体素子（半導体チッ
プ）を組み込むようにしているが、最近では、半導体素
子単体での高機能化、高集積化の限界から、一つのパッ
ケージ内に２つ以上の半導体素子を組み込むことで、実
質的な多機能化を実現したものが知られている。
【０００３】この種の半導体パッケージとしては、例え
ば２つの半導体素子を平面的に並べてパッケージ基板に
実装し、基板上の配線で２つの半導体素子を電気的に接
続したものがある。ところが、２つの半導体素子を平面
的に並べた場合には、パッケージ全体のサイズが大きく
なるため、高密度実装が出来なくなるという欠点があ
る。
ば２つの半導体素子を平面的に並べてパッケージ基板に
実装し、基板上の配線で２つの半導体素子を電気的に接
続したものがある。ところが、２つの半導体素子を平面
的に並べた場合には、パッケージ全体のサイズが大きく
なるため、高密度実装が出来なくなるという欠点があ
る。
【０００４】そこで近年においては、外径寸法の異なる
大小２つの半導体素子を互いに重ね合わせてバンプ接合
することにより、パッケージサイズを拡大することな
く、多機能化を実現したものが提案されている（例え
ば、特開平１−２９５４５４号公報参照）。
大小２つの半導体素子を互いに重ね合わせてバンプ接合
することにより、パッケージサイズを拡大することな
く、多機能化を実現したものが提案されている（例え
ば、特開平１−２９５４５４号公報参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、２つの
半導体素子を重ね合わせた構造の半導体パッケージにお
いては、これを実際に製造する場合に、２つの半導体素
子の位置合わせに時間がかかるうえ、半導体素子同士を
高精度に位置決めすることが難しいという問題があっ
た。
半導体素子を重ね合わせた構造の半導体パッケージにお
いては、これを実際に製造する場合に、２つの半導体素
子の位置合わせに時間がかかるうえ、半導体素子同士を
高精度に位置決めすることが難しいという問題があっ
た。
【０００６】
【課題を解決するための手段】本発明は、大径の半導体
素子と小径の半導体素子とを互いに重ね合わせてバンプ
接合してなる半導体パッケージの製造方法において、ウ
エハ上に区画形成された大径の半導体素子に対し、チッ
プ状に分割された小径の半導体素子を重ね合わせて接合
し、その後、ウエハから大径の半導体素子をチップ状に
切り出すことを特徴としている。
素子と小径の半導体素子とを互いに重ね合わせてバンプ
接合してなる半導体パッケージの製造方法において、ウ
エハ上に区画形成された大径の半導体素子に対し、チッ
プ状に分割された小径の半導体素子を重ね合わせて接合
し、その後、ウエハから大径の半導体素子をチップ状に
切り出すことを特徴としている。
【０００７】この半導体パッケージの製造方法において
は、ウエハ上に区画形成された大径の半導体素子に対し
て、チップ状に分割された小径の半導体素子を接合する
ようにしているため、大径の半導体素子については、ウ
エハ状態のままで一括に位置出しできる。これにより、
チップ状の素子同士を接合する場合に比較して、素子相
互の位置合わせのための手間が省けるうえ、半導体素子
同士を高精度に位置決めすることが可能となる。
は、ウエハ上に区画形成された大径の半導体素子に対し
て、チップ状に分割された小径の半導体素子を接合する
ようにしているため、大径の半導体素子については、ウ
エハ状態のままで一括に位置出しできる。これにより、
チップ状の素子同士を接合する場合に比較して、素子相
互の位置合わせのための手間が省けるうえ、半導体素子
同士を高精度に位置決めすることが可能となる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は本実施形態
で製造対象とした半導体パッケージの構成を示す側断面
図である。図示した半導体パッケージ１においては、リ
ードフレームのダイパッド２上に、外径の異なる大小２
つの半導体素子３，４が搭載されている。これら２つの
半導体素子３，４は、互いの電極形成面を対向する状態
で上下に重ね合わせられている。
て図面を参照しつつ詳細に説明する。図１は本実施形態
で製造対象とした半導体パッケージの構成を示す側断面
図である。図示した半導体パッケージ１においては、リ
ードフレームのダイパッド２上に、外径の異なる大小２
つの半導体素子３，４が搭載されている。これら２つの
半導体素子３，４は、互いの電極形成面を対向する状態
で上下に重ね合わせられている。
【０００９】このうち、大径の半導体素子（以下、大径
素子と略称）３は、導電ペースト（銀ペースト等）によ
ってダイパッド２に固着されている。一方、小径の半導
体素子（以下、小径素子と略称）４には、その電極形成
位置に対応して所定数のバンプ５が形成されている。そ
して、大径素子３と小径素子４とはバンプ５を介して接
合され、かつそれらの素子間（隙間）に保護樹脂６が充
填されている。
素子と略称）３は、導電ペースト（銀ペースト等）によ
ってダイパッド２に固着されている。一方、小径の半導
体素子（以下、小径素子と略称）４には、その電極形成
位置に対応して所定数のバンプ５が形成されている。そ
して、大径素子３と小径素子４とはバンプ５を介して接
合され、かつそれらの素子間（隙間）に保護樹脂６が充
填されている。
【００１０】また、大径素子３の周縁部（小径素子４の
周辺部）には、上記バンプ５に対応する電極よりも外側
に位置して、外部接続用のアルミ電極が形成されてい
る。これに対して、大径素子３の周辺部には複数のリー
ド７が配置され、このリード７と大径素子３の外側のア
ルミ電極とが金線等のボンディングワイヤ８にて結線さ
れている。そして、互いにバンプ接合された大径素子３
と小径素子４は、リードフレームのダイパッド２やボン
ディングワイヤ８とともにモールド樹脂９にて一体に樹
脂封止されている。
周辺部）には、上記バンプ５に対応する電極よりも外側
に位置して、外部接続用のアルミ電極が形成されてい
る。これに対して、大径素子３の周辺部には複数のリー
ド７が配置され、このリード７と大径素子３の外側のア
ルミ電極とが金線等のボンディングワイヤ８にて結線さ
れている。そして、互いにバンプ接合された大径素子３
と小径素子４は、リードフレームのダイパッド２やボン
ディングワイヤ８とともにモールド樹脂９にて一体に樹
脂封止されている。
【００１１】続いて、上記構成からなる半導体パッケー
ジ１の製造方法について説明する。先ず、ウエハ上に区
画形成された小径素子４をチップ状に切り出して分割し
た後、個々の小径素子４に形成されたアルミ電極上にバ
ンプ５を形成する。これにより、図２に示すように、バ
ンプ５の付いた小径素子４が得られる。
ジ１の製造方法について説明する。先ず、ウエハ上に区
画形成された小径素子４をチップ状に切り出して分割し
た後、個々の小径素子４に形成されたアルミ電極上にバ
ンプ５を形成する。これにより、図２に示すように、バ
ンプ５の付いた小径素子４が得られる。
【００１２】具体的なバンプ形成方法としては、例えば
チップ状の小径素子４を２００〜３００℃に加熱する一
方、ワイヤボンダーを用いて金ワイヤの先端にボールを
形成し、このボールを超音波を印加しつつアルミ電極上
に接合した後、ボールのネック部分を境に金ワイヤを切
断することで、金ボールによるバンプを形成するボール
バンプ（スタッドバンプ）方式を採用することができ
る。また、これ以外にも、小径素子４のアルミ電極にバ
リアメタルを被着させ、その上にメッキ処理によって金
や銅からなるバンプを形成する方式を採用することもで
きる。
チップ状の小径素子４を２００〜３００℃に加熱する一
方、ワイヤボンダーを用いて金ワイヤの先端にボールを
形成し、このボールを超音波を印加しつつアルミ電極上
に接合した後、ボールのネック部分を境に金ワイヤを切
断することで、金ボールによるバンプを形成するボール
バンプ（スタッドバンプ）方式を採用することができ
る。また、これ以外にも、小径素子４のアルミ電極にバ
リアメタルを被着させ、その上にメッキ処理によって金
や銅からなるバンプを形成する方式を採用することもで
きる。
【００１３】また一方では、図３に示すように、多数の
大径素子３…を所定の配列（通常はマトリクス状）で区
画形成したウエハ１０を用意し、このウエハ１０を、例
えば１００〜２００℃に加熱された平らなステージの上
にセットする。
大径素子３…を所定の配列（通常はマトリクス状）で区
画形成したウエハ１０を用意し、このウエハ１０を、例
えば１００〜２００℃に加熱された平らなステージの上
にセットする。
【００１４】続いて、ウエハ１０上に区画形成された各
々の大径素子３の位置を検出したのち、各区画領域の中
央に所定量の液状樹脂を塗布するか、或いは所定量の固
形樹脂（タブレット）を置く。大径素子３の区画領域に
供給する樹脂については、熱可塑性、熱硬化性のいずれ
であってもよい。
々の大径素子３の位置を検出したのち、各区画領域の中
央に所定量の液状樹脂を塗布するか、或いは所定量の固
形樹脂（タブレット）を置く。大径素子３の区画領域に
供給する樹脂については、熱可塑性、熱硬化性のいずれ
であってもよい。
【００１５】また、大径素子３の位置検出については、
例えばウエハ１０上で対角に配置された２つの大径素子
３の位置をそれぞれ光学カメラ等を用いて検出する。こ
のとき、ウエハ１０上では各々の大径素子３の形成位置
が高精度に保証されているため、上記対角に配置された
２つの大径素子３の位置を検出するだけで、全ての大径
素子３の位置を正確に把握することができる。
例えばウエハ１０上で対角に配置された２つの大径素子
３の位置をそれぞれ光学カメラ等を用いて検出する。こ
のとき、ウエハ１０上では各々の大径素子３の形成位置
が高精度に保証されているため、上記対角に配置された
２つの大径素子３の位置を検出するだけで、全ての大径
素子３の位置を正確に把握することができる。
【００１６】次いで、小径素子４をバンプ５が下向きに
なるように吸着ツールで保持するとともに、先に検出し
た大径素子３の位置の真上に小径素子４を移動する（図
３参照）。このとき、小径素子４のバンプ５とこれに対
応する大径素子３のアルミ電極とが垂直方向で対向した
状態となる。そこで、この状態から吸着ツールに電流を
供給して小径素子４を１５０〜４００℃に加熱しつつ、
吸着ツールを垂直に下降させることにより、樹脂供給の
なされた大径素子３の上から小径素子４を加圧する。こ
のとき、吸着ツールを一定温度に加熱してあってもよ
い。
なるように吸着ツールで保持するとともに、先に検出し
た大径素子３の位置の真上に小径素子４を移動する（図
３参照）。このとき、小径素子４のバンプ５とこれに対
応する大径素子３のアルミ電極とが垂直方向で対向した
状態となる。そこで、この状態から吸着ツールに電流を
供給して小径素子４を１５０〜４００℃に加熱しつつ、
吸着ツールを垂直に下降させることにより、樹脂供給の
なされた大径素子３の上から小径素子４を加圧する。こ
のとき、吸着ツールを一定温度に加熱してあってもよ
い。
【００１７】これにより、大径素子３のアルミ電極に小
径素子４のバンプ５が圧接するため、このときの加熱加
圧作用により、アルミ電極とバンプ５との間で金属拡散
接合がなされる。また、小径素子４を加圧した際には、
大径素子３の区画領域に供給された樹脂が小径素子４か
らの押圧によって広がりながら、上記金属拡散接合（Ａ
ｕ−Ａｌ接合）がなされる。ここで、大径素子３の区画
領域に供給された樹脂が固形樹脂であった場合は、ウエ
ハ１０からの加熱作用、もしくは図４（ａ）に示すよう
に固形樹脂６ａの上から小径素子４が加圧されることに
より、ウエハ１０からの加熱作用と小径素子４からの加
圧作用によって樹脂６ａが図４（ｂ）のように溶融しな
がら広がる。
径素子４のバンプ５が圧接するため、このときの加熱加
圧作用により、アルミ電極とバンプ５との間で金属拡散
接合がなされる。また、小径素子４を加圧した際には、
大径素子３の区画領域に供給された樹脂が小径素子４か
らの押圧によって広がりながら、上記金属拡散接合（Ａ
ｕ−Ａｌ接合）がなされる。ここで、大径素子３の区画
領域に供給された樹脂が固形樹脂であった場合は、ウエ
ハ１０からの加熱作用、もしくは図４（ａ）に示すよう
に固形樹脂６ａの上から小径素子４が加圧されることに
より、ウエハ１０からの加熱作用と小径素子４からの加
圧作用によって樹脂６ａが図４（ｂ）のように溶融しな
がら広がる。
【００１８】これにより、ウエハ１０上に区画形成され
た大径素子３とその上から加圧された小径素子４とがバ
ンプ５を介して接合されるとともに、それらの素子間に
保護樹脂６が充填された状態となる。ちなみに、大径素
子３と小径素子４との接合には、既存設備のフリップチ
ップボンダーを使用することができる。
た大径素子３とその上から加圧された小径素子４とがバ
ンプ５を介して接合されるとともに、それらの素子間に
保護樹脂６が充填された状態となる。ちなみに、大径素
子３と小径素子４との接合には、既存設備のフリップチ
ップボンダーを使用することができる。
【００１９】以後、上記同様の手順でウエハ１０上の各
大径素子３に小径素子４を接合する。これにより、図５
に示すように、大径素子３と小径素子４とが一体化され
たウエハ１０が得られる。なお、大径素子３と小径素子
４をバンプ接合するにあたっては、その接合性を良好に
するために、紫外線照射やプラズマ処理を行うようにし
てもよい。なお、樹脂が熱硬化性のものである場合、バ
ンプ接合したウエハ１０を加熱してポストキュアを行う
場合もある。
大径素子３に小径素子４を接合する。これにより、図５
に示すように、大径素子３と小径素子４とが一体化され
たウエハ１０が得られる。なお、大径素子３と小径素子
４をバンプ接合するにあたっては、その接合性を良好に
するために、紫外線照射やプラズマ処理を行うようにし
てもよい。なお、樹脂が熱硬化性のものである場合、バ
ンプ接合したウエハ１０を加熱してポストキュアを行う
場合もある。
【００２０】その後、ウエハ１０をダイシング装置にセ
ットし、そのウエハ１０上に設定されている区画ライン
に沿ってカッティング動作を行うことにより、ウエハ１
０から大径素子３をチップ状に切り出す。これにより、
図６に示すように、チップ状の大径素子３と同じくチッ
プ状の小径素子４とを互いに重ね合わせてバンプ接合し
てなる、一組のチップ対が得られる。
ットし、そのウエハ１０上に設定されている区画ライン
に沿ってカッティング動作を行うことにより、ウエハ１
０から大径素子３をチップ状に切り出す。これにより、
図６に示すように、チップ状の大径素子３と同じくチッ
プ状の小径素子４とを互いに重ね合わせてバンプ接合し
てなる、一組のチップ対が得られる。
【００２１】次に、リードフレームのダイパッド２上
に、小径素子４付きの大径素子３（チップ対）をダイボ
ンドする。このとき、大径素子３とダイパッド２との接
合には、一般的な接合材である銀ペースト等を使用する
ことができる。
に、小径素子４付きの大径素子３（チップ対）をダイボ
ンドする。このとき、大径素子３とダイパッド２との接
合には、一般的な接合材である銀ペースト等を使用する
ことができる。
【００２２】次いで、ワイヤボンディング装置を使用し
て、大径素子３とリード７とをボンディングワイヤ８を
介して接続する。このとき、大径素子３と小径素子４の
間に充填された保護樹脂６がワイヤボンディングの熱で
溶けたとしても、素子同士はバンプ接合によって固定さ
れているため、両者の相対位置がずれることはない。ま
たワイヤボンディングを行うにあたっては、大径素子３
のアルミ電極のボンド接合性を良くするために、紫外線
照射またはプラズマ処理を行うようにしてもよい。
て、大径素子３とリード７とをボンディングワイヤ８を
介して接続する。このとき、大径素子３と小径素子４の
間に充填された保護樹脂６がワイヤボンディングの熱で
溶けたとしても、素子同士はバンプ接合によって固定さ
れているため、両者の相対位置がずれることはない。ま
たワイヤボンディングを行うにあたっては、大径素子３
のアルミ電極のボンド接合性を良くするために、紫外線
照射またはプラズマ処理を行うようにしてもよい。
【００２３】その後、リードフレームをモールド金型に
セットし、その金型キャビティ内に配置した大径素子３
と小径素子４を、ダイパッド２やボンディングワイヤ８
とともにモールド樹脂９にて樹脂封止する。このとき、
素子３，４とモールド樹脂９との密着性を向上させる目
的で、樹脂封止の前に紫外線照射を行うようにしてもよ
い。
セットし、その金型キャビティ内に配置した大径素子３
と小径素子４を、ダイパッド２やボンディングワイヤ８
とともにモールド樹脂９にて樹脂封止する。このとき、
素子３，４とモールド樹脂９との密着性を向上させる目
的で、樹脂封止の前に紫外線照射を行うようにしてもよ
い。
【００２４】以降は、樹脂バリの除去、はんだメッキ等
の外装処理を行った後、モールド樹脂９から延出したリ
ード７部分を所定の形状（例えば、ガルウィング形状）
に曲げ加工することにより、図１に示す半導体パッケー
ジ１が完成する。
の外装処理を行った後、モールド樹脂９から延出したリ
ード７部分を所定の形状（例えば、ガルウィング形状）
に曲げ加工することにより、図１に示す半導体パッケー
ジ１が完成する。
【００２５】このように本実施形態においては、ウエハ
１０上に区画形成された大径素子３に対して、予めチッ
プ状に分割された小径素子４を重ね合わせて接合するよ
うにしているため、チップ状の素子同士を接合する場合
に比較して、素子相互の位置決めを容易にしかも高精度
に行うことができる。すなわち、チップ状態の素子同士
を接合する場合には、大小２つの半導体素子をそれぞれ
個別に位置決めする必要があるのに対し、本実施形態の
ようにウエハ状態の大径素子３にチップ状の小径素子４
を接合する場合は、各々の大径素子３を一括して位置出
しできることから、ウエハ１０上の大径素子３に対して
小径素子４のみを位置決めするだけで済むようになる。
また、ウエハ１０上に形成された各々の大径素子３の位
置については、光学カメラ等を用いて正確に検出するこ
とができるため、素子相互の位置決め精度を高めること
ができる。
１０上に区画形成された大径素子３に対して、予めチッ
プ状に分割された小径素子４を重ね合わせて接合するよ
うにしているため、チップ状の素子同士を接合する場合
に比較して、素子相互の位置決めを容易にしかも高精度
に行うことができる。すなわち、チップ状態の素子同士
を接合する場合には、大小２つの半導体素子をそれぞれ
個別に位置決めする必要があるのに対し、本実施形態の
ようにウエハ状態の大径素子３にチップ状の小径素子４
を接合する場合は、各々の大径素子３を一括して位置出
しできることから、ウエハ１０上の大径素子３に対して
小径素子４のみを位置決めするだけで済むようになる。
また、ウエハ１０上に形成された各々の大径素子３の位
置については、光学カメラ等を用いて正確に検出するこ
とができるため、素子相互の位置決め精度を高めること
ができる。
【００２６】さらに本実施形態においては、大径素子３
に小径素子４を接合するにあたり、ウエハ１０を加熱し
た状態で大径素子３の区画領域に樹脂を供給し、その上
から小径素子４を加圧するようにしたので、素子同士の
接合と同時に保護樹脂６の成形を行えるとともに、素子
間の隙間が非常に狭い条件でも、その隙間部分に確実に
保護樹脂６を充填させることができる。
に小径素子４を接合するにあたり、ウエハ１０を加熱し
た状態で大径素子３の区画領域に樹脂を供給し、その上
から小径素子４を加圧するようにしたので、素子同士の
接合と同時に保護樹脂６の成形を行えるとともに、素子
間の隙間が非常に狭い条件でも、その隙間部分に確実に
保護樹脂６を充填させることができる。
【００２７】加えて、半導体パッケージ１の製造に必要
な設備としても、フリップチップボンダー、ダイボンダ
ー、ワイヤボンダー、トランスファモールド装置など、
いずれも従来からある既存の設備を利用することができ
るため、新たな設備投資が不要で生産コストを安く抑え
ることができる。
な設備としても、フリップチップボンダー、ダイボンダ
ー、ワイヤボンダー、トランスファモールド装置など、
いずれも従来からある既存の設備を利用することができ
るため、新たな設備投資が不要で生産コストを安く抑え
ることができる。
【００２８】なお、上記実施形態においては、リードフ
レームを用いた樹脂封止型の半導体パッケージの製造方
法について説明したが、本発明はこれに限らず、大小２
つの半導体素子をバンプ接合した構造を有するものであ
れば、基板を用いたボールグリッドアイレイパーケジ
（ＢＧＡパッケージ）やランドグリッドアレイパッケー
ジ（ＬＧＡパッケージ）、あるいは気密封止型の半導体
パッケージなど、いずれの形態の半導体パッケージを製
造する場合にも同様に適用可能である。
レームを用いた樹脂封止型の半導体パッケージの製造方
法について説明したが、本発明はこれに限らず、大小２
つの半導体素子をバンプ接合した構造を有するものであ
れば、基板を用いたボールグリッドアイレイパーケジ
（ＢＧＡパッケージ）やランドグリッドアレイパッケー
ジ（ＬＧＡパッケージ）、あるいは気密封止型の半導体
パッケージなど、いずれの形態の半導体パッケージを製
造する場合にも同様に適用可能である。
【００２９】さらに、素子接合のためのバンプ５につい
ては、小径素子４をチップ状（個片）に分割する前の段
階（ウエハ状態）で行うようにしてもよく、ウエハ状態
の大径素子３の電極上に形成するようにしてもよい。
ては、小径素子４をチップ状（個片）に分割する前の段
階（ウエハ状態）で行うようにしてもよく、ウエハ状態
の大径素子３の電極上に形成するようにしてもよい。
【００３０】
【発明の効果】以上説明したように本発明によれば、大
径の半導体素子と小径の半導体素子とを互いに重ね合わ
せてバンプ接合するにあたり、素子相互の位置合わせを
容易にしかも高精度に行うことができるため、品質の優
れた信頼性の高い半導体パッケージを得ることが可能と
なる。
径の半導体素子と小径の半導体素子とを互いに重ね合わ
せてバンプ接合するにあたり、素子相互の位置合わせを
容易にしかも高精度に行うことができるため、品質の優
れた信頼性の高い半導体パッケージを得ることが可能と
なる。
【図１】本発明の実施形態で製造対象とした半導体パッ
ケージの構成を示す側断面図である。
ケージの構成を示す側断面図である。
【図２】実施形態に係る半導体パッケージの製造方法を
説明する図（その１）である。
説明する図（その１）である。
【図３】実施形態に係る半導体パッケージの製造方法を
説明する図（その２）である。
説明する図（その２）である。
【図４】実施形態に係る半導体パッケージの製造方法を
説明する図（その３）である。
説明する図（その３）である。
【図５】実施形態に係る半導体パッケージの製造方法を
説明する図（その４）である。
説明する図（その４）である。
【図６】実施形態に係る半導体パッケージの製造方法を
説明する図（その５）である。
説明する図（その５）である。
１…半導体パッケージ、３…大径の半導体素子（大径素
子）、４…小径の半導体素子（小径素子）、５…バン
プ、６…保護樹脂、１０…ウエハ
子）、４…小径の半導体素子（小径素子）、５…バン
プ、６…保護樹脂、１０…ウエハ
Claims (2)
- 【請求項１】 大径の半導体素子と小径の半導体素子と
を互いに重ね合わせてバンプ接合してなる半導体パッケ
ージの製造方法において、 ウエハ上に区画形成された大径の半導体素子に対し、チ
ップ状に分割された小径の半導体素子を重ね合わせて接
合し、その後、前記ウエハから大径の半導体素子をチッ
プ状に切り出すことを特徴とする半導体パッケージの製
造方法。 - 【請求項２】 前記ウエハを所定の温度に加熱した状態
で前記大径の半導体素子の区画領域に所定量の樹脂を供
給し、その上から前記小径の半導体素子を加圧すること
により、半導体素子同士をバンプ接合することを特徴と
する請求項１記載の半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282141A JP2000114206A (ja) | 1998-10-05 | 1998-10-05 | 半導体パッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10282141A JP2000114206A (ja) | 1998-10-05 | 1998-10-05 | 半導体パッケージの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114206A true JP2000114206A (ja) | 2000-04-21 |
Family
ID=17648649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10282141A Pending JP2000114206A (ja) | 1998-10-05 | 1998-10-05 | 半導体パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114206A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219039A (ja) * | 2008-04-21 | 2008-09-18 | Nec Electronics Corp | 半導体パッケージ及び製造方法 |
| JP2008544528A (ja) * | 2005-06-14 | 2008-12-04 | キュービック・ウエハ・インコーポレーテッド | ポストおよびペネトレーション相互接続 |
| JP2010010669A (ja) * | 2008-05-28 | 2010-01-14 | Hitachi Chem Co Ltd | 半導体装置の製造方法、半導体封止用接着剤及び半導体装置 |
| US7663244B2 (en) | 2004-06-30 | 2010-02-16 | Nec Electronics Corporation | Semiconductor device and semiconductor wafer and a method for manufacturing the same |
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| US8021922B2 (en) | 2005-06-14 | 2011-09-20 | Cufer Asset Ltd. L.L.C. | Remote chip attachment |
| US8053903B2 (en) | 2005-06-14 | 2011-11-08 | Cufer Asset Ltd. L.L.C. | Chip capacitive coupling |
| US8197626B2 (en) | 2005-06-14 | 2012-06-12 | Cufer Asset Ltd. L.L.C. | Rigid-backed, membrane-based chip tooling |
| US8283778B2 (en) | 2005-06-14 | 2012-10-09 | Cufer Asset Ltd. L.L.C. | Thermally balanced via |
| US8456015B2 (en) | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
-
1998
- 1998-10-05 JP JP10282141A patent/JP2000114206A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US10340239B2 (en) | 2005-06-14 | 2019-07-02 | Cufer Asset Ltd. L.L.C | Tooling for coupling multiple electronic chips |
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| US8283778B2 (en) | 2005-06-14 | 2012-10-09 | Cufer Asset Ltd. L.L.C. | Thermally balanced via |
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| US9324629B2 (en) | 2005-06-14 | 2016-04-26 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9147635B2 (en) | 2005-06-14 | 2015-09-29 | Cufer Asset Ltd. L.L.C. | Contact-based encapsulation |
| JP2008219039A (ja) * | 2008-04-21 | 2008-09-18 | Nec Electronics Corp | 半導体パッケージ及び製造方法 |
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