JP4485210B2 - 半導体デバイス、電子機器、半導体デバイスの製造方法及び電子機器の製造方法 - Google Patents
半導体デバイス、電子機器、半導体デバイスの製造方法及び電子機器の製造方法 Download PDFInfo
- Publication number
- JP4485210B2 JP4485210B2 JP2003581236A JP2003581236A JP4485210B2 JP 4485210 B2 JP4485210 B2 JP 4485210B2 JP 2003581236 A JP2003581236 A JP 2003581236A JP 2003581236 A JP2003581236 A JP 2003581236A JP 4485210 B2 JP4485210 B2 JP 4485210B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor die
- lead
- semiconductor device
- lead frame
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
結果として得られるパッケージICチップは、半田ボールによってリードフレームに直接接続されるチップのソース及びゲートを有する。また、チップのドレーンは、チップのドレーン側からのリードを必要とすることなく、回路基板上に直接マウントされる(取り付けられる)。
以下の説明は、本発明の完全な理解を提供するために具体的で詳細な記述を提供する。しかしながら、当業者であれば、本発明が、これらの具体的で詳細な記述を用いることなく実施され得るものであることを理解するであろう。実際に、本発明は、例示された方法や結果として得られる製品を改変等することによって実施することができ、当業界において、従来から用いられている装置や技術と併せて用いることができる。実際に、以下に簡単に記載されているように、本発明は、まさにIC以外の電子デバイス用のパッケージ・システムに適用することもできる。
11 …I/Oポイント(入出力部)
20 …金属パッド
30 …リードフレーム
40 …バンプ
100…パッケージチップ
101、111…ボンドパッド
110…回路基板
120…半田(ボール)
Claims (26)
- 半導体ダイと、
支持部及びそこから延びるリードを有し、前記支持部に前記半導体ダイが取り付けられたリードフレームと、
を含んで構成され、
前記半導体ダイ及び前記リードフレームは、前記半導体ダイの底面及び前記リードの先端側の底面を除き、封止剤によって封止され、
前記半導体ダイの底面及び前記リードの先端側の底面が露出しており、
前記半導体ダイは、半田ボールによって前記リードフレームに接続されることを特徴とする半導体デバイス。 - 前記半導体ダイの底面及び前記リードの先端側の底面は、前記封止剤により形成される封止部の底面に露出していることを特徴とする請求項1記載の半導体デバイス。
- 封止されていない前記リードの先端側の底面及び封止されていない前記半導体ダイの底面の少なくとも一方が、回路基板に取り付けられることを特徴とする請求項1記載の半導体デバイス。
- 前記回路基板に取り付けられる前記半導体ダイの底面は、ドレーンを含んで構成されることを特徴とする請求項3に記載の半導体デバイス。
- 前記リードフレームが取り付けられる前記半導体ダイの部分は、ソース及びゲートを含んで構成されることを特徴とする請求項3記載の半導体デバイス。
- ドレーン側にリードを有しないことを特徴とする請求項1記載の半導体デバイス。
- 前記リードフレームにおけるリードは、ガルウィング・リードであることを特徴とする請求項1記載の半導体デバイス。
- ソース及びドレーンを有する半導体ダイと、
支持部及びそこから延びるリードを有し、前記支持部に前記半導体ダイが取り付けられたリードフレームと、
を含んで構成され、
前記リードフレームは、前記半導体ダイのドレーン側にリードを有しないものであり、
前記半導体ダイ及び前記リードフレームは、前記半導体ダイの底面及び前記リードの先端側の底面を除き、封止剤によって封止され、
前記半導体ダイの底面及び前記リードの先端側の底面が露出していることを特徴とする半導体デバイス。 - 前記半導体ダイの底面及び前記リードの先端側の底面とは、前記封止剤により形成される封止部の底面に露出していることを特徴とする請求項8記載の半導体デバイス。
- 封止されていない前記リードの先端側の底面及び封止されていない前記半導体ダイの底面は、回路基板に取り付けられることを特徴とする請求項8記載の半導体デバイス。
- 前記半導体ダイは、半田ボールによって前記リードフレームに接続されることを特徴とする請求項8記載の半導体デバイス。
- 前記回路基板に取り付けられる前記半導体ダイの底面は、前記ドレーンを含んで構成されることを特徴とする請求項10記載の半導体デバイス。
- 前記リードフレームが取り付けられる前記半導体ダイの部分は、前記ソースを含んで構成されることを特徴とする請求項10記載の半導体デバイス。
- 半導体デバイスを含んだ電子機器であって、
前記半導体デバイスは、
ソース及びドレーンを有する半導体ダイと、
支持部及びそこから延びるリードを有し、前記支持部に前記半導体ダイが取り付けられたリードフレームと、
を含んで構成され、
前記リードフレームは、前記半導体ダイのドレーン側にリードを有しないものであり、
前記半導体ダイ及び前記リードフレームは、前記半導体ダイの底面及び前記リードの先端側の底面を除き、封止剤によって封止され、
前記半導体ダイの底面及び前記リードの先端側の底面が露出していることを特徴とする電子機器。 - 半導体ダイを供給すること、
支持部及びそこから延びるリードを有するリードフレームの前記支持部に前記半導体ダイを取り付けること、
前記半導体ダイ及び前記リードフレームを、前記半導体ダイの底面及び前記リードの先端側の底面を除き、封止剤によって封止すること、
を含み、
前記半導体ダイの底面及び前記リードの先端側の底面が露出し、
前記半導体ダイは、半田ボールによって前記リードフレームに接続されることを特徴とする半導体デバイスの製造方法。 - 前記半導体ダイの底面及び前記リードの先端側の底面は、前記封止剤により形成される封止部の底面に露出していることを特徴とする請求項15記載の半導体デバイスの製造方法。
- 封止されていない前記リードの先端側の底面及び封止されていない前記半導体ダイの底面の少なくとも一方を回路基板に取り付けること、を更に含むことを特徴とする請求項15記載の半導体デバイスの製造方法。
- 前記回路基板に取り付けられる前記半導体ダイの底面は、ドレーンを含んで構成されることを特徴とする請求項17記載の半導体デバイスの製造方法。
- 前記リードフレームに取り付けられる前記半導体ダイの部分は、ソース及びゲートを含んで構成されることを特徴とする請求項17記載の半導体デバイスの製造方法。
- ドレーン側にリードを有しないことを特徴とする請求項15記載の半導体デバイスの製造方法。
- ソース及びドレーンを有する半導体ダイを提供すること、
支持部及びそこから延びるリードを有するリードフレームの前記支持部に前記半導体ダイを取り付けること、
前記半導体ダイ及び前記リードフレームを、前記半導体ダイの底面及び前記リードの先端側の底面を除き、封止剤によって封止すること、
を含み、
前記リードフレームは、前記半導体ダイのドレーン側にリードを有しないものであり、
前記半導体ダイの底面及び前記リードの先端側の底面が露出していることを特徴とする半導体デバイスの製造方法。 - 前記半導体ダイの底面及び前記リードの先端側の底面は、前記封止剤により形成される封止部の底面に露出していることを特徴とする請求項21記載の半導体デバイスの製造方法。
- 封止されていない前記リードの先端側の底面及び前記半導体ダイの底面を回路基板に取り付けること、を更に含む請求項21記載の半導体デバイスの製造方法。
- 前記半導体ダイは、半田ボールによって前記リードフレームに接続されることを特徴とする請求項21記載の半導体デバイスの製造方法。
- 前記回路基板に取り付けられる前記半導体ダイの底面は、前記ドレーンを含んで構成され、前記リードフレームが取り付けられる前記半導体ダイの部分は、前記ソース及ゲートを含んで構成されることを特徴とする請求項23記載の半導体デバイスの製造方法。
- ソース及びゲートを有する半導体ダイと、支持部及びそこから延びるリードを有し前記支持部に前記半導体ダイが取り付けられたリードフレームとを含み、前記リードフレームが前記半導体ダイのドレーン側にリードを有しないと共に、前記半導体ダイ及び前記リードフレームが、前記半導体ダイの底面及び前記リードの先端側の底面を除き、封止剤によって封止され、前記半導体の底面及び前記リードの先端側の底面が露出している半導体デバイスを提供すること、
前記半導体デバイスを、その封止されていない部分を使用して電子機器の部品に取り付けること、
を含むことを特徴とするパッケージ半導体デバイスを含んだ電子機器の製造方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US36858702P | 2002-03-29 | 2002-03-29 | |
US10/397,436 US7323361B2 (en) | 2002-03-29 | 2003-03-25 | Packaging system for semiconductor devices |
PCT/US2003/009692 WO2003083908A2 (en) | 2002-03-29 | 2003-03-28 | Packaging system for semiconductor devices |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005522028A JP2005522028A (ja) | 2005-07-21 |
JP4485210B2 true JP4485210B2 (ja) | 2010-06-16 |
Family
ID=28678246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003581236A Expired - Fee Related JP4485210B2 (ja) | 2002-03-29 | 2003-03-28 | 半導体デバイス、電子機器、半導体デバイスの製造方法及び電子機器の製造方法 |
Country Status (7)
Country | Link |
---|---|
US (2) | US7323361B2 (ja) |
JP (1) | JP4485210B2 (ja) |
CN (1) | CN100466209C (ja) |
AU (1) | AU2003226134A1 (ja) |
DE (1) | DE10392461T5 (ja) |
TW (1) | TWI283048B (ja) |
WO (1) | WO2003083908A2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7323361B2 (en) * | 2002-03-29 | 2008-01-29 | Fairchild Semiconductor Corporation | Packaging system for semiconductor devices |
US7408245B2 (en) * | 2006-12-22 | 2008-08-05 | Powertech Technology Inc. | IC package encapsulating a chip under asymmetric single-side leads |
US9536800B2 (en) | 2013-12-07 | 2017-01-03 | Fairchild Semiconductor Corporation | Packaged semiconductor devices and methods of manufacturing |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8203253A (nl) * | 1982-08-19 | 1984-03-16 | Arbo Handel Ontwikkeling | Werkwijze en inrichting voor het met kunststof omhullen van elektronische componenten. |
US5202849A (en) * | 1989-10-20 | 1993-04-13 | Fujitsu Limited | Dynamic semiconductor memory device |
JP3138159B2 (ja) * | 1994-11-22 | 2001-02-26 | シャープ株式会社 | 半導体装置、半導体装置実装体、及び半導体装置の交換方法 |
US5530284A (en) * | 1995-03-06 | 1996-06-25 | Motorola, Inc. | Semiconductor leadframe structure compatible with differing bond wire materials |
SG45122A1 (en) * | 1995-10-28 | 1998-01-16 | Inst Of Microelectronics | Low cost and highly reliable chip-sized package |
US5844315A (en) | 1996-03-26 | 1998-12-01 | Motorola Corporation | Low-profile microelectronic package |
US5894108A (en) * | 1997-02-11 | 1999-04-13 | National Semiconductor Corporation | Plastic package with exposed die |
US5925384A (en) * | 1997-04-25 | 1999-07-20 | Micron Technology, Inc. | Manual pellet loader for Boschman automolds |
KR100246366B1 (ko) * | 1997-12-04 | 2000-03-15 | 김영환 | 에리어 어레이형 반도체 패키지 및 그 제조방법 |
US6249041B1 (en) * | 1998-06-02 | 2001-06-19 | Siliconix Incorporated | IC chip package with directly connected leads |
KR100293815B1 (ko) * | 1998-06-30 | 2001-07-12 | 박종섭 | 스택형 패키지 |
US6077724A (en) | 1998-09-05 | 2000-06-20 | First International Computer Inc. | Multi-chips semiconductor package and fabrication method |
JP4260263B2 (ja) * | 1999-01-28 | 2009-04-30 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3871486B2 (ja) * | 1999-02-17 | 2007-01-24 | 株式会社ルネサステクノロジ | 半導体装置 |
JP4408475B2 (ja) * | 1999-02-23 | 2010-02-03 | 三洋電機株式会社 | ボンディングワイヤを採用しない半導体装置 |
US6265761B1 (en) * | 1999-05-07 | 2001-07-24 | Maxim Integrated Products, Inc. | Semiconductor devices with improved lead frame structures |
US6307755B1 (en) * | 1999-05-27 | 2001-10-23 | Richard K. Williams | Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die |
JP4077118B2 (ja) * | 1999-06-25 | 2008-04-16 | 富士通株式会社 | 半導体装置の製造方法および半導体装置製造用金型 |
JP3215686B2 (ja) * | 1999-08-25 | 2001-10-09 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
US6448110B1 (en) * | 1999-08-25 | 2002-09-10 | Vanguard International Semiconductor Corporation | Method for fabricating a dual-chip package and package formed |
US6198163B1 (en) * | 1999-10-18 | 2001-03-06 | Amkor Technology, Inc. | Thin leadframe-type semiconductor package having heat sink with recess and exposed surface |
US6744124B1 (en) * | 1999-12-10 | 2004-06-01 | Siliconix Incorporated | Semiconductor die package including cup-shaped leadframe |
US6337510B1 (en) * | 2000-11-17 | 2002-01-08 | Walsin Advanced Electronics Ltd | Stackable QFN semiconductor package |
US6717260B2 (en) * | 2001-01-22 | 2004-04-06 | International Rectifier Corporation | Clip-type lead frame for source mounted die |
US6528880B1 (en) * | 2001-06-25 | 2003-03-04 | Lovoltech Inc. | Semiconductor package for power JFET having copper plate for source and ribbon contact for gate |
US7084488B2 (en) * | 2001-08-01 | 2006-08-01 | Fairchild Semiconductor Corporation | Packaged semiconductor device and method of manufacture using shaped die |
JP3868777B2 (ja) * | 2001-09-11 | 2007-01-17 | 株式会社東芝 | 半導体装置 |
US7323361B2 (en) | 2002-03-29 | 2008-01-29 | Fairchild Semiconductor Corporation | Packaging system for semiconductor devices |
-
2003
- 2003-03-25 US US10/397,436 patent/US7323361B2/en not_active Expired - Lifetime
- 2003-03-28 WO PCT/US2003/009692 patent/WO2003083908A2/en active Application Filing
- 2003-03-28 DE DE10392461T patent/DE10392461T5/de not_active Withdrawn
- 2003-03-28 AU AU2003226134A patent/AU2003226134A1/en not_active Abandoned
- 2003-03-28 JP JP2003581236A patent/JP4485210B2/ja not_active Expired - Fee Related
- 2003-03-28 TW TW092107101A patent/TWI283048B/zh not_active IP Right Cessation
- 2003-03-28 CN CNB038109328A patent/CN100466209C/zh not_active Expired - Fee Related
-
2007
- 2007-08-24 US US11/844,914 patent/US7579680B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20080036054A1 (en) | 2008-02-14 |
CN1653604A (zh) | 2005-08-10 |
AU2003226134A1 (en) | 2003-10-13 |
TW200401413A (en) | 2004-01-16 |
CN100466209C (zh) | 2009-03-04 |
DE10392461T5 (de) | 2005-09-29 |
US7579680B2 (en) | 2009-08-25 |
WO2003083908A3 (en) | 2004-03-25 |
WO2003083908A2 (en) | 2003-10-09 |
JP2005522028A (ja) | 2005-07-21 |
AU2003226134A8 (en) | 2003-10-13 |
US7323361B2 (en) | 2008-01-29 |
TWI283048B (en) | 2007-06-21 |
US20030214019A1 (en) | 2003-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5696033A (en) | Method for packaging a semiconductor die | |
US5888847A (en) | Technique for mounting a semiconductor die | |
TWI323931B (en) | Taped lead frames and methods of making and using the same in semiconductor packaging | |
JP5227501B2 (ja) | スタックダイパッケージ及びそれを製造する方法 | |
KR970002140B1 (ko) | 반도체 소자, 패키지 방법, 및 리드테이프 | |
JP3207738B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
US6918178B2 (en) | Method of attaching a heat sink to an IC package | |
US20060192274A1 (en) | Semiconductor package having double layer leadframe | |
US20100164078A1 (en) | Package assembly for semiconductor devices | |
JP2002076040A (ja) | 半導体装置及びその製造方法 | |
JPH09252014A (ja) | 半導体素子の製造方法 | |
US20070122943A1 (en) | Method of making semiconductor package having exposed heat spreader | |
US7781259B2 (en) | Method of manufacturing a semiconductor using a rigid substrate | |
US7579680B2 (en) | Packaging system for semiconductor devices | |
US7960213B2 (en) | Electronic package structure and method | |
KR20090089399A (ko) | 집적 회로 패키지 및 집적 회로 패키지에서 방열시키는 방법 | |
JP3968321B2 (ja) | 半導体装置およびその製造方法 | |
US20060134836A1 (en) | Method of marking a low profile packaged semiconductor device | |
US8211748B2 (en) | Systems and methods for low profile die package | |
JP2800806B2 (ja) | 半導体装置及びその製造方法 | |
US20060012035A1 (en) | Method of packaging integrated circuits, and integrated circuit packages produced by the method | |
JP4123131B2 (ja) | 半導体装置 | |
KR100299305B1 (ko) | 반도체패키지용테이프,그제조방법및이테이프를이용한패키지제조방법 | |
JPH05275570A (ja) | 半導体装置 | |
US7868433B2 (en) | Low stress cavity package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051011 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080725 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080805 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081031 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081110 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20081205 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20081212 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091117 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100324 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |