CN1653604A - 半导体器件封装系统 - Google Patents

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Abstract

一种集成电路(IC)芯片的封装系统及其制造方法。本方法采用焊球倒装方法连接集成芯片到引线架上，引线架仅在芯片的源/栅极侧具有预先制成的翅形引脚。器件的密封过程采用boschman注塑成型技术，留出暴露地带和管芯底部用于直接连接电路板。通过焊球将所获得的封装集成电路芯片的源极直接连接到引线架上。而且，芯片的漏极和栅极直接安装在电路板上，芯片的漏极不需要引脚。

Description

半导体器件封装系统
技术领域
本发明通常涉及制造集成电路(ICs)和半导体器件以及相关结构的方法。更特别地，本发明涉及集成电路(IC)和半导体器件的封装。更具体地讲，本发明涉及到一个封装的集成电路，其具有低的漏/源电阻，更小的引脚，薄的外形，优良的封装电感，优良的热性能和简单的制造过程。
技术背景
半导体加工技术将几百个单独的集成电路芯片(也称为半导体)建造在一个晶圆片上。然后对这些单独芯片进行测试，装配和封装以用于不同的用途。考虑到成本和可靠性，封装步骤是非常重要的。单独的集成电路芯片必须正确连接到引脚(连接到外部电路)并被适当封装，以便应用到大的电路或电器系统中。
在封装之前，从远离芯片的晶圆侧将包含许多集成电路芯片的晶圆片打薄。然后晶圆片固定在粘接带上，切割成单独的芯片，典型的是使用晶圆切割机进行切割。然后将芯片进行管芯连接安装在金属引线架上或在绝缘基板上的金属区域。在这个加工过程中，在芯片的底部和金属引线架/绝缘基板之间放置一薄的金属层(比如金，可选择和锗金属或其它元素组合以提高金属接触性)。利用加热(和施加稍许压力)来形成一合金连接，将芯片和基板紧紧连接在一起。
一旦芯片采用这种技术安装好，就被引线连接到引线架上。典型的是通过从集成电路上不同的触点焊盘到引线架上的引柱间进行内部连线来完成。在芯片上单独对每个焊点进行引线连接所花费的时间可以采用几种同时焊接技术方法来克服掉，比如采用倒装焊方法。在这个方法中，器件从晶圆上分离之前，在接触焊盘上沉积一相对较厚的金属球，并且在基板上形成一个相匹配的金属互连模板。从晶圆上分离之后，每个芯片倒装过来，金属球和基板上的金属互连模板在基板上正确匹配。然后，超声波焊接或合金焊接帮助将每一个焊球连接到基板上的相对应的金属互连板上。
制造集成电路的下一个步骤是将器件封装在合适的介质内，以保护其不接触设计使用的环境。在大多数情况之下，这意味着器件的表面必须隔离潮气，污染和侵蚀。上述封装可以是封闭的陶瓷封装或塑料封装。对于塑料封装，芯片是使用树脂材料进行封装的，典型是采用环氧树脂。
图5和图6描述了一个带有典型塑料封装的集成电路芯片，塑料封装有源极201、栅极202和漏极203。芯片/管芯206粘接在引线架上的中心支撑体207上。由蚀刻或压印的薄金属(比如镍铁或铜合金)制成的引线架，包括外部引脚205以及由引线连接204提供的内部互连线，引线连接常规采用的是精密金线。封装208通常是采用环氧树脂材料注塑成型来完成的，且环氧树脂是在同一时间覆盖芯片和形成封装的外部形状。引线架的外部部分可以做成翅形引脚或J形引脚(如图6所示)。
如此采用现有技术制成的器件面临几个问题。比如，这样的器件具有相对高的漏-源电阻(RDS(on))，较大的引脚尺寸，较大的厚度，较高的封装电感，热性能效率低以及通常需要复杂的制作工艺。
发明概要
本发明提供集成电路(IC)芯片的封装系统以及制作此种封装的方法。本发明采用焊球倒装方法用于连接集成芯片到引线架上，仅将芯片的源/栅极侧的引线架预成型为翅形引脚。boschman注塑成型技术用于器件的密封过程，留出暴露地带和管芯底部用于直接连接电路板。因此本封装集成电路通过焊球将芯片的源极直接连接到引线架上。而且，芯片的漏极和栅极直接安装在电路板上，芯片的漏极不需要引脚。
附图简要说明
以下本发明的描述可以按照图1，图2A-2C，图3A-3B，图4A-4C，以及图5和图6来进行理解，其中：
图1.说明作为本发明一种情况的一种集成电路芯片；
图2A，图2B和图2C.说明作为本发明一种情况的一种集成电路封装方法的一部分；
图3A，图3B.说明作为本发明一种情况的已封装好的一种集成电路芯片；
图4A，B，C.说明作为本发明一种情况的一种已封装好的集成电路芯片粘接到电路板的方法的一部分；
图5-6.说明常规的封装集成电路芯片；
图1，图2A-2C，图3A-3B，图4A-4C，以及图5和图6描述了本发明的特定的情况和本说明书的部分内容。和以下的描述一起，这些图示出和解释了本发明的原理。
本发明详细说明
为了对本发明进行全面理解，下面的说明提供了具体的细节。但是，熟练的技工能够理解，在不采用这些具体细节的情况下，本发明仍然可以实施。实际上，本发明可以通过修改举例说明的方法和相应的产品来实施，也能通过和本工业中常规的设备和技术协同使用来实施。事实上，如下面简要说明，本发明能够适用于电子器件的封装系统，而不仅局限于集成电路。
本发明的封装集成电路芯片具有几个特点。第一，通过焊球直接连接集成芯片的源极到引线架上。第二，引脚和集成芯片底部未被完全密封。第三，芯片的漏极和栅极直接连接到电路板上，而芯片的漏极不需要引脚。
本发明中，可以采用任何制造此种封装的集成电路芯片的方法。作为本发明的一种情况，下述方法用于制造此种封装的集成电路芯片。首先，各式各样的集成电路芯片在晶圆上制造、切割和测试。然后，单个的芯片连接到本领域已知的常规管芯上(组合芯片和管芯在以后指管芯10)。在这个制造过程中，如图1所示，制造的集成电路芯片带有线阵列I/O点11，用于芯片的内部电路，以和使用封装芯片的电子器件的外部电路进行通讯。当制造集成芯片时，阵列可以采用本领域已知的任何现有技术进行制造。
制造的芯片包括多个金属焊盘20。其典型是由铝(Al)制成的。焊盘20可以采用本领域的现有技术在I/O点11上面形成。这些金属焊盘20可充当测试焊盘，球剂焊盘，或二者兼具。接下来，管芯10采用现有技术中已知的倒装技术连接到引线架上，包括图2B和2C所示的方法。如图2B的详细说明，采用覆晶技术首先在半导体管芯10上的每一个金属焊盘20上面形成一个焊球40。焊球40可由本领域中已知的可软焊的金属制成，形成焊球40的加工过程也可通过采用本领域的现有技术来实现。
如图2B所示，所得的覆晶结构在半导体管芯10上面形成。然后，该覆晶结构用于将半导体管芯10连接到基板，作为本发明的一种情况，其是引线架30。引线架支撑着管芯，作为I/O内部连接系统的基础部分，而且也提供了一个热传导途径用于分散管芯产生的大多数热量。这种连接过程是将具有焊球40的管芯10排列在引线架30上的适当位置，然后，将管芯10和引线架30在加热工况下将它们压接在一起，以使焊球40(已经连接到管芯10上)连接到引线架30上。
在连接加工之前，引线架30是采用压印或者掩膜蚀刻技术制造的。引线架具有内部互连的金属模板，并由以下部分组成：位于中间的支撑体，它上面连接有含有芯片10的管芯，以及从那里伸出的引脚35网络；金属带(图中未显示)起到控制杆的作用，位于引脚端之间，引脚最后将位于完成的封装总成边缘的外部。在密封过程中，这些控制杆用来防止密封剂渗出模型，流到引脚上，因为这会对后来的引脚修整和成型产生不利影响。附加杆(图中未显示)位于引脚尖端中间，用来保护在处理加工过程中引脚免受机械损伤。引线架采用本领域广泛采用的翅形结构。
采用倒装技术进行处理以后，得到的结构如图2C所示。接下来，对芯片进行密封。密封可以采用任何现有的密封技术，以获得如图3A和3B所示的结构。比如，如此的密封技术可以包括预先成型、后成型或boschman注塑成型技术。如预先成型过程中，塑料基板首先成型；然后将管芯放置在上面，连接到所需要的I/O配置。最后，将一个单独的塑料盖子(或顶盖)连接到基板上。在后成型过程中，将粘接有管芯的引线架放入多孔成型夹具中，然后使用成型化合物一次成型密封。
作为本发明的一种情况，boschman注塑成型技术用于密封加工过程中。在这个过程中，在密封处理之前，薄膜粘接在管芯10的背面(面37)。这个背面就是管芯10的一面，该面包含漏极和相应的引线架中的引脚面。通过在模具底部放置一片薄膜将薄膜连接到管芯。然后将这种结构放入模具，密封材料浇铸在模具中。碾压工具放在控制杆或引线架表面的上面将引线架挤压到薄膜上。模具封闭后，密封剂材料固化形成密封装置45。注模结构移开后，将薄膜撕掉，就得到如图3A和图3B所示的结构。采用这种加工技术，制造的相关结构就不会留下任何粘接残留物。
采用注塑成型方法制造相似器件的操作中，大家都清楚，会产生一定的不利因素。在密封和后续的去除多余材料的过程中，密封剂不仅包裹管芯和管芯连接，而且伸展到管芯安装的基板表面。这些多余的密封剂，有时叫做模型渗出物(也就是不必要的包裹管芯和管芯连接的密封剂)，在后续加工过程中必须去除掉。
一种去除模型渗出物方法是简单的机械剥除方法。当多余的密封剂从基板表面剥落开时，一些粘接在基板表面的密封剂，撕扯或拉裂基板表面。这种对封装芯片的伤害可能是表面的(如对基板表面的损伤)和/或功能性的(如基板破裂，基板表面的电气传导线路的破坏，扯掉基板表面的焊球的掩膜，从而使不希望暴露的区域暴露，例如，铜，以及和/或使在密封剂和基板表面的密封减弱或破裂)。但是，采用上面所述的注塑成型技术，模型渗出物及因它此而产生的损伤就可以避免。
密封之后，本发明所得的封装器件如图3A和图3B所示。封装的集成电路芯片5包含暴露区域和管芯底表面22。这些表面用来直接连接(或安装)集成电路芯片到使用该封装集成电路芯片5的电子器件或系统的电路板上。
在本发明中，可以采用任何一种将封装的IC芯片安装到电子设备的电路板的方法，只要其提供封装好的集成电路的暴露区域和电路板之间的直接连接通路。比如，采用BGA(球栅格阵列)技术。BGA使用一个包括一个背面的封装芯片，该背面放置有呈栅格阵列的焊球或焊接糊剂。在安装过程中，采用焊接方法将封装芯片通过机械连接和电气结合连接到印制电路板(PCB)上。
图4A-C的截面示意图用于描述将封装芯片连接到电路板上的本发明的一种方法。如图4A所示，这种方法用来连接封装芯片100到电路板110。首先制成封装芯片100，其背面具有多层连接焊盘101(称作封装侧连接焊盘)，连接焊盘101可采用任何本领域的现有技术制造而成。作为本发明的一种情况，连接焊盘在封装芯片100的暴露区域形成。
然后，制作电路板110，其也具有多层连接焊盘111(以下指板侧连接焊盘)，这些焊盘111也采用本领域的现有常规技术制造。制造时，每一个连接焊盘都和封装侧连接焊盘一一对应。
然后，将封装芯片100安装在电路板110上。第一步是准备一层焊接糊剂120(典型是由铅/锡制成的)，并将之布置在封装侧连接焊盘101和相应的板边侧连接焊盘111之间。因此，在安装之前，焊接糊剂可以放置于封装芯片或电路板上的适当位置，虽然，它们通常位于电路板上，比如，电路板的连接焊盘上。然后，通过两套对应的连接焊盘将封装芯片安装到电路板上。
接下来，通过加热焊球120到其熔点以进行回流焊。焊球120被加热熔化并回流到板侧连接焊盘111上。在此过程中，焊球120将封装侧连接焊盘101和板侧连接焊盘111都润湿后，封装100和电路板110就连接上了。
本发明的封装芯片相比本领域的现有其他封装芯片有以下几个优点：第一，本发明的封装芯片具有相对低的漏/源电阻。在这种封装芯片中，源极通过焊球直接连接到引线架上。由于漏极和引线架的引脚直接连接到电路板上而没有密封剂的干扰，这样就缩短了电气阻性通路。
第二，本发明的封装芯片具有更小的引脚尺寸和较薄的外形，在这种封装芯片中，封装漏极边的引脚被去除了；而且，栅极和漏极直接连接到引线架上，因此缩短了引脚和管芯侧的距离；更进一步讲，封装芯片在成型封装的底部没有密封(用于暴露管芯)。
第三，本发明的封装芯片具有更好的封装感应系数，其原因是封装芯片具有以下特点：第一，不再采用金线。第二，栅极和源极引脚直接连接到引线架上。
第四，本发明的封装芯片具有更好的热性能，因为漏极直接从管芯的后面连接到电路板上，而不进行任何密封。因此，芯片工作中产生的热量很快就传递到电路板上了。
最后一个优点是本发明的封装芯片制造过程比较简单，这是因为：首先，倒装技术代替了冗长的和耗时的引线连接技术；其次，它采用衬垫映射成型，一薄片放置在模具的底部用来消除管芯背面暴露的封装底边，从而极少或没有模型渗出物；最后，集成电路芯片可以采用随后的切割和/或分块方法制成所需的封装尺寸。
基于对本发明优选实施方式的描述，应该清楚，由所附的权利要求书所限定的本发明并不仅仅局限于上面说明书中所阐述的特定细节，未脱离本发明宗旨或范围的对本发明的许多显而易见的改变同样可能达到本发明的目的。

Claims (32)

  1. 要求如下权利：
    1.一种半导体器件，包括：
    半导体管芯；和
    连接到半导体管芯上的引线架；
    其中，管芯和引线架大部分是密封的，除了管芯和引线架底部的部分区域。
  2. 2.如权利要求1所述的器件，其中，未被密封的引线架底部的部分区域将连接到电路板上。
  3. 3.如权利要求1所述的器件，其中，未被密封的管芯底部的部分区域将连接到电路板上。
  4. 4.如权利要求1所述的器件，其中，未被密封的引线架和管芯底部的部分区域将连接到电路板上。
  5. 5.如权利要求1所述的器件，其中，管芯是通过焊球连接到引线架上。
  6. 6.如权利要求3所述的器件，其中，连接到电路板上的部分管芯包括半导体器件的漏极。
  7. 7.如权利要求2所述的器件，其中，连接到引线架的部分管芯包括半导体器件的源极和栅极。
  8. 8.如权利要求1所述的器件，其中，器件的漏极侧不含有引脚。
  9. 9.如权利要求1所述的器件，其中，器件的源极侧引脚成翅形排列。
  10. 10.一种半导体器件，包括：
    有源极和漏极的半导体管芯；和
    连接到半导体管芯的引线架，引线架在管芯的漏极侧不含引脚；其中，管芯和引线架大部分是密封的，除了管芯和引线架底部的部分区域。
  11. 11.如权利要求10所述的器件，其中，未被密封的引线架和管芯的底部部分区域将连接到电路板。
  12. 12.如权利要求10所述的器件，其中，管芯通过焊球连接到引线架。
  13. 13.如权利要求11所述的器件，其中，连接到电路板的管芯部分包括管芯的漏极。
  14. 14.如权利要求11所述的器件，其中，将连接到引线架的管芯部分包括管芯的源极。
  15. 15.一种包含半导体器件的电子设备，器件包括：
    具有源极和漏极的半导体管芯；和
    引线架连接到半导体管芯，且引线架在管芯的漏极侧不含有引脚；
    其中，管芯和引线架大部分是密封的，除了管芯和引线架底部的部分区域。
  16. 16.一种制造半导体器件的方法，包括：
    提供一种半导体管芯；
    将引线架连接到半导体管芯上；和
    将管芯和引线架的大部分进行密封，除了管芯和引线架的部分区域。
  17. 17.如权利要求16所述的方法，而且还包括将未密封的引线架的底部部分区域连接到电路板上。
  18. 18.如权利要求16所述的方法，而且还包括将未密封的管芯的底部部分区域连接到电路板上。
  19. 19.如权利要求16所述的方法，还包括通过焊球将管芯连接到引线架。
  20. 20.如权利要求18所述的方法，其中，管芯连接到电路板上的部分包括半导体器件的漏极。
  21. 21.如权利要求17所述的方法，其中，管芯连接到引线架上的部分包括半导体器件的源极和栅极。
  22. 22.如权利要求16所述的方法，其中，器件的漏极侧不含有引脚。
  23. 23.如权利要求16所述的方法，其中，密封是采用boschman注塑成型技术实施的。
  24. 24.一种制造半导体器件的方法，包括：
    提供一种含有源极和漏极的半导体管芯；
    连接引线架到半导体管芯，引线架在管芯漏极侧不含有引脚；和
    管芯和引线架大部分是密封的，除了管芯和引线架的底部部分区域。
  25. 25.如权利要求24所述的方法，而且还包括将未被密封的引线架和管芯的底部部分连接到电路板上。
  26. 26.如权利要求24所述的方法，包括通过焊球将管芯连接到引线架。
  27. 27.如权利要求25所述的方法，其中，管芯连接到电路板的部分包含半导体器件的漏极。
  28. 28.如权利要求25所述的方法，其中，管芯连接到引线架的部分包含半导体器件的源极和栅极。
  29. 29.如权利要求24所述的方法，其中，密封是采用boschman注塑成型技术制成的。
  30. 30.一种半导体器件的封装方法，包括；
    提供连接到引线架的半导体管芯；和
    采用boschman注塑成型技术将管芯和引线架大部分进行密封处理，除了管芯和引线架的底部部分区域。
  31. 31.一种半导体器件的封装方法，包括；
    提供具有源极和漏极的半导体管芯，连接到引线架的管芯在管芯漏极侧不含有引脚；和
    采用Boschman注塑成型技术将管芯和引线架大部分进行密封处理，除了管芯和引线架的底部部分区域。
  32. 32.一种含有封装半导体器件的电子设备的制造方法，方法包括：
    提供一种含有管芯和管芯漏极侧不含有引脚的引线架的封装好的半导体器件，管芯带有源极和漏极，其中，管芯和引线架大部分是密封的，除了管芯和引线架的底部部分区域；和
    使用器件的非密封部分将封装好的半导体器件连接到电子设备的一部分上。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7323361B2 (en) * 2002-03-29 2008-01-29 Fairchild Semiconductor Corporation Packaging system for semiconductor devices
US7408245B2 (en) * 2006-12-22 2008-08-05 Powertech Technology Inc. IC package encapsulating a chip under asymmetric single-side leads
US9536800B2 (en) 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8203253A (nl) * 1982-08-19 1984-03-16 Arbo Handel Ontwikkeling Werkwijze en inrichting voor het met kunststof omhullen van elektronische componenten.
US5202849A (en) * 1989-10-20 1993-04-13 Fujitsu Limited Dynamic semiconductor memory device
JP3138159B2 (ja) * 1994-11-22 2001-02-26 シャープ株式会社 半導体装置、半導体装置実装体、及び半導体装置の交換方法
US5530284A (en) * 1995-03-06 1996-06-25 Motorola, Inc. Semiconductor leadframe structure compatible with differing bond wire materials
SG45122A1 (en) * 1995-10-28 1998-01-16 Inst Of Microelectronics Low cost and highly reliable chip-sized package
US5844315A (en) 1996-03-26 1998-12-01 Motorola Corporation Low-profile microelectronic package
US5894108A (en) 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
US5925384A (en) * 1997-04-25 1999-07-20 Micron Technology, Inc. Manual pellet loader for Boschman automolds
KR100246366B1 (ko) * 1997-12-04 2000-03-15 김영환 에리어 어레이형 반도체 패키지 및 그 제조방법
US6249041B1 (en) * 1998-06-02 2001-06-19 Siliconix Incorporated IC chip package with directly connected leads
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
US6077724A (en) 1998-09-05 2000-06-20 First International Computer Inc. Multi-chips semiconductor package and fabrication method
JP4260263B2 (ja) * 1999-01-28 2009-04-30 株式会社ルネサステクノロジ 半導体装置
JP3871486B2 (ja) * 1999-02-17 2007-01-24 株式会社ルネサステクノロジ 半導体装置
JP4408475B2 (ja) * 1999-02-23 2010-02-03 三洋電機株式会社 ボンディングワイヤを採用しない半導体装置
US6265761B1 (en) * 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
US6307755B1 (en) * 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
JP4077118B2 (ja) * 1999-06-25 2008-04-16 富士通株式会社 半導体装置の製造方法および半導体装置製造用金型
US6448110B1 (en) * 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
JP3215686B2 (ja) * 1999-08-25 2001-10-09 株式会社日立製作所 半導体装置及びその製造方法
US6198163B1 (en) * 1999-10-18 2001-03-06 Amkor Technology, Inc. Thin leadframe-type semiconductor package having heat sink with recess and exposed surface
US6744124B1 (en) * 1999-12-10 2004-06-01 Siliconix Incorporated Semiconductor die package including cup-shaped leadframe
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
US6717260B2 (en) * 2001-01-22 2004-04-06 International Rectifier Corporation Clip-type lead frame for source mounted die
US6528880B1 (en) * 2001-06-25 2003-03-04 Lovoltech Inc. Semiconductor package for power JFET having copper plate for source and ribbon contact for gate
US7084488B2 (en) * 2001-08-01 2006-08-01 Fairchild Semiconductor Corporation Packaged semiconductor device and method of manufacture using shaped die
JP3868777B2 (ja) * 2001-09-11 2007-01-17 株式会社東芝 半導体装置
US7323361B2 (en) 2002-03-29 2008-01-29 Fairchild Semiconductor Corporation Packaging system for semiconductor devices

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