JP2006140329A - 半導体装置の製造方法 - Google Patents

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semiconductor device
wire
capillary
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Tominori Takahashi
富視 高橋
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Renesas Technology Corp
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Abstract

【課題】 半導体装置の製造歩留まり向上を図る。
【解決手段】 半導体装置の製造において、
ワイヤボンディング工程において、予め半導体チップ２の電極パッド３側の基準高さ位置（第１の基準高さ位置）は、高さ検出治具２２の第１の面２３ａにキャピラリ２０の先端を接触させて電極パッド３の高さ位置を検出することによって求め、半導体チップ２の周囲に配置されたリード４側の基準高さ位置（第２の基準高さ位置）は、高さ検出治具２３の第２の面２３ｂにキャピラリ２０の先端を接触させてリード４のボンディング面の高さ位置を検出することによって求める。
【選択図】 図１０

Description

本発明は、半導体装置の製造技術に関し、特に、半導体チップの電極パッドと前記半導体チップの周囲に配置された接続部とをワイヤで電気的に接続するワイヤボンディング工程を備えた半導体装置の製造技術に関するものである。
半導体装置の製造工程の１つに、半導体チップの電極パッド（ボンディングパッド）と半導体チップの周囲に配置された接続部とをワイヤで電気的に接続するワイヤボンディング工程がある。例えば、リードフレームを用いた半導体装置の製造では、半導体チップの主面に配置された電極パッドと、半導体チップの周囲に配置されたリードフレームのリード（接続部）とがワイヤで接続される。また、インターポーザと呼称される配線基板を用いた半導体装置の製造では、半導体チップの主面に配置された電極パッドと、半導体チップの周囲に配置された配線基板の電極パッド（接続部）とがワイヤで接続される。
ワイヤの接続方法としては、熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法が主として用いられている。また、２点間のワイヤ接続には、半導体チップの電極パッドを一次接続、半導体チップの周囲に配置された接続部を二次接続とする方式（正ボンディング方式）や、半導体チップの周囲に配置された接続部を一次接続、半導体チップの電極パッドを二次接続とする方式（逆ボンディング方式）が知られている。
ネイルヘッドボンディング法において、例えば正ボンディング方式の場合、半導体チップの電極パッドとワイヤとの接続は、電気トーチによりワイヤ先端を溶融して形成されたボールをキャピラリの先端で加圧（圧着）し、更に超音波振動を加えて金属間化合物を形成することによって行われる。一方、半導体チップの周囲に配置された接続部とワイヤとの接続は、先端が半導体チップの電極パッドに接続されたワイヤがキャピラリの移動によってループを描きながらキャピラリの先端から繰り出され、接続部にワイヤをキャピラリの先端で押し付ける（圧着する）ことによって行われる。ワイヤの一次接続及び二次接続が完了すると、ワイヤをキャピラリにクランプしつつキャピラリを上昇させることでワイヤは切断される。このような動作を繰り返すことによって、ワイヤのボンディング作業が行われる。
なお、半導体装置の製造におけるワイヤボンディングについては、例えば特開２００４−６４６５号公報に開示されている。また、同公報には、半導体装置の製造に使用されるワイヤボンディング装置も開示されている。
特開２００４−６４６５公報
ところで、ワイヤボンディング装置においては、２点間のワイヤ接続を良好に行うため、予め、半導体チップの電極パッドの高さ位置、及び半導体チップの周囲に配置された接続部の高さ位置を夫々検出して求めた基準高さ位置に基づいてキャピラリの高さ位置を制御している。半導体チップの電極パッド側の基準高さ位置（第１の基準高さ位置）は、半導体チップの電極パッドにキャピラリの先端を接触さて電極パッドの高さ位置を検出することによって求め、半導体チップの周囲に配置された接続部側の基準高さ位置（第２の基準高さ位置）は、接続部にキャピラリの先端を接触させて接続部の高さ位置を検出することによって求めている。
しかしながら、半導体チップの電極パッドの高さ位置、及び半導体チップの周囲に配置された接続部の高さ位置は、これらをキャピラリの先端で叩くことによって検出されるため、接続部においては問題ないが、半導体チップにおいては叩きによる衝撃によって電極パッド下の絶縁膜にクラックが生じ易く、半導体チップが不良になる場合がある。ワイヤボンディング装置においては、例えば５０万ワイヤ毎にキャピラリの交換を行っている。キャピラリの交換においては、キャピラリの先端位置が変化するため、キャピラリを交換した後、第１及び第２の基準高さ位置を求めてボンディング装置の制御システムに入力する必要がある。また、パッケージの多ピン化に伴い、１つの半導体装置に対するボンディングの回数は増加するため、半導体装置の生産数に対するキャピラリの交換頻度も増加する。従って、キャピラリを交換する毎に不良チップの発生が懸念されるため、半導体装置の製造歩留まりが低下する。
また、リードフレームを用いた半導体装置の製造を例にして説明するが、図１２（従来の基準高さの求め方を示す模式的断面図）に示すように、ワイヤボンディング工程では、半導体チップ２は、ダイパッド５に接着材１０を介在して接着固定されている。接着材１０は厚さにバラツキが生じ易いため、組み立て上ある程度の許容範囲が設定されている。例えば、２５μｍの厚さに対して±２４μｍの許容範囲が設定されている。即ち、接着材１０の厚さが最も厚い場合と、接着材１０の厚さが最も薄い場合とでは、半導体チップ２の電極パッド３の高さ位置に最大で４９μｍの高低差が生じる。第１の基準高さ位置は、半導体チップ２の電極パッド３にキャピラリ２０を接触させて電極パッドの高さ位置を検出することによって求めているため、第１の基準高さ位置と、製造においてワイヤを接続する電極パッドの高さ位置との高低差が最大で４９μｍになる。このような高低差は、ワイヤ接続不良の要因となり、半導体装置の製造歩留まりを低下させる。また、ワイヤ接続不良の原因となっている高低差は、接着材の厚さバラツキだけではなく、リードフレームの厚さバラツキでも生じる。更にこのような問題は、配線基板を用いた半導体装置の製造においても生じる。
本発明の目的は、半導体装置の製造歩留まり向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
上記目的は、専用の高さ検出治具にキャピラリの先端を接触させて第１の基準高さ及び第２の基準高さを検出することによって達成される。具体的には例えば以下のようにする。
（１）半導体装置の製造方法において、
（ａ）ボンディング装置のキャピラリを交換する工程と、
（ｂ）治具の第１の面に前記キャピラリの先端を接触させて、半導体チップの主面に配置された電極パッド側の第１の基準高さを求める工程と、
（ｃ）前記治具の第２の面に前記キャピラリの先端を当接して、前記半導体チップの周囲に配置された接続部側の第２の基準高さを求める工程と、
（ｄ）前記第１の基準高さに基づいて前記電極パッドにワイヤの第１の部分を前記キャピラリの先端で圧着する工程と、
（ｅ）前記第２の基準高さに基づいて前記接続部に前記ワイヤの第２の部分を前記キャピラリの先端で圧着する工程とを備える。
（２）前記手段（１）において、
前記半導体チップは、リードフレームのダイパッドに接着材を介在して接着固定されており、
前記接続部は、前記リードフレームのリードであり、
前記リードフレームの前記ダイパッド及び前記リードは、前記ボンディング装置のボンディングステージ上に配置されている。
（３）前記手段（１）において、
前記接続部は、前記配線基板の配線の一部からなる電極パッドであり、
前記配線基板は、前記ワイヤボンディング装置のボンディングステージ上に配置されている。
（４）前記手段（２）において、
前記ワイヤボンディング装置は、前記リードフレームを支持する搬送用レールを有し、
前記治具は、前記搬送用レールの一部で構成されている。
（５）前記手段（３）において、
前記ワイヤボンディング装置は、前記配線基板を支持する搬送用レールを有し、
前記治具は、前記搬送用レールの一部で構成されている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体装置の製造歩留まり向上を図ることができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態１では、リードフレームを用いたＱＦＮ Ｑuad Ｆlatpack Ｎon-Ｌeaded Ｐackage）型半導体装置の製造に本発明を適用した例について説明する。
図１乃至図１１は、本発明の実施形態１の半導体装置に係わる図であり、
図１は、半導体装置の内部構造を示す図（（ａ）は樹脂封止体の上部を除去した状態の模式的平面図、（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）、
図２は、半導体装置の製造に使用されるリードフレームの模式的平面図であり、
図３は、図２の一部を拡大した模式的平面図であり、
図４は、半導体装置の製造工程を示す模式的断面図であり、
図５は、半導体装置の製造工程を示すフローチャートであり、
図６は、半導体装置の製造に使用されるワイヤボンディング装置の概略構成を示す模式図であり、
図７は、図６のワイヤボンディング装置の一部を示す斜視図であり、
図８は、図６のワイヤボンディング装置のボンディングステージ上にリードフレームを配置した状態を示す模式的平面図であり、
図９において、（ａ）は図８のｂ−ｂ線に沿う模式的断面図、（ｂ）は図８のｃ−ｃ線に沿う模式的断面図であり、
図１０は、基準高さ位置の求め方を示す模式的断面図であり、
図１１は、半導体装置の製造において、ワイヤボンディング工程を示す図（（ａ）は一次接続を行った状態を示す模式的断面図，（ｂ）は二次接続を行った状態を示す模式的断面図）である。
本実施形態１のＱＦＮ型半導体装置１は、図１（（ａ），（ｂ））に示すように、半導体チップ２、複数のリード４、チップ支持体（ダイパッド，タブ）５、４本の吊りリード６、複数のボンディングワイヤ１１、及び樹脂封止体１２等を有するパッケージ構造になっている。半導体チップ２、複数のリード４、チップ支持体５、４本の吊りリード６、及び複数のボンディングワイヤ１１等は、樹脂封止体１２によって樹脂封止されている。
半導体チップ２は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態１では例えば正方形になっている。半導体チップ２は、これに限定されないが、例えば、半導体基板、この半導体基板の主面に形成された複数のトランジスタ素子、前記半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層、この多層配線層を覆うようにして形成された表面保護膜（最終保護膜）等を有する構成になっている。
半導体チップ２は、互いに反対側に位置する主面（回路形成面）及び裏面を有し、半導体チップ２の主面側には集積回路が構成されている。集積回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び多層配線層に形成された配線によって構成されている。
半導体チップ２の主面には、複数の電極パッド（ボンディングパッド）３が形成されている。複数の電極パッド３は、半導体チップ２の各辺に沿って配置されている。複数の電極パッド３は、半導体チップ２の多層配線層のうちの最上層の配線層に形成され、各々のボンディングパッド３に対応して半導体チップ２の表面保護膜に形成されたボンディング開口によって露出されている。
樹脂封止体１２は、厚さ方向と交差する平面形状が方形状になっている。樹脂封止体１２は、互いに反対側に位置する主面（上面）及び裏面（下面，実装面）を有し、樹脂封止体１２の平面サイズ（外形サイズ）は、半導体チップ２の平面サイズ（外形サイズ）よりも大きくなっている。
樹脂封止体１２は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の熱硬化性樹脂で形成されている。樹脂封止体１２の形成方法としては、大量生産に好適なトランスファ・モールディング法を用いている。トランスファ・モールディング法は、ポット、ランナー、樹脂注入ゲート、及びキャビティ等を備えた成形金型（モールド金型）を使用し、ポットからランナー及び樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体を形成する方法である。
樹脂封止型半導体装置の製造においては、複数の製品形成領域（デバイス形成領域）を有するリードフレームを使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に個別に樹脂封止する個別方式のトランスファ・モールディング法や、複数の製品形成領域を有するリードフレームを使用し、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファ・モールディング法が採用されている。本実施形態１の半導体装置１の製造では、例えば個別方式のトランスファ・モールディング法を採用している。
複数のリード４は、樹脂封止体１２の４辺に沿って配置されている。また、複数のリード４は、樹脂封止体１２の側面側から半導体チップ２に向かって延在している。
半導体チップ２の複数の電極パッド３は、複数のリード４と夫々電気的に接続されている。本実施形態１において、半導体チップ２の電極パッド３とリード４との電気的な接続は、ボンディングワイヤ１１で行われており、ボンディングワイヤ１１の一端部は、半導体チップ２の電極パッド３に接続され、ボンディングワイヤ１１一端部と反対側の他端部は、半導体チップ２の外側（周囲）において、リード４に接続されている。ボンディングワイヤ１１としては、例えば、金（Ａｕ）ワイヤを用いている。また、ボンディングワイヤ１１の接続方法としては、例えば、熱圧着に超音波振動を併用したネイルヘッドボンディング（ボールボンディング）法を用いている。また、ボンディングワイヤ１１の接続は、例えば、半導体チップ２の電極パッド３を一次接続、半導体チップの周囲に配置されたリードを二次接続とする方式（正ボンディング方式）で行われている。
複数のリード４の各々は、互いに反対側に位置する主面及び裏面を有し、リード４の裏面は樹脂封止体１２の裏面から露出し、外部接続用端子として使用されている。リード４の主面は、樹脂封止体１２の主面と裏面との間に位置し、ボンディングワイヤ１１が接続されるボンディング面として使用されている。リード４は、一端側が半導体チップ２と向かい合っており、他端側が樹脂封止体１２の側面から突出している。
チップ支持体５は、半導体チップ２の外形サイズよりも大きくなっており、その厚さは、リード４の厚さよりも薄くなっている。チップ支持体５は、互いに反対側に位置する主面及び裏面を有し、チップ支持体５の主面には接着材１０を介在して半導体チップ２の裏面が接着され、チップ支持体５の裏面は樹脂封止体１２の樹脂で覆われている。
４本の吊りリード６は、樹脂封止体１２の４つの角部からチップ支持体５に向かって延在している。吊りリード６は、チップ支持体５と一体的に形成され、かつこの樹脂封止体１２の角部からチップ支持体５の角部に向かって延びる第１の部分（チップ支持体５側）と、この第１部分と一体的に形成され、かつこの第１の部分から樹脂封止体１２の角部に向かって延びる第２の部分（樹脂封止体１２の角部側）とを有する構成になっている。第１の部分は、チップ支持体５とほぼ同一の厚さで形成され、樹脂封止体１２の内部に配置されている。第２の部分は、リード４の厚さとほぼ同一の厚さで形成され、リード４の裏面と同一側の面が樹脂封止体１２の裏面から露出している。
次に、半導体装置の製造に使用されるリードフレームについて、図２及び図３を用いて説明する。
図２に示すように、リードフレームＬＦは、例えば、外枠部及び内枠部を含むフレーム本体（支持体）７で区画された複数の製品形成領域（デバイス形成領域）８を行列状に配置した多連構造になっている。各製品形成領域８には、図３に示すように、複数のリード４、チップ支持体５、４本の吊りリード６等が配置されている。複数のリード４、４つのリード群に分かれて配置され、各リード群のリード４はフレーム本体７と一体的に形成されている。また、チップ支持体５は、４本の吊りリード６を介してフレーム本体７と一体的に形成されている。
このように構成されたリードフレームＬＦは、Ｃｕ（銅）、又はＣｕ系合金、又はＦｉ（鉄）−Ｎｉ（ニッケル）系合金等からなる金属板に、エッチング加工、又はプレス加工、又はエッチング加工及びプレス加工を施して所定のリードパターンを形成することによって製造される。
次に、半導体装置の製造について、図４及び図５を用いて説明する。
まず、図２に示すリードフレームＬＦを準備すると共に、図１に示す半導体チップ２を準備する。
次に、リードフレームＬＦの各製品形成領域８において、図４（ａ）に示すように、チップ支持体５の主面に接着材１０を塗布し（図５の〈１０１〉参照）、その後、図４（ｂ）に示すように、チップ支持体５に半導体チップ２を搭載する（図５の〈１０２〉参照）。半導体チップ２の搭載は、チップ支持体５の主面に接着材１０を介在して半導体チップ２の裏面を接着固定することによって行われる。
次に、リードフレームＬＦの各製品形成領域８において、図４（ｃ）に示すように、半導体チップ２の複数の電極パッドと、半導体チップ２の周囲に配置された複数のリード４とを複数のボンディングワイヤ１１で夫々電気的に接続する（図５の〈１０３〉参照）。ボンディングワイヤ１１は、半導体チップ２の電極パッド３を一次接続、リード４を二次接続とする正ボンディング方式のネイルヘッドボンディング法で行われる。
次に、図４（ｄ）に示すように、樹脂封止体１２を形成する（図５の〈１０４〉参照）。半導体チップ２、リード４、チップ支持体５、吊りリード６、ボンディングワイヤ１１等は、樹脂封止体１２によって封止され、リード４裏面は、樹脂封止体１２の裏面から露出する。樹脂封止体１２は、例えば個別方式のトランスファ・モールディング法で形成される。
次に、切断装置にリードフレームＬＦを搬送し、切断ラインに沿ってリード４を切断する（図５の〈１０５〉参照）。この工程により、図１に示す半導体装置１がほぼ完成する。
次に、半導体装置の製造に使用されるワイヤボンディング装置について、図６及び図７を用いて説明する。
ワイヤボンディング装置は、ローダ部とアンローダ部との間に図６に示すワイヤボンディング部３９を備えている。ワイヤボンディング部３９は、図６に示すように、基台となる平面ＸＹ方向に位置制御可能なＸＹテーブル４０を有する。このＸＹテーブル４０上には、図６及び図７に示すように、駆動部４１が取り付けられている。この駆動部４１には、ホーン２６が取り付けられ、かつＺ軸モータ４２によって平面ＸＹ方向に揺動又は上下Ｚ方向に動作するリフタアーム４３、試料を検出するための観測系（カメラ４４ａ及び鏡筒４４ｃ並びにそれらを連結する光学系４４ｂ）、ボンディングワイヤ１１を供給するとともにボンディングワイヤ１１の分断を行うワイヤ供給系４５、キャピラリ２０の先端（下端）から突出したボンディングワイヤ１１の先端を放電によって球状部とさせる放電電極４６等が設けられている。また、ワイヤボンディング部３９の処理部には、キャピラリ２０の作業領域に対応し、かつキャピラリ２０の下には、リードフレームＬＦを載置するボンディングステージ２１を含むボンディング・搬送系５１が配置され、更にリードフレームＬＦの側部を支持する搬送用レール２２（図８及び図９参照）が配置されている。
図８に示すように、搬送用レール２２には、その一部で構成された高さ検出治具２３が設けられている。高さ検出治具２３は、図９（ｂ）に示すように、半導体チップ２の電極パッド３の高さ位置を検出するための第１の面２３ａと、半導体チップ２の周囲に配置されたリード４の高さ位置（リード４の主面の高さ位置）を検出するための第２の面２３ｂとを有する構成になっている。
次に、半導体装置の製造工程中のワイヤボンディング工程について説明する。
ワイヤボンディング工程は、図６及び図７に示すボンディング装置によって実施される。まず、図８及び図９（ａ）に示すように、チップ支持体５に接着材１０を介在して半導体チップ２が接着されたリードフレームＬＦをボンディング装置のボンディングステージ２１上に配置する。チップ支持体５及びリード４はボンディングステージ２１上に配置される。リードフレームＬＦは、搬送用レール２２によって支持されながらローダ部からボンディングステージ２１上に配置される。
次に、一次接続として、半導体チップ２の電極パッド３にボンディングワイヤ１１を接続する。半導体チップ２の電極パッド３とボンディングワイヤ１１との接続は、キャピラリ２０の先端から突出するボンディングワイヤ１１の先端を電気トーチにより溶融してボール（球状部）を形成した後、超音波振動を加えながら、図１１（ａ）に示すように、半導体チップ２の電極パッド３にボンディングワイヤ１１の球状部をキャピラリ２０の先端で加圧（圧着）することによって行われる。
次に、二次接続として、半導体チップ２の周囲に配置されたリード４とボンディングワイヤ１１とを接続する。リード４とボンディングワイヤ１１との接続は、先端が半導体チップ２の電極パッド３に接続されたボンディングワイヤ１１がキャピラリ２０の移動によってループを描きながらキャピラリ２０の先端から繰り出され、図１１（ｂ）に示すように、リード４にボンディングワイヤ１１をキャピラリ２０の先端で押し付ける（圧着）することによって行われる。
ボンディングワイヤ１１の一次接続及び二次接続が完了すると、ボンディングワイヤ１１をキャピラリ２０にクランプしつつキャピラリ２０を上昇させることでボンディングワイヤ１１は切断される。このような動作を繰り返すことによって、ボンディングワイヤ１１のボンディング作業が行われる。
ところで、ワイヤボンディング装置においては、２点間のワイヤ接続を良好に行うため、予め、半導体チップ２の電極パッド３の高さ位置、及び半導体チップ２の周囲に配置されたリード（接続部）４の高さ位置を夫々検出して求めた基準高さ位置に基づいてキャピラリ２０の高さ位置を制御している。本実施形態１のワイヤボンディング装置は、半導体チップ２の電極パッド３の高さ位置を検出するための第１の面２３ａと、半導体チップ２の周囲に配置されたリード４の高さ位置（リード４の主面の高さ位置）を検出するための第２の面２３ｂとを有する高さ検出治具２３を備えている。従って、半導体チップ２の電極パッド３側の基準高さ位置（第１の基準高さ位置）は、図１０に示すように、高さ検出治具２３の第１の面２３ａにキャピラリ２０の先端を接触させて電極パッド３の高さ位置を検出することによって求め、半導体チップ２の周囲に配置されたリード４側の基準高さ位置（第２の基準高さ位置）は、図１０に示すように、高さ検出治具２３の第２の面２３ｂにキャピラリ２０の先端を接触させてリード４のボンディング面の高さ位置を検出することによって求める。すなわち、一次接続する第１の面２３ａを基点として、一次接続する第１の面２３ａから二次接続する第２の面２３ｂまでの高低差を検出することによって求められる。
ここで、ワイヤボンディング装置においては、例えば５０万ワイヤ毎にキャピラリ２０の交換を行っている。キャピラリ２０の交換においては、キャピラリ２０の先端位置が変化するため、キャピラリ２０を交換した後、第１及び第２の基準高さ位置を求めてボンディング装置の制御システムに入力する必要がある。
キャピラリ２０を交換する場合は、図５に示すように、キャピラリ２０を交換し（〈１１１〉）、その後、第１及び第２の基準高さ位置を求め（〈１１２〉）、
その後、ワイヤボンディング工程において、第１の基準高さ位置に基づいて半導体チップ２の電極パッド３にボンディングワイヤ１１をキャピラリ２０の先端で圧着することにより両者を接続し、その後、第２の基準高さ位置に基づいてリード４のボンディング面にボンディングワイヤ１１をキャピラリ２０の先端で圧着することにより両者を接続する。第１及び第２の基準高さ位置は、前述したように、専用の高さ検出治具２３を用いて求める。
このように、専用の高さ検出治具２３を用いてキャピラリ２０の高さ制御に必要な第１及び第２の基準高さ位置を求めることにより、半導体チップ２の電極パッド３を叩く必要がないため、従来のように半導体チップの電極パッドを叩いて電極パッド側の第１の基準高さ位置を求める場合と比較して、半導体チップ２の不良を抑制することができる。この結果、半導体装置１の製造歩留まり向上を図ることができる。
また、高さ検出治具２３を搬送用レール２２の一部で構成することにより、装置構成を複雑化することなく、簡単に高さ検出治具２３をボンディングワイヤ装置に設けることができる。
また、接着材１０の厚さバラツキに起因する、第１の基準高さ位置と、製造においてボンディングワイヤ１１を接続する電極パッド３の高さ位置との高低差を小さくすることができるので、この高低差に起因するワイヤ接続不良を抑制することができる。この結果、半導体装置１の製造歩留まり向上を図ることができる。
なお、実施形態１では、半導体チップ２の電極パッド３を一次接続、リード４を二次接続とする正ボンディングについて説明したが、本発明は、リード４を一次接続、半導体チップ２の電極パッド３を二次接続とする逆ボンディングにおいても適用することができる。
（実施形態２）
本実施形態２では、インターポーザと呼称される配線基板を用いたＣＳＰ（Ｃhip Ｓize Ｐackage）型半導体装置に本発明を適用した例について説明する。
図１３乃至図１７は、本発明の実施形態２であるＣＳＰ型半導体装置に係わる図であり、
図１３は、半導体装置の内部構造を示す図（（ａ）は樹脂封止体の上部を除去した状態の模式的平面図、（ｂ）は（ａ）のｄ−ｄ線に沿う模式的断面図）であり、
図１４は、半導体装置の製造に使用される多数個取り配線基板の模式的平面図であり、
図１５は、半導体装置の製造工程を示す模式的断面図であり、
図１６は、半導体装置の製造において、ワイヤボンディング工程を示す図（（ａ）は一次接続を行った状態を示す模式的断面図，（ｂ）は二次接続を行った状態を示す模式的断面図であり、
図１７は、本発明の実施形態２において、基準高さ位置の求め方を示す模式的断面図である。
図１３に示すように、本実施形態２のＣＳＰ型半導体装置１ａは、インターポーザと呼ばれる配線基板３３の主面に半導体チップ２を実装し、配線基板３３の主面と反対側の裏面に突起状電極としてボール状の半田バンプ３６を複数配置したパッケージ構造になっている。
配線基板３３は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態２では例えば正方形になっている。配線基板３３は、これに限定されないが、例えば、コア材と、このコア材の主面を覆うようにして形成された第１の保護膜と、このコア材の主面と反対側の裏面を覆うようにして形成された第２の保護膜とを有する構成になっている。コア材は、例えば、その主面、裏面及び内部に配線を有する多層配線構造になっている。コア材の各絶縁層は、例えばガラス繊維にエポキシ系、若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成されている。コア材の各配線層は、例えば、Ｃｕを主成分とする金属膜で形成されている。第１の保護膜は、主にコア材の主面に形成された最上層の配線を保護する目的で形成され、第２の保護膜は、主にコア材の裏面に形成された最下層の配線を保護する目的で形成されている。第１及び第２の保護膜としては、例えば絶縁性の樹脂膜が用いられている。
配線基板３３の主面にはチップ搭載領域（素子搭載領域）が配置され、このチップ搭載領域には接着材１０を介在して半導体チップ２の裏面が接着固定されている。また、配線基板３３主面には、接続部として例えば複数の電極パッド３４が配置されている。本実施形態２において、複数の電極パッド３４は半導体チップ１（チップ搭載領域）の周囲に配置されている。また、配線基板３３の裏面には、接続部として複数の電極パッド３５が配置され、この複数の電極パッド３５には突起状電極として例えば半田バンプ３６が夫々固着されている。
半導体チップ１の周囲に配置されている複数の電極パッド３４は、配線基板３３の主面に配置された複数の配線の各々の一部で形成され、配線基板３３の裏面に配置されている複数の電極パッド３５は、配線基板３３の裏面に配置された複数の配線の各々の一部で形成されている。
半導体チップ２の複数の電極パッド３は、配線基板３３の複数の電極パッド３４と夫々電気的に接続されている。本実施形態２において、半導体チップ２の電極パッド３と配線基板３３の主面に配置された電極パッド３４との電気的な接続は、ボンディングワイヤ１１で行われている。ボンディングワイヤ１１の一端部側は、半導体チップ２の電極パッド３に接続され、ボンディングワイヤ１１の一端部側と反対側の他端部側は、配線基板３３の電極パッド３４に接続されている。
半導体チップ２、複数のボンディングワイヤ１１等は、配線基板３３の主面側に選択的に形成された樹脂封止体１２によって樹脂封止されている。樹脂封止体１２は、トランスファモールディング法によって形成されている。
樹脂封止体１２及び配線基板３３は、ほぼ同一の平面サイズになっており、樹脂封止体１２及び配線基板３３の側面は面一になっている。本実施形態２の半導体装置は、複数の製品形成領域を有する多数個取り配線基板（マルチ配線基板）を使用し、この多数個取り配線基板の複数の製品形成領域に実装された複数の半導体チップを一括して樹脂封止する樹脂封止体（一括用樹脂封止体）を形成した後、前記多数個取り配線基板及び一括用樹脂封止体を複数の個片に分割することによって製造される。
次に、本実施形態２の半導体装置の製造に使用される多数個取り配線基板（マルチ配線基板）について説明する。
図１４に示すように、多数個取り配線基板３０は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態２では長方形になっている。多数個取り配線基板３０の主面（チップ搭載面）にはモールド領域１２ａが設けられ、このモールド領域１２ａの中には複数の製品形成領域（デバイス形成領域）３１が設けられ、この各々の製品形成領域３１の中にはチップ搭載領域３２が設けられている。半導体装置１ａの製造において、各々のチップ搭載領域３２には、半導体チップ２が搭載され、モールド領域１２ａには、各々のチップ搭載領域３２に搭載された複数の半導体チップ２を一括して樹脂封止する樹脂封止体１２が形成される。
各製品形成領域３１は、分離領域によって区画され、基本的に図１３に示す配線基板３３と同様の構造及び平面形状になっている。配線基板３３は、多数個取り配線基板３０の複数の製品形成領域３１を各々個片化することによって形成される。本実施形態２において、多数個取り配線基板３０は、これに限定されないが、例えば、Ｘ方向に６個，Ｙ方向に２個の行列配置（６×２）で配置された計６個の製品形成領域３１を有する構成になっている。
次に、本実施形態２の半導体装置の製造について、図１５を用いて説明する。
まず、図１４に示す多数個取り配線基板３０を準備すると共に、図１３に示す半導体チップ２を準備する。
次に、多数個取り配線基板３０の主面の各製品形成領域３１において、チップ搭載領域に接着材１０を配置し、その後、図１５（ａ）に示すように、チップ搭載領域に半導体チップ２を搭載する。半導体チップ２の搭載は、チップ搭載領域に接着材１０を介在して半導体チップ２の裏面を接着固定することによって行われる。
次に、多数個取り配線基板３０の主面の各製品形成領域３１において、図１５（ｂ）に示すように、製品形成領域３１の複数の電極パッド３４と、この製品形成領域３１に搭載された半導体チップ２の複数の電極パッド３とを複数のボンディングワイヤ１１で夫々電気的に接続する。ボンディングワイヤ１１は、半導体チップ２の電極パッド３を一次接続、製品形成領域３１の電極パッド３４を二次接続とする正ボンディング方式のネイルヘッドボンディング法で行われる。
次に、多数個取り配線基板３０の主面に実装された複数の半導体チップ２を一括して樹脂封止し、図１５（ｃ）に示すように、多数個取り配線基板３０の主面上に樹脂封止体１２を形成する。樹脂封止体１２は、多数個取り配線基板３０の主面のモールド領域（１２ａ）に、複数の製品形成領域３１を覆うようにして形成され、各製品形成領域３１の半導体チップ２及びボンディングワイヤ１１等は、１つの樹脂封止体１２によって樹脂封止される。樹脂封止体１２は、多数個取り配線基板３０の複数ある製品形成領域３１を一括して覆うキャビティを備えた成形金型を使用し、この成形金型のキャビティの内部に熱硬化性樹脂を注入して行う一括方式のトランスファモールド法で形成される。
次に、多数個取り配線基板３０の主面と反対側の裏面に、各製品形成領域３１に対応して複数の半田バンプ３６を形成する。半田バンプ３６は、例えば、多数個取り配線基板３０の裏面の電極パッド３５上にボール供給法で半田ボールを供給し、その後、半田ボールを溶融して電極パッド３５との接合を行うことによって形成される。
次に、図１５（ｄ）に示すように、多数個取り配線基板３０及び樹脂封止体１２を複数の個片に分割する。この分割は、多数個取り配線基板３０の分離領域に沿って多数個取り配線基板３０及び樹脂封止体１２を例えばダイシングすることによって行われる。ダイシングは、ダイシングテープ３７に樹脂脂封体１２を接着固定した状態で行う。この工程により、図１に示す半導体装置１ａがほぼ完成する。
次に、半導体装置の製造工程中のワイヤボンディング工程について説明する。
ワイヤボンディング工程は、前述の実施形態１と同様に、図６及び図７に示すワイヤボンディング装置によって実施される。まず、図１６（ａ）に示すように、ワイヤボンディング装置のボンディングステージ２１上に多数個取り配線基板３０を配置する。多数個取り配線基板３０は、搬送用レール２２によって支持されながらローダ部からボンディングステージ２１上に配置される。
次に、一次接続として、半導体チップ２の電極パッド３にボンディングワイヤ１１を接続する。半導体チップ２の電極パッド３とボンディングワイヤ１１との接続は、キャピラリ２０の先端から突出するボンディングワイヤ１１の先端を電気トーチにより溶融してボール（球状部）を形成した後、超音波振動を加えながら、図１６（ａ）に示すように、半導体チップ２の電極パッド３にボンディングワイヤ１１の球状部をキャピラリ２０の先端で加圧（圧着）することによって行われる。
次に、二次接続として、半導体チップ２の周囲に配置された電極パッド（接続部）３４とボンディングワイヤ１１とを接続する。電極パッド３４とボンディングワイヤ１１との接続は、先端が半導体チップ２の電極パッド３に接続されたボンディングワイヤ１１がキャピラリ２０の移動によってループを描きながらキャピラリ２０の先端から繰り出され、図１６（ｂ）に示すように、電極パッド３４にボンディングワイヤ１１をキャピラリ２０の先端で押し付ける（圧着する）ことによって行われる。
ボンディングワイヤ１１の一次接続及び二次接続が完了すると、ボンディングワイヤ１１をキャピラリ２０にクランプしつつキャピラリ２０を上昇させることでボンディングワイヤ１１は切断される。このような動作を繰り返すことによって、ボンディングワイヤ１１のボンディング作業が行われる。
本実施形態２のワイヤボンディング装置は、前述の実施形態１と同様に、図１７に示す高さ検出治具２４を備えている。高さ検出治具２４は、半導体チップ２の電極パッド３の高さ位置を検出するための第１の面２４ａと、半導体チップ２の周囲に配置された電極パッド（接続部）３４の高さ位置を検出するための第２の面２４ｂとを有する構成になっている。本実施形態２の高さ検出治具２４は、前述の実施形態１と同様に、例えば搬送用レール２２の一部に構成されている。
半導体チップ２の電極パッド３側の基準高さ位置（第１の基準高さ位置）は、図１７に示すように、高さ検出治具２４の第１の面２４ａにキャピラリ２０の先端を接触させて電極パッド３の高さ位置を検出することによって求め、半導体チップ２の周囲に配置された電極パッド３４側の基準高さ位置（第２の基準高さ位置）は、図１７に示すように、高さ検出治具２４の第２の面２４ｂにキャピラリ２０の先端を接触させて電極パッド３４の高さ位置を検出することによって求める。すなわち、一次接続する第１の面２３ａを基点として、一次接続する第１の面２３ａから二次接続する第２の面２３ｂまでの高低差を検出することによって求められる。
キャピラリ２０を交換する場合は、キャピラリ２０を交換し（図５の〈１１１〉参照）、その後、高さ検出治具２４を用いて、半導体チップ２の電極パッド３側の高さ基準位置（第１の高さ基準位置）、及び多数個取り配線基板３０の電極パッド３４側の高さ基準位置（第２の高さ基準位置）を求め（図５の〈１１２〉参照）、その後、ワイヤボンディング工程において、第１の基準高さ位置に基づいて半導体チップ２の電極パッド３にボンディングワイヤ１１をキャピラリ２０の先端で圧着することにより両者を接続し、その後、第２の基準高さ位置に基づいて電極パッド３４にボンディングワイヤ１１をキャピラリ２０の先端で圧着することにより両者を接続する。
このように、専用の高さ検出治具２４を用いてキャピラリ２０の高さ制御に必要な第１及び第２の基準高さ位置を求めることにより、本実施形態２においても、前述の実施形態１と同様の効果が得られる。
なお、実施形態２では、半導体チップ２の電極パッド３を一次接続、多数個取り配線基板３０の電極パッド３４を二次接続とする正ボンディングについて説明したが、本発明は、多数個取り配線基板３０の電極パッドリード３４を一次接続、半導体チップ２の電極パッド３を二次接続とする逆ボンディングにおいても適用することができる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、本発明は、半導体チップの外形サイズよりも大きいチップ支持体を適用する例について開示したが、半導体チップの外形サイズよりも小さいチップ支持体を適用することも可能である。
本発明の実施形態１である半導体装置の内部構造を示す図（（ａ）は樹脂封止体の上部を除去した状態の模式的平面図、（ｂ）は（ａ）のａ−ａ線に沿う模式的断面図）である。 本発明の実施形態１である半導体装置の製造に使用されるリードフレームの模式的平面図である。 図２の一部を拡大した模式的平面図である。 本発明の実施形態１である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造工程を示すフローチャートである。 本発明の実施形態１である半導体装置の製造に使用されるワイヤボンディング装置の概略構成を示す模式図である。 図６のワイヤボンディング装置の一部を示す斜視図である。 図６のワイヤボンディング装置のボンディングステージ上にリードフレームを配置した状態を示す模式的平面図である。 （ａ）は図８のｂ−ｂ線に沿う模式的断面図、（ｂ）は図８のｃ−ｃ線に沿う模式的断面図である。 本発明の実施形態１において、基準高さ位置の求め方を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造において、ワイヤボンディング工程を示す図（（ａ）は一次接続を行った状態を示す模式的断面図，（ｂ）は二次接続を行った状態を示す模式的断面図である。 従来の基準高さ位置の求め方を示す模式的断面図である。 本発明の実施形態２である半導体装置の内部構造を示す図（（ａ）は樹脂封止体の上部を除去した状態の模式的平面図、（ｂ）は（ａ）のｄ−ｄ線に沿う模式的断面図）である。 本発明の実施形態２である半導体装置の製造に使用される多数個取り配線基板の模式的平面図である。 本発明の実施形態２である半導体装置の製造工程を示す模式的断面図である。 本発明の実施形態１である半導体装置の製造において、ワイヤボンディング工程を示す図（（ａ）は一次接続を行った状態を示す模式的断面図，（ｂ）は二次接続を行った状態を示す模式的断面図である。 本発明の実施形態２において、基準高さ位置の求め方を示す模式的断面図である。
符号の説明
１，１ａ…半導体装置、２…半導体チップ、３…電極パッド、４…リード（接続部）、５…チップ支持体、６…吊りリード、７…フレーム本体、８…製品形成領域、１０…接着材、１１…ボンディングワイヤ、１２…樹脂封止体、２０…キャピラリ（ボンディングツール）、２１…ボンディングステージ、２２…搬送用レール、２３，２４…高さ検知治具、ＬＦ…リードフレーム、
３０…多数個取り配線基板、３１…製品形成領域、３２…チップ搭載領域、３３…配線基板、３４…電極パッド（接続部）、３５…電極パッド、３６…半田バンプ、３７…ダイシングテープ。

Claims (5)

  1. （ａ）ボンディング装置のキャピラリを交換する工程と、
    （ｂ）治具の第１の面に前記キャピラリの先端を接触させて、半導体チップの主面に配置された電極パッド側の第１の基準高さを求める工程と、
    （ｃ）前記治具の第２の面に前記キャピラリの先端を当接して、前記半導体チップの周囲に配置された接続部側の第２の基準高さを求める工程と、
    （ｄ）前記第１の基準高さに基づいて前記電極パッドにワイヤの第１の部分を前記キャピラリの先端で圧着する工程と、
    （ｅ）前記第２の基準高さに基づいて前記接続部に前記ワイヤの第２の部分を前記キャピラリの先端で圧着する工程とを備えたことを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記半導体チップは、リードフレームのダイパッドに接着材を介在して接着固定されており、
    前記接続部は、前記リードフレームのリードであり、
    前記リードフレームの前記ダイパッド及び前記リードは、前記ボンディング装置のボンディングステージ上に配置されていることを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記接続部は、前記配線基板の配線の一部からなる電極パッドであり、
    前記配線基板は、前記ワイヤボンディング装置のボンディングステージ上に配置されていることを特徴とする半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記ワイヤボンディング装置は、前記リードフレームを支持する搬送用レールを有し、
    前記治具は、前記搬送用レールの一部で構成されていることを特徴とする半導体装置の製造方法。
  5. 請求項３に記載の半導体装置の製造方法において、
    前記ワイヤボンディング装置は、前記配線基板を支持する搬送用レールを有し、
    前記治具は、前記搬送用レールの一部で構成されていることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009267414A (ja) * 2008-04-25 2009-11-12 Sts Semiconductor & Telecommunications Co Ltd 幅広リードフレーム用の半導体パッケージ製造装置及びこれを利用した半導体パッケージ製造方法

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