JP5562780B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5562780B2
JP5562780B2 JP2010210916A JP2010210916A JP5562780B2 JP 5562780 B2 JP5562780 B2 JP 5562780B2 JP 2010210916 A JP2010210916 A JP 2010210916A JP 2010210916 A JP2010210916 A JP 2010210916A JP 5562780 B2 JP5562780 B2 JP 5562780B2
Authority
JP
Japan
Prior art keywords
lead
chip
chip mounting
tab
suspension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010210916A
Other languages
English (en)
Other versions
JP2010283394A (ja
Inventor
賢治 天野
一 長谷部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010210916A priority Critical patent/JP5562780B2/ja
Publication of JP2010283394A publication Critical patent/JP2010283394A/ja
Application granted granted Critical
Publication of JP5562780B2 publication Critical patent/JP5562780B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体製造技術に関し、特に、吊りリードにめっきが施される半導体装置の製造に適用して有効な技術に関する。
ＱＦＮ（Quad Flat Non-leaded Package) 型の半導体装置は、半導体チップを支持するタブと、半導体チップが樹脂封止されて形成された封止部と、タブを支持するタブ吊りリードと、封止部の裏面の周縁部に露出する複数のリードとからなり、タブは封止用樹脂によって封止され、かつ小タブ構造のものである（例えば、特許文献１参照）。また、リードの先端部にメッキを施さない部位を残しつつ、ボンディングエリアにメッキを施す技術がある（例えば、特許文献２参照）。
国際公開番号ＷＯ０１／００３１８６号公報（図４０） 特開平９−２１９４８６号公報
ＱＦＮなどの半導体装置では、その組み立てにおいて各リードにワイヤ接続用の銀めっきが塗布されたリードフレームを用いて組み立てを行う。リードフレームのリードに銀めっきを塗布する際には、マスクを介して銀めっきを塗布するが、その際、マスクの位置合わせ精度は、半導体装置の小型化や狭ピッチ化に伴って低下する。その結果、リードフレームのタブと連結する吊りリード上にも銀めっきが塗布される。
本発明者は、吊りリード上に銀めっきが塗布されたリードフレームを用いた半導体装置の組み立てについて検討した結果、以下のような問題を見出した。
ＱＦＮにおいてタブを封止体に内蔵する構造が知られている。タブを内蔵する手段の１つとして、吊りリードにタブ上げのための折り曲げ部を形成して、タブの高さを各リードより高くし、これにより、樹脂封止時に樹脂をタブの裏面側にも回り込ませて封止体の内部にタブを埋め込むものである。
そこで、リードフレームの製造段階で、図２５に示す比較例のように、オフセット金型９を用いてリードフレーム１の吊りリード１ｅにオフセット加工を施し、これによって折り曲げ部１ｊを形成している。
ところが、前記したように半導体装置の小型化や狭ピッチ化に伴って、リードフレーム１の各リードへの銀めっき塗布時のマスクの位置合わせ精度が低下しており、吊りリード上にも銀めっき膜８が形成される。形成された銀めっき膜８のタブ側の端部付近がオフセット金型９で覆われない位置に形成されている場合がある。
この状態でオフセット加工を行うと、図２５のオフセット加工後に示すように、銀めっき膜８の一部（タブ側の端部）が潰されずに突出した状態で残ってしまうことがある。
潰されずに残った銀めっき膜８は、図２６の比較例に示すように半導体装置の組み立てのダイボンディング工程で半導体チップ２の端部と接触し、その結果、図２７の比較例に示すように半導体チップ２にクラック１２が形成されることが問題となる。
すなわち、図２６の比較例に示すように、ダイボンディング工程で半導体チップ２を吸着して移載するコレット１０にはその吸着面１０ａに遊びが形成されているため、半導体チップ２はタブ１ｂに対して水平に保持されていないことが多い。または、タブ１ｂ上のダイボンド材６が半導体チップ２によって潰されていく過程で半導体チップ２が斜めに配置されてしまうこともある。
これにより、ダイボンディング時に、半導体チップ２の端部が銀めっき８に衝突して吊りリード１ｅ上を半導体チップ２が滑走できないため、半導体チップ２にクラック１２が形成されたり、またはカケが形成されたりする。
その結果、半導体装置の電気的特性が確保できない等、半導体装置の信頼性が低下することが問題である。
なお、前記特許文献１（国際公開番号ＷＯ０１／００３１８６号公報）には、吊りリード上に形成されるワイヤ接続用の銀めっき、および吊りリードのオフセット加工、さらには銀めっきとオフセット金型の位置関係等についての記載は全く無い。すなわち、仮に吊りリード上に銀めっき膜が形成されたとしても、突出した部分を残さないように銀めっき膜の全てをオフセット加工により潰す手段についても、一切開示していない。
本発明の目的は、半導体装置のダイボンディング工程におけるチップクラックやチップカケを防止することができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の信頼性の向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、以下の工程を含むものである。（ａ）チップ搭載部、金属めっき膜がそれぞれの一部に形成され、前記チップ搭載部の周囲に配置された複数のリード、及び折り曲げ部をそれぞれ備え、一端部、及び前記一端部とは反対側で、前記一端部よりも前記チップ搭載部から遠くに位置する他端部を備えた金属めっき膜がそれぞれの前記折り曲げ部を含む部分に形成され、前記チップ搭載部を支持する複数の吊りリードを有するリードフレームを準備する工程；（ｂ）前記（ａ）工程の後、主面、及び前記主面に形成された複数のパッドを有する半導体チップを前記チップ搭載部上に搭載する工程；（ｃ）前記（ｂ）工程の後、前記複数のリードのそれぞれの前記一部に形成された前記金属めっき膜及び複数のワイヤを介して、前記半導体チップの前記複数のパッドと前記複数のリードをそれぞれ電気的に接続する工程；ここで、前記折り曲げ部は、以下の工程により形成される、（ｄ１）段差面を備えた上型、及び前記上型と対向する下型を有するオフセット金型を準備する工程；（ｄ２）前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部が前記上型と前記下型との間に位置するように、前記複数の吊りリードのそれぞれを前記上型と前記下型との間に配置する工程；（ｄ３）前記折り曲げ部を形成するために、前記複数の吊りリードのそれぞれを前記上型及び前記下型でクランプし、前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部が前記複数の吊りリードのそれぞれの表面から突出しないように、前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部を平坦化する工程。
また、本発明は、以下の工程を含むものである。（ａ）チップ搭載部、金属めっき膜がそれぞれの一部に形成され、前記チップ搭載部の周囲に配置された複数のリード、及び折り曲げ部をそれぞれ備え、一端部、及び前記一端部とは反対側で、前記一端部よりも前記チップ搭載部から遠くに位置する他端部を備えた金属めっき膜がそれぞれの前記折り曲げ部を含む部分に形成され、前記チップ搭載部を支持する複数の吊りリードを有するリードフレームを準備する工程；（ｂ）前記（ａ）工程の後、主面、及び前記主面に形成された複数のパッドを有し、前記チップ搭載部の外形寸法よりも大きい半導体チップを前記チップ搭載部上に搭載する工程；（ｃ）前記（ｂ）工程の後、前記複数のリードのそれぞれの前記一部に形成された前記金属めっき膜及び複数のワイヤを介して、前記半導体チップの前記複数のパッドと前記複数のリードをそれぞれ電気的に接続する工程；ここで、前記折り曲げ部は、以下の工程により形成される、（ｄ１）段差面を備えた上型、及び前記上型と対向する下型を有するオフセット金型を準備する工程；（ｄ２）前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部が前記上型と前記下型との間に位置するように、前記複数の吊りリードのそれぞれを前記上型と前記下型との間に配置する工程；（ｄ３）前記折り曲げ部を形成するために、前記複数の吊りリードのそれぞれを前記上型及び前記下型でクランプし、前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部が前記複数の吊りリードのそれぞれの表面から突出しないように、前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部を平坦化する工程。
さらに、本発明は、以下の工程を含むものである。（ａ）チップ搭載部、金属めっき膜がそれぞれの一部に形成され、前記チップ搭載部の周囲に配置された複数のリード、及び折り曲げ部をそれぞれ備え、一端部、及び前記一端部とは反対側で、前記一端部よりも前記チップ搭載部から遠くに位置する他端部を備えた金属めっき膜がそれぞれの前記折り曲げ部を含む部分に形成され、前記チップ搭載部を支持する複数の吊りリードを有するリードフレームを準備する工程；（ｂ）前記（ａ）工程の後、主面、及び前記主面に形成された複数のパッドを有し、前記チップ搭載部の外形寸法よりも大きい半導体チップを準備し、前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部が前記半導体チップで覆われるように、前記半導体チップを前記チップ搭載部上に搭載する工程；（ｃ）前記（ｂ）工程の後、前記複数のリードのそれぞれの前記一部に形成された前記金属めっき膜及び複数のワイヤを介して、前記半導体チップの前記複数のパッドと前記複数のリードをそれぞれ電気的に接続する工程；ここで、前記折り曲げ部は、以下の工程により形成される、（ｄ１）段差面を備えた上型、及び前記上型と対向する下型を有するオフセット金型を準備する工程；（ｄ２）前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部が前記上型と前記下型との間に位置するように、前記複数の吊りリードのそれぞれを前記上型と前記下型との間に配置する工程；（ｄ３）前記折り曲げ部を形成するために、前記複数の吊りリードのそれぞれを前記上型及び前記下型でクランプし、前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部が前記複数の吊りリードのそれぞれの表面から突出しないように、前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部を平坦化する工程。
また、本発明は、チップ搭載部と、金属めっき膜がそれぞれの一部に形成され、前記チップ搭載部の周囲に配置された複数のリードと、折り曲げ部をそれぞれ備え、一端部、及び前記一端部とは反対側で、前記一端部よりも前記チップ搭載部から遠くに位置する他端部を備えた金属めっき膜がそれぞれの前記折り曲げ部を含む部分に形成され、前記チップ搭載部を支持する複数の吊りリードと、主面、及び前記主面に形成された複数のパッドを有し、前記チップ搭載部上に搭載された半導体チップと、前記半導体チップの前記複数のパッドと前記複数のリードのそれぞれの前記一部に形成された前記金属めっき膜とをそれぞれ電気的に接続する複数のワイヤと、を含み、前記複数の吊りリードのそれぞれに形成された前記金属めっき膜の前記一端部は、前記複数の吊りリードのそれぞれの表面から突出していないものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
吊りリード上に形成されたワイヤ接続用の金属めっきのタブ側の端部の厚さが、リード上のワイヤ接続用の金属めっきより薄く形成されたリードフレームを準備し、その後、タブ上に半導体チップを搭載することにより、吊りリード上の金属めっきは潰されているため、ダイボンディング時に半導体チップが金属めっきと接触することを防止できる。これにより、ダイボンディング時に半導体チップが金属めっきと接触することなくタブ上で滑走することができ、ダイボンディング時の半導体チップへのダメージが小さくなるため、半導体装置におけるチップクラックやチップカケを防止することができる。
本発明の実施の形態１の半導体装置の構造の一例を示す平面図である。 図１に示す半導体装置の構造の一例を示す側面図である。 図１に示す半導体装置の構造の一例を示す裏面図である。 図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図１に示すＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。 図４に示すＢ部の構造の一例を拡大して示す部分拡大断面図である。 図５に示すＤ部の構造の一例を拡大して示す部分拡大断面図である。 図１に示す半導体装置の封止体を透過してその内部構造の一例を示す平面図である。 図１に示す半導体装置の組み立てに用いられるリードフレームへの金属めっきの形成方法の一例を示す平面図と断面図である。 図９に示すリードフレームの吊りリードのオフセット加工方法の一例を示す部分断面図である。 図１０に示すリードフレームの吊りリードのオフセット加工後の構造の一例を示す平面図及び部分断面図である。 図１に示す半導体装置の組み立てにおけるダイボンディングの手順の一例を示す平面図及び部分断面図である。 図１２に示すダイボンディング終了後の構造の一例を示す平面図及び部分断面図である。 図１３に示すＧ部における半導体チップの滑走状態の一例を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の封止体を透過してその内部構造を示す平面図である。 図１５に示す変形例の半導体装置において吊りリードに沿って切断した構造を示す断面図である。 本発明の実施の形態１の変形例の吊りリードのオフセット方法を示す部分断面図である。 本発明の実施の形態１の変形例の半導体装置の組み立て手順を示す平面図及び部分断面図である。 図１８に示す組み立て手順によって製造された変形例の半導体装置の構造を示す部分断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す平面図である。 図２０に示す半導体装置の構造の一例を示す側面図である。 図２０に示す半導体装置の構造の一例を示す裏面図である。 図２０に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図２０に示すＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。 比較例のリードフレームの吊りリードのオフセット加工方法を示す部分断面図である。 比較例のダイボンディングの手順を示す部分断面図である。 図２６の比較例のＨ部における半導体チップの滑走不可状態を示す部分断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す平面図、図２は図１に示す半導体装置の構造の一例を示す側面図、図３は図１に示す半導体装置の構造の一例を示す裏面図、図４は図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図５は図１に示すＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。さらに、図６は図４に示すＢ部の構造の一例を拡大して示す部分拡大断面図、図７は図５に示すＤ部の構造の一例を拡大して示す部分拡大断面図、図８は図１に示す半導体装置の封止体を透過してその内部構造の一例を示す平面図である。さらに、図９は図１に示す半導体装置の組み立てに用いられるリードフレームへの金属めっきの形成方法の一例を示す平面図と断面図、図１０は図９のリードフレームの吊りリードのオフセット加工方法の一例を示す部分断面図、図１１は図１０のリードフレームの吊りリードのオフセット加工後の構造の一例を示す平面図及び部分断面図である。
また、図１２は図１に示す半導体装置の組み立てにおけるダイボンディングの手順の一例を示す平面図及び部分断面図、図１３は図１２に示すダイボンディング終了後の構造の一例を示す平面図及び部分断面図、図１４は図１３に示すＧ部における半導体チップの滑走状態の一例を示す部分断面図である。さらに、図１５は本発明の実施の形態１の変形例の半導体装置の封止体を透過してその内部構造を示す平面図、図１６は図１５に示す変形例の半導体装置において吊りリードに沿って切断した構造を示す断面図、図１７は本発明の実施の形態１の変形例の吊りリードのオフセット方法を示す部分断面図、図１８は本発明の実施の形態１の変形例の半導体装置の組み立て手順を示す平面図及び部分断面図、図１９は図１８に示す組み立て手順によって製造された変形例の半導体装置の構造を示す部分断面図である。
図１〜図５に示す本実施の形態１の半導体装置は、封止体３の裏面３ａの周縁部に複数のリード１ａそれぞれの一部が露出して並べて配置された小型の半導体パッケージであり、本実施の形態１では前記半導体装置の一例として、ＱＦＮ５を取り上げて説明する。
ＱＦＮ５の構成について説明すると、図５に示すようにその主面２ｂに半導体素子及び複数のパッド（電極）２ａを有する半導体チップ２と、半導体チップ２と接続するチップ搭載部であるタブ１ｂと、半導体チップ２の周囲に並んで配置された複数のリード１ａと、複数の導電性のワイヤ４と、樹脂によって形成された封止体３とからなる。
また、図８に示すように複数のワイヤ４それぞれは、半導体チップ２のパッド２ａとこれに対応するリード１ａとを電気的に接続している。さらに、図５に示すように封止体３は、半導体チップ２、タブ１ｂおよび複数のワイヤ４を封止するものである。
また、複数のリード１ａは、図２及び図３に示すようにそれぞれの被接続面（一部）１ｇが封止体３の裏面３ａの周縁部に露出するように並んで配置されている。さらに、それぞれのリード１ａには、図７に示すようにそれぞれの上面１ｈに、溝部１ｋが形成されている。溝部１ｋが形成されていることにより、溝部１ｋに樹脂が入り込んで封止体３が形成されるため、リード１ａと封止体３の接合力を高めることができるとともに、リード１ａの延在方向への抜け（脱落）を防ぐことができる。
また、ＱＦＮ５は、封止体３の４つの角部に対応した箇所それぞれに配置され、かつ図４に示すようにタブ１ｂと連結する吊りリード１ｅを有している。
また、図５に示すようにＱＦＮ５におけるタブ１ｂは、その主面（チップ搭載面）１ｃの面積が、半導体チップ２の主面２ｂ（裏面２ｃ）の面積より小さく形成されており、ＱＦＮ５は、所謂小タブ構造のものである。小タブ構造により、封止体３の一部と、半導体チップ２の裏面２ｃの一部とが密着した構造となっている。
また、図５に示すようにＱＦＮ５では、タブ１ｂは、封止体３の内部に埋め込まれており、タブ１ｂの裏面１ｄが樹脂によって完全に覆われた、所謂タブ内蔵型のＱＦＮ５である。すなわち、タブ１ｂの位置（高さ）を各リード１ａより高くするタブ上げ加工が吊りリード１ｅに施されている。これは、リードフレーム１の製造段階でタブ１ｂと連結する吊りリード１ｅに、図４に示すようにタブ１ｂの位置を高くするオフセット加工（曲げ加工）を施し、これにより、吊りリード１ｅに折り曲げ部１ｊを形成してタブ１ｂの高さを各リード１ａより高くするものである。
これに対し、ＱＦＮ５のタブ１ｂをオフセット加工しないでリード１ａと同じ高さにすると、封止体３の裏面３ａからタブ１ｂの裏面１ｄが露出する。実装基板において半導体装置が搭載される側（表面）は、複数の配線パターンが引き回されているため、実装基板の表面には凹凸が生じている。そのため、ＱＦＮ５のタブ１ｂが封止体３の裏面３ａから露出していると、ＱＦＮ５を実装基板に実装（２次実装）する際、タブ１ｂの裏面１ｄと実装基板上の凹凸が干渉する。この結果、ＱＦＮ５のリード１ａと実装基板上に配置された電極との接続不良が生じる。つまり、タブ１ｂの裏面１ｄが封止体３の裏面３ａから露出していると、ＱＦＮ５のタブ１ｂと対向する実装基板の表面側の領域に複数の配線パターンを引き回すことは困難である。しかしながら、本実施の形態１のようにタブ１ｂの位置をオフセット加工によりリード１ａよりも高くすることで、タブ１ｂは封止体３の裏面３ａから露出しない。この結果、実装基板上の表面に凹凸が形成されても、ＱＦＮ５の封止体３の裏面３ａと干渉することはないため、複数の配線パターンを引き回すことが可能となる。
また、ＱＦＮ５では、図６及び図７に示すように、その各リード１ａの上面１ｈと、吊りリード１ｅの上面（第１の主面）１ｉとに、金属めっきである銀めっき８（銀めっき膜、銀めっき層）がそれぞれ形成されている。この銀めっき８は、ワイヤ接続用のものであり、金線などのワイヤ４との接続強度を高めるためのめっきである。
ただし、図６に示す吊りリード１ｅの上面１ｉの銀めっき８と、図７に示すリード１ａの上面１ｈの銀めっき８では、厚さが異なっている。図６に示す吊りリード１ｅの上面１ｉの銀めっき８は、吊りリード１ｅのオフセット加工時にオフセット金型９によって押し潰されるため、その厚さは、例えば、１〜３μｍ程度であり、一方、図７に示すリード１ａの上面１ｈの銀めっき８は、金型等によって押し潰されていないため、その厚さは、例えば、５〜８μｍ程度である。すなわち、図６に示す吊りリード１ｅの上面１ｉの銀めっき８は、図７に示すリード１ａの上面１ｈの銀めっき８より明らかに薄い。
なお、吊りリード１ｅ上の銀めっき８は、図６に示すように吊りリード１ｅ（吊りリード１ｅの表面）に埋め込まれた状態となっており、一方、リード１ａ上の銀めっき８は、図７に示すようにリード１ａの表面上に形成された状態となっている。
形成された銀めっき８の一部は、オフセット加工の際、オフセット金型９に潰されずに突出した状態で残ることがある。このような状態でダイボンディング工程に移ると、半導体チップ２の裏面（端部）２ｃが吊りリード１ｅ上に突出した状態で形成された銀めっき膜８と接触し、図２７に示すように半導体チップ２にクラック１２が生じ、半導体装置の不良となる。この問題を解決するためには、半導体チップ２をリードフレーム１のタブ１ｂに搭載する際、吊りリード上に形成された銀めっき８の内、少なくともタブ１ｂ側の端部がオフセット加工により潰されていればよい。言い換えると、半導体チップ２を搭載する際、半導体チップ２の裏面（端部）２ｃと干渉しないように、吊りリード１ｅ上に銀めっき膜８が突出していなければよい。そのためには、オフセット加工の際、吊りリード１ｅ上に形成された銀めっき膜８の全てがオフセット金型９により潰されればよい。
また、本実施の形態１のＱＦＮ５は、小タブ構造であるため、種々のサイズの半導体チップ２をタブ１ｂに搭載することが可能であるが、ここでは、パッケージサイズに比べて比較的大きな半導体チップ２を搭載している場合を説明する。例えば、パッケージサイズが５ｍｍ×６ｍｍの大きさのものに対して、3.５ｍｍ×4.５ｍｍの半導体チップ２が搭載されている。
したがって、図８に示すように、半導体チップ２の外周端部が、各リード１ａのタブ側の端部に接近した構造となっている。このように各リード１ａの端部と半導体チップ２の端部とが接近した構造では、図４及び図６に示すように、半導体チップ２の端部（角部付近）と、吊りリード１ｅの上面１ｉに形成された銀めっき８のタブ側の端部とが平面的に重なった配置となる。
ただし、本実施の形態１のＱＦＮ５は、半導体チップ２の端部（角部付近）と、吊りリード１ｅの上面１ｉに形成された銀めっき８のタブ側の端部とが平面的に重ならないような配置となる比較的小さな半導体チップ２を搭載してもよい。
なお、図６に示すように半導体チップ２は、タブ１ｂの主面１ｃ上にダイボンド材（例えば、銀ペーストなど）６によって固定されており、半導体チップ２の裏面２ｃとタブ１ｂの主面１ｃとがダイボンド材６を介して接続されている。
さらに、図３に示すように、ＱＦＮ５の封止体３の裏面３ａの周縁部に並んで配置された各リード１ａは、それぞれの一部が被接続面１ｇとして封止体３の裏面３ａに露出している。また、封止体３の４つの角部それぞれに配置された吊りリード１ｅの裏面１ｆは、封止体３の裏面３ａの４つの角部にそれぞれ露出しており、これら各リード１ａの被接続面１ｇ及び吊りリード１ｅの裏面１ｆには、外装めっきとして、半田めっきや鉛フリー半田めっき等が形成されている。
また、タブ１ｂ、吊りリード１ｅ及び各リード１ａは、例えば、銅合金などの薄板材によって形成されている。
さらに、半導体チップ２のパッド２ａとこれに対応するリード１ａとを接続するワイヤ４は、例えば、金線である。
また、封止体３は、モールディング方法による樹脂封止によって形成され、その際用いられる封止用樹脂は、例えば、熱硬化性のエポキシ樹脂等である。
次に、本実施の形態１のＱＦＮ５（半導体装置）の製造方法について説明する。
最初に、ＱＦＮ５の組み立てで用いられるリードフレーム１におけるワイヤ接続用の銀めっきの塗布による銀めっき８の形成方法と、吊りリード１ｅのオフセット加工について説明する。
まず、図９に示すマスク配置を行う。ここでは、エッチングによるリードパターンの形成を終えたリードフレーム１に対してめっき用のマスク７を配置する。その際、各リード１ａの上面１ｈであり、後の工程においてワイヤボンディングされるワイヤ接続部（リード１ａにおけるタブ１ｂ側の端部）にマスク７の開口部７ａを配置するとともに、タブ１ｂの上方にマスク７の本体中央部７ｂが配置されるようにマスク７とリードフレーム１とを位置決めピン等で位置合わせし、位置合わせ後、マスク７とリードフレーム１を固定する。
その後、めっき塗布を行う。ここでは、めっき塗布装置にて銀めっき８の塗布を行う。その際、マスク７の開口部７ａのみに銀めっき８は形成される。したがって、各リード１ａの上面１ｈに銀めっき８は形成されるが、半導体装置の小型化や狭ピッチ化に伴ってマスク７の位置合わせ精度も低下する。そのため、吊りリード１ｅ上には銀めっき膜８を形成しないように、吊りリード１ｅ上にもマスク７を配置（図示しない）したとしても、吊りリード１ｅ上にも銀めっき８が形成される。この時、吊りリード１ｅ上に形成された銀めっき８とリード１ａ上に形成された銀めっき８は、同じめっき工程で形成されるため、リード１ａ上に形成された銀めっき８の厚さと同じ厚さで形成される。
その後、マスク取り外しを行う。すなわち、リードフレーム１からマスク７を取り外して銀めっき８の形成を完了する。
その後、図１０に示す吊りリード１ｅのオフセット加工を行う。すなわち、タブ１ｂの高さを高くするための吊りリード１ｅの曲げ加工であるオフセット加工を行う。
まず、オフセット金型９の下型９ｂ上に銀めっき８を塗布したリードフレーム１を配置し、その後、上型９ａと下型９ｂにより、吊りリード１ｅの銀めっき８が塗布された箇所を挟んでオフセット加工する。その際、図１０のオフセット加工時に示すように、吊りリード１ｅ上の銀めっき８全体を完全に覆うことが可能な大きさの上型９ａ及びこれと一対の下型９ｂを用いてオフセット加工を行う。つまり、オフセット金型９における吊りリード１ｅとの接触領域は、吊りリード１ｅ上に形成された銀めっき８よりも大きい。
これにより、図１０のオフセット加工後に示すように、銀めっき８全体が潰されて銀めっき部はその全体が突出箇所の無い平坦な面となる。また、オフセット加工により吊りリード１ｅに銀めっき８が埋め込まれるため、吊りリード１ｅの上面１ｉより銀めっき８の表面は低くなる。
なお、オフセット加工時のオフセット量は、例えば、0.１４〜0.１８ｍｍである。
前記オフセット加工により、図１１に示すように、吊りリード１ｅに折り曲げ部１ｊが形成されてタブ１ｂの位置が各リード１ａの位置より高くなる。さらに、吊りリード１ｅ上の銀めっき８の厚さは、各リード１ａ上の銀めっき８の厚さより薄くなる。すなわち、オフセット加工でオフセット金型９により押し潰された吊りリード１ｅ上の銀めっき８は、押し潰されていない各リード１ａ上の銀めっき８より明らかに薄くなっている。例えば、オフセット金型９によって押し潰された吊りリード１ｅ上の銀めっき８の厚さは、１〜３μｍ程度であり、一方、押し潰されていない各リード１ａ上の銀めっき８の厚さは、５〜８μｍ程度である。
その後、前記銀めっき塗布と前記オフセット加工が行われたリードフレームを用いてＱＦＮ５を組み立てる。
まず、図１１に示すようなリードフレーム１を準備する。すなわち、リードフレーム１はタブ１ｂと、その周囲に配置された複数のリード１ａと、タブ１ｂを支持する吊りリード１ｅとを有しており、さらに吊りリード１ｅ上に形成されたワイヤ接続用の銀めっき（金属めっき）８のタブ側の端部の厚さが、リード１ａ上に形成されたワイヤ接続用の銀めっき８より薄く形成されたリードフレーム１を準備する。
なお、吊りリード１ｅ上に形成された銀めっき８はその全体が平坦に形成されており、吊りリード１ｅの上面１ｉから突出した箇所は無い。さらに、吊りリード１ｅがオフセット加工されており、吊りリード１ｅの銀めっき８が形成された箇所に折り曲げ部１ｊを有している。これにより、タブ１ｂの位置が各リード１ａの位置より高くなっている。
また、リードフレーム１は、そのタブ１ｂの主面（チップ搭載面）１ｃの面積が、搭載される半導体チップ２の裏面２ｃの面積より小さい小タブ構造用のフレームである。
その後、図１２に示すダイボンディングを行う。まず、ペースト塗布を行う。すなわち、リードフレーム１のタブ１ｂの上に銀ペーストなどのダイボンド材６を塗布する。
その後、チップ搭載を行う。本実施の形態１で採用する半導体チップ２は、図１２に示すように、半導体チップ２の外周端部が各リード１ａのタブ側の端部に接近するぐらい比較的大きなサイズのものである。
その後、半導体チップ２をコレット１０により吸着保持してタブ１ｂ上に移送し、コレット１０を降下させ、半導体チップ２をコレット１０によりダイボンド材６を介してタブ１ｂに押さえ付けてタブ１ｂに接続する。その際、コレット１０にはその吸着面１０ａはテーパ（傾斜）形状からなり、遊びが形成されているため、半導体チップ２はタブ１ｂの主面１ｃに対して水平に保持されていないことが多い。または、タブ１ｂの主面１ｃ上のダイボンド材６が半導体チップ２によって潰されていく過程で半導体チップ２が斜めに配置されてしまうこともある。
しかしながら、本実施の形態１の半導体装置の製造方法では、吊りリード１ｅのオフセット加工時に銀めっき８全体が潰されて銀めっき部はその全体が突出箇所の無い平坦な面（吊りリード１ｅの上面１ｉと銀めっき膜８の表面がほぼ均一の面）となっており、図１３のＧ部に示すように、吊りリード１ｅ上の銀めっき８のタブ側の端部付近も平坦な面となっている。
これにより、図１４に示すようにチップ搭載を行う際に、半導体チップ２がダイボンド材６を介してタブ１ｂに搭載されるよりも前に、半導体チップ２の裏面（端部）２ｃが吊りリード１ｅ上に突出した銀めっき８と接触することを防止できる。その結果、チップ搭載時の滑走により半導体チップ２が吊りリード１ｅ上の銀めっき８領域まで動いても、半導体チップ２の側面と銀めっき８とが接触することなくタブ１ｂ上で滑走することができ、ダイボンディング時の半導体チップ２へのダメージが小さくなり、したがって、半導体
装置（ＱＦＮ５）におけるチップクラックやチップカケの発生を防止することができる。
また、前記チップクラックや前記チップカケの発生を防止できるため、半導体装置（ＱＦＮ５）の信頼性及び品質の向上を図ることができる。
なお、ＱＦＮ５に搭載される半導体チップ２は、図１３に示すように、その外周端部が各リード１ａのタブ側の端部に接近するぐらい比較的大きなサイズのものである。
したがって、チップ搭載後、吊りリード１ｅ上に形成された銀めっき８のタブ１ｂ側の端部は、半導体チップ２の端部（角部）に平面的に重なった位置に配置されている。
その後、ワイヤボンディングを行う。ここでは、図５に示すように、半導体チップ２のパッド２ａとこれに対応するリード１ａとを金線などの導電性のワイヤ４で電気的に接続する。その際、図７に示すように、各リード１ａの上面１ｈにはワイヤ接続用の銀めっき８が形成されているため、ワイヤ４とリード１ａの接続強度を高めることができる。さらに説明すると、各リード１ａ上に形成された銀めっき８はプレス加工が施されていないため、その厚さは銀めっきを行ったままの厚さであり、吊りリード１ｅ上に形成された銀めっき８の厚さよりも厚く形成されている。これにより、このリード１ａ上における銀めっき８の肉厚がワイヤ４を受けるクッション代わりとなるため、各リード１ａと複数のワイヤ４の接続強度を向上することができる。
その後、樹脂封止（樹脂モールディング）を行う。ここでは、半導体チップ２、タブ１ｂおよび複数のワイヤ４を樹脂封止して樹脂から成る封止体３を形成する。前記樹脂は、例えば、熱硬化性のエポキシ樹脂である。また、図５に示すように封止体３を形成する際には、前記樹脂によってタブ１ｂを完全に覆うように形成するとともに、封止体３の裏面３ａに複数のリード１ａそれぞれの被接続面（一部）１ｇが露出するように形成する。
樹脂封止終了後、個片化を行って図１〜図５に示すＱＦＮ５の組み立て完了となる。
次に、本実施の形態１の変形例について説明する。
図１５及び図１６に示す変形例のＱＦＮ５は、吊りリード１ｅの上面１ｉに形成された銀めっき膜８にワイヤ４を接続するものであり、例えば、グランドや電源などの共通端子化、及び強化を図る際などに、吊りリード１ｅの上面１ｉに形成されたワイヤ接続用の銀めっき８を積極的に活用するものである。
すなわち、半導体チップ２のグランドもしくは電源などのパッド２ａと、吊りリード１ｅ上の銀めっき８とをワイヤ４で接続するものである。
このようにＱＦＮ５において吊りリード１ｅ上に形成される銀めっき膜８をワイヤ接続用として活用してもよい。
また、図１７に示す変形例は、吊りリード１ｅのオフセット加工を行う際に、吊りリード１ｅ上に形成されたワイヤ接続用の銀めっき８のタブ側と反対側（外側）の端部付近を潰さずに残すようにオフセットするものである。これにより、リードフレーム１は、図１１に示すように、その吊りリード１ｅ上の銀めっき８のタブ側の端部の厚さが、リード１ａ上に形成された銀めっき８より薄く形成されるとともに、吊りリード１ｅ上の銀めっき８のタブ側の端部の厚さがこれと反対側の端部の厚さより薄く形成された構造となる。
すなわち、本実施の形態１の半導体装置の製造方法で用いられるリードフレーム１における吊りリード１ｅのオフセット加工は、必ずしも銀めっき８の全体に亘って押し潰さなくてもよく、吊りリード１ｅ上の銀めっき８のタブ側と反対側の端部付近はオフセット加工時に押し潰さなくてもよい。
このように、吊りリード１ｅ上に形成された銀めっき８のタブ側と反対側（外側）の端部付近を潰さず、リード１ａ上に形成された銀めっき８の厚さと同じ厚さにしておくことで、図１５及び図１６に示すようなダウンボンディングをする際、ワイヤボンディングの接続信頼性を吊りリード１ｅの上面１ｉとタブ１ｂの主面１ｃが同じ高さに加工した場合よりも向上することができる。これは上記したように、銀めっき膜８の肉厚があることにより、銀めっき膜８がクッション代わりとなるためワイヤ４との密着力が向上するためである。
また、図１８及び図１９に示す変形例は、タブ１ｂの裏面１ｄが封止体３の裏面３ａに露出するタブ露出構造のＱＦＮ５を示すものである。
前記タブ露出構造のＱＦＮ５の組み立てで用いられるリードフレーム１では、吊りリード１ｅにオフセット加工は行われずにその吊りリード１ｅにおけるタブ１ｂの主面１ｃに繋がる上面（第１の主面）１ｉに凹部１ｍが形成されている。凹部１ｍは、例えば、ハーフエッチング加工によって形成されたものである。
これにより、ＱＦＮ５の組み立て時には、吊りリード１ｅの上面１ｉとタブ１ｂの主面１ｃとが同じ高さに形成され、さらに吊りリード１ｅ上に形成されたワイヤ接続用の銀めっき８のタブ側の端部が、上面１ｉに形成された凹部１ｍに配置された、図１８に示すリードフレーム１を準備する。
その後、ダイボンディング工程でチップ搭載を行う際に、図１８に示すように、吊りリード１ｅ上の銀めっき８のタブ側の端部は凹部１ｍに配置されているため、銀めっき８のタブ側の端部と半導体チップ２とが干渉することはない。
これにより、タブ露出構造のＱＦＮ５のダイボンディングにおいても、チップ搭載時に半導体チップ２が銀めっき８と接触することなくタブ１ｂ上で滑走することができ、チップ搭載時の半導体チップ２へのダメージを小さくすることができる。その結果、タブ露出構造のＱＦＮ５におけるチップクラックやチップカケの発生を防止することができる。
なお、ダイボンディング終了後、ワイヤボンディングを行い、その後、樹脂封止を行う。樹脂封止工程では、半導体チップ２、タブ１ｂの主面側および複数のワイヤ４を樹脂封止して樹脂から成る封止体３を形成する。その際、封止体３の裏面３ａに複数のリード１ａそれぞれの被接続面（一部）１ｇが露出するように形成するとともに、図１９に示すように、封止体３の裏面３ａにタブ１ｂの裏面（一部）１ｄが露出するように形成する。
樹脂封止終了後、個片化を行ってタブ露出構造のＱＦＮ５の組み立て完了となる。
この結果、前記チップクラックや前記チップカケの発生を抑制できるため、半導体装置（ＱＦＮ５）の信頼性及び品質の向上を図ることができる。さらには、タブ１ｂの裏面１ｄが封止体３の裏面３ａから露出しているため、図４及び図５に示す場合よりも半導体装置（ＱＦＮ５）の放熱性を向上することができる。
（実施の形態２）
図２０は本発明の実施の形態２の半導体装置の構造の一例を示す平面図、図２１は図２０に示す半導体装置の構造を示す側面図、図２２は図２０に示す半導体装置の構造を示す裏面図、図２３は図２０に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図２４は図２０に示すＣ−Ｃ線に沿って切断した断面の構造を示す断面図である。
図２０〜図２４に示す本実施の形態２の半導体装置は、樹脂封止形で、かつ樹脂からなる封止体３の４つの側面それぞれから外部端子となる複数のアウタリード１ｐが突出したＱＦＰ（Quad Flat Package)１１である。
ＱＦＰ１１は、半導体チップ２と接続するタブ１ｂと、タブ１ｂを支持する吊りリード１ｅと、半導体チップ２の周囲に配置された複数のインナリード１ｎと、半導体チップ２のパッド２ａとインナリード１ｎとを電気的に接続するワイヤ４と、インナリード１ｎと一体で繋がったアウタリード１ｐと、半導体チップ２を封止する封止体３とからなる。
また、ＱＦＰ１１は、そのタブ１ｂの位置（高さ）がインナリード１ｎより低い位置となっている。すなわち、タブ１ｂを支持する吊りリード１ｅに封止体３の裏面３ａ方向へのオフセット加工（タブ下げ加工）が施されており、これにより、タブ１ｂの高さがインナリード１ｎより低い位置となっている。したがって、吊りリード１ｅは折り曲げ部１ｊを有している。
さらに、各インナリード１ｎの上面１ｈと吊りリード１ｅの上面１ｉには、ワイヤ接続用の金属めっきである銀めっき８が形成されている。
また、ＱＦＰ１１は、実施の形態１のＱＦＮ５と同様に、図２４に示すように、半導体チップ２よりタブ１ｂの大きさが小さい小タブ構造のものである。したがって、種々のサイズの半導体チップ２をタブ１ｂに搭載することが可能である。
これにより、比較的大きいサイズの半導体チップ２を搭載した際には、図２３に示すように、半導体チップ２の端部（角部）と吊りリード１ｅ上の銀めっき８のタブ側の端部とが平面的に重なった配置となる。
このようなＱＦＰ１１の組み立てにおいても、吊りリード１ｅのオフセット加工時に、実施の形態１と同様の方法で銀めっき８を潰すことにより、ダイボンディング工程のチップ搭載時に半導体チップ２が銀めっき８と接触することなくタブ１ｂ上で滑走することが可能になり、チップ搭載時の半導体チップ２へのダメージを小さくすることができる。
その結果、タブ下げ加工が施されたＱＦＰ１１におけるチップクラックやチップカケの発生を防止することができる。なお、本実施の形態２の半導体装置は、ＱＦＰ以外の、例えば、タブ下げ加工が施されたＳＯＰ（Small Outline Package)などであってもよい。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２では、各リード１ａや各インナリード１ｎおよび吊りリード１ｅに塗布されるワイヤ接続用の金属めっきが銀めっき８の場合を説明したが、前記金属めっきは、Ｐｄ（パラジウム）めっきによるＰｄめっき膜を部分的、またはリードフレーム全体に形成するものであってもよい。しかしながら、Ｐｄめっきは、Ａｇめっきよりもコストが比較的高いため、必要な箇所のみにめっきを塗布する部分Ｐｄめっきを採用することにより、コストの上昇を抑えることが可能である。
本発明は、吊りリードを有する半導体装置の製造技術に好適である。
１ リードフレーム
１ａ リード
１ｂ タブ
１ｃ 主面（チップ搭載面）
１ｄ 裏面（一部）
１ｅ 吊りリード
１ｆ 裏面
１ｇ 被接続面（一部）
１ｈ 上面
１ｉ 上面（第１の主面）
１ｊ 折り曲げ部
１ｋ 溝部
１ｍ 凹部
１ｎ インナリード
１ｐ アウタリード
２ 半導体チップ
２ａ パッド
２ｂ 主面
２ｃ 裏面
３ 封止体
３ａ 裏面
４ ワイヤ
５ ＱＦＮ（半導体装置）
６ ダイボンド材
７ マスク
７ａ 開口部
７ｂ 本体中央部
８ 銀めっき（金属めっき）
９ オフセット金型
９ａ 上型
９ｂ 下型
１０ コレット
１０ａ 吸着面
１１ ＱＦＰ（半導体装置）
１２ クラック

Claims (7)

  1. チップ搭載面を有するチップ搭載部と、
    前記チップ搭載面と同じ側の面であるリード上面を有し、前記チップ搭載部の周囲に配置され、かつ、前記チップ搭載部を支持しない複数のリードと、
    前記チップ搭載面と同じ側の面である吊りリード上面を有し、前記チップ搭載部を支持する複数の吊りリードと、
    前記チップ搭載部の外形サイズよりも大きい外形サイズから成り、その周縁部が前記チップ搭載部と重ならないように前記チップ搭載部の前記チップ搭載面上に搭載された半導体チップと、
    前記半導体チップの主面に形成された複数のパッドと前記複数のリードとを、それぞれ電気的に接続する複数のワイヤと、
    を含み、
    前記複数の吊りリードのそれぞれは、折り曲げ部を有しており、
    前記複数の吊りリードのそれぞれの前記吊りリード上面のうちの前記折り曲げ部の全てを含む部分には、第１金属めっき膜が形成されており、
    前記折り曲げ部は、前記吊りリード上面の一部であり、かつ、第１の高さに位置する第１面と、前記吊りリード上面の一部であり、かつ、前記第１面と繋がる斜面と、前記吊りリード上面の一部であり、かつ、前記斜面と繋がり、かつ、前記第１面とは異なる第２の高さに位置し、かつ、前記第１面よりも前記チップ搭載面から離れた第２面と、を有し、
    前記第１金属めっき膜は、前記チップ搭載部側に位置する一端部と、前記一端部とは反対側の他端部とを有しており、
    前記複数のリードのそれぞれの前記リード上面のうちの一部には、第２金属めっき膜が形成されており、
    少なくとも前記第１金属めっき膜の前記一端部の厚さは、前記第２金属めっき膜の厚さよりも小さいことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１金属めっき膜の前記一端部は、前記吊りリードの表面から突出していないことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記半導体チップの前記パッドは、前記第２金属めっき膜および前記ワイヤを介して前記リードと電気的に接続されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記半導体チップおよび前記複数のワイヤは樹脂で封止されており、
    前記半導体チップの前記主面とは反対側の裏面の一部は、前記樹脂と接触していることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記チップ搭載部の前記チップ搭載面には、前記第１金属めっき膜および前記第２金属めっき膜を含む金属めっき膜が形成されていないことを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記半導体チップは、ダイボンド材を介して前記チップ搭載部の前記チップ搭載面上に搭載されていることを特徴とする半導体装置。
  7. 請求項１または５記載の半導体装置において、前記半導体チップは、前記半導体チップが前記第１金属めっき膜の前記一端部と重なり、かつ、前記半導体チップが前記第２金属めっき膜とは重ならないように、前記チップ搭載部の前記チップ搭載面上に搭載されていることを特徴とする半導体装置。
JP2010210916A 2010-09-21 2010-09-21 半導体装置 Expired - Fee Related JP5562780B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010210916A JP5562780B2 (ja) 2010-09-21 2010-09-21 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010210916A JP5562780B2 (ja) 2010-09-21 2010-09-21 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005126392A Division JP4624170B2 (ja) 2005-04-25 2005-04-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2010283394A JP2010283394A (ja) 2010-12-16
JP5562780B2 true JP5562780B2 (ja) 2014-07-30

Family

ID=43539793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010210916A Expired - Fee Related JP5562780B2 (ja) 2010-09-21 2010-09-21 半導体装置

Country Status (1)

Country Link
JP (1) JP5562780B2 (ja)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0834281B2 (ja) * 1987-09-10 1996-03-29 松下電子工業株式会社 半導体装置
JPH01214054A (ja) * 1988-02-22 1989-08-28 Nec Kyushu Ltd 半導体装置用リードフレーム
JPH04199551A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp 半導体装置のリードフレーム
JPH09219486A (ja) * 1996-02-08 1997-08-19 Toppan Printing Co Ltd リードフレーム
JPH11297913A (ja) * 1998-04-10 1999-10-29 Matsushita Electron Corp 半導体デバイスの製造方法と製造装置
JP2000243889A (ja) * 1999-02-22 2000-09-08 Sony Corp 半導体装置用リードフレームの形状加工装置及び形状加工方法並びに半導体装置用リードフレーム

Also Published As

Publication number Publication date
JP2010283394A (ja) 2010-12-16

Similar Documents

Publication Publication Date Title
JP4624170B2 (ja) 半導体装置の製造方法
TWI385763B (zh) 四方扁平無引腳半導體封裝及其製作方法
US7993980B2 (en) Lead frame, electronic component including the lead frame, and manufacturing method thereof
JP4881620B2 (ja) 半導体装置及びその製造方法
US8184453B1 (en) Increased capacity semiconductor package
JP5001872B2 (ja) 半導体装置
WO2001003186A1 (en) Semiconductor device, method of manufacturing the same, and structure for mounting semiconductor device
KR20030007040A (ko) 반도체 장치 및 그 제조 방법
JP2014220439A (ja) 半導体装置の製造方法および半導体装置
JP2005223331A (ja) リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
JP4547086B2 (ja) 半導体装置
JP5237900B2 (ja) 半導体装置の製造方法
JP2003174131A (ja) 樹脂封止型半導体装置及びその製造方法
TW200937597A (en) Quad flat non-leaded package structure
JP2004363365A (ja) 半導体装置及びその製造方法
JP2010165777A (ja) 半導体装置及びその製造方法
JP5562780B2 (ja) 半導体装置
JP5420737B2 (ja) 半導体装置の製造方法
JP4767115B2 (ja) 半導体装置及びその製造方法
KR20160102994A (ko) 리드프레임 표면을 처리하는 방법 및 처리된 리드프레임 표면을 구비한 장치
JP5266371B2 (ja) 半導体装置及びその製造方法
JP2009231322A (ja) 半導体装置の製造方法
JP2005135938A (ja) 半導体装置およびその製造方法
US20210104471A1 (en) Leadframe with ground pad cantilever
JP4055175B2 (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100921

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140520

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140611

R150 Certificate of patent or registration of utility model

Ref document number: 5562780

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees