JP2005223331A - リードフレーム、これを利用した半導体チップパッケージ及びその製造方法 - Google Patents

リードフレーム、これを利用した半導体チップパッケージ及びその製造方法 Download PDF

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Abstract

【課題】その厚さを最小化することができる半導体チップパッケージの提供、また、ダイパッドなしに形成できるリードフレームとこれを利用した半導体チップパッケージの提供、また、半導体チップパッケージ製造に適合な製造方法を提供する。
【解決手段】半導体チップパッケージは、四面に形成された複数のリード１００と、四面の各隅部分から延びて形成されてその底面がリセスされたタイバー２００を含むリードフレームと、タイバー２００のリセス面に付着される半導体チップ５００と、半導体チップ５００上部面に形成された複数のチップパッド５１０と複数のリード１００を電気的に連結させる連結手段と、半導体チップ５００の上部と連結手段及びその接合部分を封止する封止手段７００を含んで構成される。ここで、タイバー２００は上に曲がった方式でアップセットした構造を有することが望ましい。
【選択図】 図４

Description

本発明はリードフレーム、半導体チップパッケージ及びその製造方法に係り、さらに詳細にはリードフレームとこれを利用して厚さを最小化することができるＥＬＰ（ＥＬＰ：Ｅｘｐｏｓｅｄ ｌｅａｄ−ｆｒａｍｅ ｐａｃｋａｇｅ）構造の半導体チップパッケージ及びその製造方法に関する。
半導体チップを外部環境と電気・電子的に連結する半導体パッケージ製造技術にはＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）製造技術とＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ製造技術などがある。
ＱＦＰ製造時には通常リードフレームが利用されるが、前記リードフレームは半導体チップの機能を外部回路に伝達すると同時に独立した一つの部品としてチップを支持してくれる役割をする。
リードフレームは大別して、半導体チップが実装されるダイパッドと、半導体チップ上のチップパッドとワイヤーボンディングするリード（Ｌｅａｄ）と、ダイパッドと前記リードとを支持するフレームなどで構成される。
前記ＱＦＰは前記リードフレームの一部がパッケージ本体外に露出する構造を有するＥＬＰ構造が一般的であるが具体的に、ＥＬＰ構造の半導体チップパッケージは前記ダイパッドとリードの下部がパッケージ本体の底面に露出する構造を言う。
そうすれば、図１０及び図１１を参照して従来技術による半導体チップパッケージを説明する。
図１０は従来技術による半導体チップパッケージを示す平面図であって、図１１は図１０のＸＩ−ＸＩ′線に沿って切って示した断面図である。
図１０及び図１１に示したように、従来技術による半導体チップパッケージは四面に形成された複数のリード１０と、中央部に形成されたダイパッド（Ｄｉｅｐａｄ）２０と、前記四面の各隅部分から延びて形成されて前記ダイパッド２０に連結されるタイバー（Ｔｉｅｂａｒ）３０を含むリードフレーム（Ｌｅａｄ ｆｒａｍｅ）と、半導体チップ５０、ボンディングワイヤー（Ｂｏｎｄｉｎｇ ｗｉｒｅ）６０及びモールディングされてなされる封止手段７０と、を含む。
ここで、前記半導体チップ５０は上部面が複数のチップパッド５１が形成された活性面を形成して、その反対面である非活性面は前記ダイパッド２０上部に付着されている。
前記ボンディングワイヤー６０は前記複数のチップパッド５１と前記複数のリード１０とをそれぞれ電気的に連結させる。
前記封止手段７０は金型フレームによるモールディング方式によって前記半導体チップとボンディングワイヤー及びその接合部分は封止するように形成されたことであって絶縁性物質からなる。この時、前記複数のリード１０の下部面と前記ダイパッド２０の下部面とは封止手段７０により封止しないで外部に露出されている。
前記ダイパッド２０は半導体チップ５０を実装するためのことであって、前記ダイパッド２０上部に半導体チップが位置するので、半導体チップ５０とリード１０とを連結するボンディングワイヤー６０の長さが半導体チップ５０の厚さだけ長くなるようになる。これにより接続抵抗が高くなる等電気的な特性が低下する可能性がある。
このような問題を解消しようと、前記タイバー３０及び前記ダイパッド２０を下へ曲げて（ダウンセット：ｄｏｗｎ−ｓｅｔ）その上部に半導体チップ５０を付着して、ボンディングワイヤー６０の長さを最小化する方式を用いることもする。
しかしこのような構造は半導体チップパッケージの厚さ調節に限界がある。
したがって、従来には半導体チップパッケージの厚さを最小化するために半導体チップの厚さを極端的に薄くしてパッケージを構成した。
しかし、半導体チップの厚さを薄くするようになれば、ウエーハ（ｗａｆｅｒ）のハンドリング（ｈａｎｄｌｉｎｇ）時にウエーハが容易に破られる可能性があって、ウエーハを切断するソーイング（Ｓａｗｉｎｇ）方式の装備を用いることができなかった。
また、パッケージ完成後、小さい衝撃にも半導体チップが損傷される問題点があった。
韓国公開第1999-0016051号
本発明が解決しようとする技術的課題は半導体チップ厚さを薄くしなくても、その厚さを最小化することができる半導体チップパッケージを提供することにある。
本発明が解決しようとする他の技術的課題はダイパッドなしに形成できるリードフレームとこれを利用した半導体チップパッケージを提供することにある。
本発明が解決しようとするまた他の技術的課題は前記半導体チップパッケージ製造に適合な製造方法を提供することにある。
前記した技術的課題を達成するための本発明による半導体チップパッケージは、四面に形成された複数のリードと、前記四面の各隅部分から延びて形成されてその底面がリセスされたタイバーを含むリードフレームと、前記タイバーのリセス面に付着される半導体チップと、前記半導体チップ上部面に形成された複数のチップパッドと前記複数のリードとを電気的に連結させる連結手段と、前記半導体チップの上部、前記連結手段及びその接合部分を封止する封止手段と、を含んで構成される。
ここで、前記タイバーは上に曲がった方式でアップセットした構造を有することが望ましい。
一方、前記パッケージの総高さは０．３ｍｍないし０．４ｍｍの厚さに形成されることができる。
前記した技術的課題を達成するための本発明によるリードフレームは、四面に形成された複数のリードと、前記四面の各隅部分から延びて形成されてその底面がリセスされたタイバーと、を含んで構成される。
ここで、前記タイバーは上に曲がった方式でアップセットした構造を有することが望ましい。
また、前記リードフレームは０．１８ｍｍないし０．２２ｍｍの厚さに形成されることができる。
前記した技術的課題を達成するための本発明による半導体チップパッケージの製造方法は、複数のリードと、底面がリセスされたタイバーと、を含むリードフレームを提供する第１段階と、半導体チップの活性面が上に向かうようにして前記タイバーのリセス面に前記半導体チップを付着する第２段階と、前記半導体チップの前記活性面上に形成された複数のチップパッドと前記複数のリードとを連結手段により電気的に連結させる第３段階と、前記複数のリードの下部面と前記半導体チップの下部面とは露出されるようにして前記半導体チップの上部、リードフレームの上部、前記連結手段及びそれらの接合部分が封止されるようにモールディングを遂行する第４段階と、を含んで構成される。
この時、前記第１段階以後に、金型を利用して前記タイバーを上に曲げるアップセット工程段階をさらに含むことが望ましい。
その他実施形態の具体的な事項は詳細な説明及び図面に含まれている。
上述したように本発明によると、ダイパッドなしに底面がリセスされたタイバーの下部面に半導体チップを付着してパッケージの厚さを最小化することができる。
また、前記タイバーを上に曲げるアップセット方式で半導体チップ実装空間を確保することができ、半導体チップの下部面が外部に露出されて熱放出特性が良くなる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すると明確になることである。しかし本発明は以下で開示する実施形態に限られることでなく相異なる多様な形態で具現されることであり、単に本実施形態は本発明の開示が完全なようにしており、本発明が属する技術分野で通常の知識を有する者に発明の範ちゅうを完全に知らせるために提供することであり、本発明は請求項の範ちゅうにより定義されるだけである。明細書全体にかけて同一参照符号は同一構成要素を称する。
先に、図１及び図２を参照して本発明の第１実施形態によるリードフレームの構造を説明する。
図１は本発明の第１実施形態によるリードフレームを示す平面図であって、図２は図１のＩＩ−ＩＩ′線に沿って切って示した断面図である。
図１及び図２に示したように、本発明の第１実施形態によるリードフレームは金属板をエッチング加工またはプレス加工を介して形成したことであって四面に形成された複数のリード１００と、前記四面の各隅部分から延びて形成されたタイバー２００と、を含む。
ここで、前記リードフレームのタイバー２００は選択的エッチング工程であるハーフエッチング（ｈａｌｆ ｅｔｃｈｉｎｇ）により形成されている。
具体的に、前記リードフレームの厚さが０．２ｍｍといった時、前記タイバー２００はその底面が０．１ｍｍ程度リセス（ｒｅｃｅｓｓ）されている。
また、前記タイバー２００底面のリセスされた部分のうち中央部分から終わり部分まで上に曲がった形態でアップセット（ｕｐ−ｓｅｔ）された形態である。
このような構成は、前記タイバー２００下部に半導体チップ（Ｃｈｉｐ）が付着されることができる空間を提供することができる。
それゆえ、本発明の第１実施形態によるリードフレームはダイパッドなく、タイバーの底面がリセスされて上に曲げたアップセット形態に形成されていて、前記タイバーの下部面に半導体チップが付着されることができる空間を確保することによって厚さが薄いパッケージを構成できるようにする。
次は、図３を参照して本発明の第２実施形態によるリードフレームの構造を説明する。
図３は本発明の第２実施形態によるリードフレームを示す断面図である。
図３に示したように、本発明の第２実施形態による半導体チップパッケージは上述した本発明の第１実施形態と同一に、金属板をエッチング加工またはプレス加工を介して形成したことであって四面に形成された複数のリードと、前記四面の各隅部分から延びて形成されたタイバー２００と、を含む。
ここで、前記タイバー２００の下部面は半導体チップが付着される空間が確保されるようにハーフエッチングなどの方式でリセス領域が形成されている。
それゆえ、本発明の第２実施形態による半導体チップパッケージはタイバーがアップセットされていないことを除外すれば、すべての構成が本発明の第１実施形態によるリードフレームと同一である。
次は、図４ないし図５Ｂを参照して本発明の第１実施形態による半導体チップパッケージの構造を説明する。
図４は本発明の第１実施形態による半導体チップパッケージを示す平面図であって、図５Ａ及び図５Ｂは図４のＶ−Ｖ′線に沿って切って示した断面図である。
図４ないし図５Ｂに示したように、本発明の第１実施形態による半導体チップパッケージは、四面に形成された複数のリード１００と、前記四面の各隅部分から延びて形成されたタイバー２００と、を含むリードフレームと、半導体チップ５００、ボンディングワイヤー６００及びモールディングされてなされる封止手段７００と、を含む。
ここで、前記リードフレームのタイバー２００は選択的エッチング工程であるハーフエッチングにより形成されている。具体的に、前記リードフレームの厚さが０．２ｍｍといった時、前記タイバー２００はその底面が０．１ｍｍ程度リセスされている。
一方、前記タイバー２００のエッチングされた下部面には前記半導体チップ５００が付着されて、パッケージ内で前記半導体チップ５００が付着される空間が確保されるように半導体チップ５００が付着されるタイバー２００の中央部分から終わり部分まで上に曲がった形態でアップセット（ｕｐ−ｓｅｔ）された形態である。
ここで、前記半導体チップ５００は前記タイバー２００に付着される上部面が複数のチップパッド５１０が形成されている活性面を形成し、前記活性面のうちからチップパッド５１０がない隅部分が前記タイバー２００と付着が行われる。
前記チップパッド５１０は前記半導体チップ５００の縁四辺部分にチップパッドが形成されているエッジ形態のパッド構造が望ましく、縁２辺部分にチップパッドが形成されたエッジ形態のパッド構造、またはチップパッドが半導体チップ中央部分に形成されているセンター形態のパッド構造でもなされることができる。
前記半導体チップ５００を前記タイバー２００に付着する手段として絶縁性接着剤が使われ、前記絶縁性接着剤は液状接着剤、ｂ−ステージ（ｓｔａｇｅ）（液状及び固体の中間段階の接着剤）及びフィルムタイプなどが使われることができる。
前記ボンディングワイヤー６００は前記複数のチップパッド５１０と前記複数のリード１００とをそれぞれ電気的に連結させる連結手段であって、金（Ａｕ）、金／アルミニウム合金（Ａｕ／Ａｌ）、金／パラジウム合金（Ａｕ／Ｐｄ）などの材質で構成されたことが望ましい。
この時、前記ボンディングワイヤー６００は接着が行われる前記半導体チップ５００のチップパッド５１０と前記リード１００方向すべてにボール（ｂａｌｌ）が形成されることができ、前記チップパッド５１０及び前記リード１００のうち１個所にはボールが形成されて、他の１個所にはステッチ（ｓｔｉｔｃｈ）が形成されることもできる。ここで、前記ステッチは前記ボンディングワイヤー６００を接着面で押すなどの方式で接着が行われてステッチ形態が形成された形態を言って、前記ボールは前記ボンディングワイヤー６００が接着面にボールの形態で接着が行われたことを言う。
前記封止手段７００はエポキシモールディング樹脂（ＥＭＣ：Ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）などの絶縁物質で構成されて、金型フレームによるモールディング方式によって前記半導体チップ５００の下部面を除外した半導体チップの上部面と側面、前記複数のリード１００の下部面を除外したすべてのリードフレーム、ボンディングワイヤー６００及びその接合部分を封止する方式で形成されている。
この時、前記半導体チップ５００の上部面とボンディングワイヤー６００及びその接合部分は絶縁性物質により必ず封止するようにする。
一方、前記リードフレームは銅または銅合金で構成され、リード１００の下部面のように封止しないリードフレームは錫／鉛合金またはパラジウム／金合金または銀／金合金等のように伝導性が高くて酸化がよくできない物質でコーティングされたことが望ましい。
また、前記露出したリード１００の下部面は外部基板に電気的に連結するための手段として利用されることができ、前記半導体チップ５００の下部面が外部に露出されていて半導体チップの熱放出が効果的になされる長所がある。
この時、図５Ｂに示したように、前記半導体チップ５００の下部面には別途の熱放出装置９００が付着されて熱放出効果をより一層増大させることができる。
上述したような構成で本発明の第１実施形態による半導体チップパッケージは０．３ｍｍないし０．４ｍｍの厚さで構成されることができる。
したがって、本発明の第１実施形態による半導体チップパッケージはダイパッドのないリードフレームに半導体チップを収用して、半導体チップの下部面を露出させることによって、パッケージの厚さを効果的に減らすことができて、半導体チップの熱放出効果を得ることができる。
次は、図６Ａ及び図６Ｂを参照して本発明の第２実施形態による半導体チップパッケージの構造を説明する。
図６Ａ及び図６Ｂは本発明の第２実施形態による半導体チップパッケージを示す断面図である。
図６Ａ及び図６Ｂに示したように、本発明の第２実施形態による半導体チップパッケージは上述した本発明の第１実施形態と同一に、複数のリードとタイバー２００を含むリードフレーム、半導体チップ５００、ボンディングワイヤー６００及び封止手段７００を含む。
ここで、前記リードフレームのタイバー２００の下部面には前記半導体チップ５００が付着されて、パッケージ内で前記半導体チップ５００が付着される空間が確保されるようにハーフエッチングによってリセス領域が形成されている。
それゆえ、本発明の第２実施形態による半導体チップパッケージはタイバー２００がアップセットされていないことを除外すれば、すべての構成が本発明の第１実施形態による半導体チップパッケージと同一である。
したがって、本発明の第２実施形態による半導体チップパッケージは本発明の第１実施形態による半導体チップパッケージと同様の効果を有する。
そうすれば、図７Ａないし図９Ｂと前の図４ないし図５Ｂを共に参照して本発明の第１実施形態による半導体チップパッケージの製造方法を説明する。
図７Ａは本発明の第１実施形態による半導体チップパッケージを製造するための最初段階での平面図であって、図７Ｂは図７ＡのＶＩＩ−ＶＩＩ′線に沿って切って示した断面図である。
図７Ａ及び図７Ｂに示したように、先に、金属板をエッチング加工またはプレス加工して、四面に形成された複数のリード１００と、前記四面の各隅部分から延びて形成されたタイバー２００と、を含むリードフレームを形成する。
この時、タイバー２００は選択的エッチング工程を介して、リードフレーム厚さの半分程度なるようにハーフエッチングしてその底面にリセス領域を形成する。
図８は図７Ｂの次の段階で製造される半導体チップパッケージの工程断面図である。
次に、図８に示したように、前記タイバー２００の中央部分から終わり部分まで上に曲がった形態でアップセット（ｕｐ−ｓｅｔ）する。前記アップセットされたタイバーの形態は金型等のようなツールを利用してタイバーの下部で上に圧力を加える方式で形成する。
図９Ａは図８の次の段階で製造される半導体チップパッケージの平面図であって、図９Ｂは図９ＡのＩＸ−ＩＸ′線に沿って切って示した断面図である。
次に、図９Ａ及び図９Ｂに示したように、アップセットされたタイバーの下部面に半導体チップを絶縁性接着剤を利用して付着する。
この時、前記半導体チップ５００は前記タイバー２００に付着される上部面が複数のチップパッド５１０が形成されている活性面を形成し、前記活性面のうちからチップパッド５１０がない隅部分が前記タイバー２００と付着が行われるようにする。
前記絶縁性接着剤は液状接着剤、ｂ−ｓｔａｇｅ（液状及び固体の中間段階の接着剤）及びフィルムタイプなどが使われることができる。
続いて、前記半導体チップ５００上部面に形成されたチップパッド５１０と前記リード１００とが電気的に連結されるようにボンディングワイヤー６００を利用してワイヤーボンディングを遂行する。
前記ボンディングワイヤー６００は前記複数のチップパッド５１０と前記複数のリード１００とをそれぞれ電気的に連結させる連結手段であって、金（Ａｕ）、金／アルミニウム合金（Ａｕ／Ａｌ）、金／パラジウム合金（Ａｕ／Ｐｄ）などの材質で構成されたことが望ましい。
また、前記ボンディングワイヤー６００は接着が行われる前記半導体チップ５００のチップパッド５１０と前記リード１００方向すべてにボールを形成することができ、前記チップパッド５１０と前記リード１００のうち１個所にはボールを形成して、他の１個所にはステッチを形成することもある。
次に、前の図４ないし図５Ｂに示したように、エポキシモールディング樹脂などの絶縁物質で構成された封止手段７００を利用して、金型フレームによるモールディング方式で前記半導体チップ５００の下部面を除外した半導体チップの上部面と側面、前記複数のリード１００の下部面を除外したすべてのリードフレーム、ボンディングワイヤー６００及びその接合部分を封止する。
一方、前記リードフレームは銅または銅合金で形成して、前記リードフレーム形成段階で、モールディング樹脂により封止しない部分は錫／鉛合金またはパラジウム／金合金または銀／金合金等のように伝導性が高くて酸化がよくできない物質でコーティングすることが望ましい。
上述したように、本発明の一実施形態による半導体チップパッケージの製造方法は一つのパッケージのみを図示したが一般的には複数のパッケージを一括処理してストリップ（ｓｔｒｉｐ）形態で製造して、最後の工程でシンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）する分離工程を介してなされることが望ましい。
ここで、前記シンギュレーション方式には金型パンチ（Ｐｕｎｃｈ）を利用した分離工程とソーイングブレード（Ｓａｗｉｎｇ ｂｌａｄｅ）を利用した分離工程などがある。
この上、本発明を望ましい実施形態を挙げて説明したが、本発明は前記実施形態に限定されないし、本発明の技術的思想の範囲内で当分野で通常の知識を有する者によっていろいろ変形が可能である。
ダイパッドなしに形成できるリードフレームを具備して厚さが最小化された半導体チップパッケージを提供することができる。
本発明の第１実施形態によるリードフレームを示す平面図である。 図１のＩＩ−ＩＩ′線に沿って切って示した断面図である。 本発明の第２実施形態によるリードフレームを示す断面図である。 本発明の第１実施形態による半導体チップパッケージを示す平面図である。 図４のＶ−Ｖ′線に沿って切って示した断面図である。 図４のＶ−Ｖ′線に沿って切って示した断面図である。 本発明の第２実施形態による半導体チップパッケージを示す断面図である。 本発明の第２実施形態による半導体チップパッケージを示す断面図である。 本発明の第１実施形態による半導体チップパッケージを製造するための最初段階での平面図である。 図７ＡのＶＩＩ−ＶＩＩ′線を切って示した断面図である。 図７Ｂの次の段階で製造される半導体チップパッケージの工程断面図である。 図８の次の段階で製造される半導体チップパッケージの平面図である。 図９ＡのＩＸ−ＩＸ′線に沿って切って示した断面図である。 従来技術による半導体チップパッケージを示す平面図である。 図１０のＸＩ−ＸＩ′線に沿って切って示した断面図である。
符号の説明
１００ リード
２００ タイバー
５００ 半導体チップ
６００ ボンディングワイヤー
７００ 封止手段

Claims (22)

  1. 四面に形成された複数のリードと、前記四面の各隅部分から延びて形成されてその底面がリセスされたタイバーと、を含むリードフレームと；
    前記タイバーのリセス面に付着される半導体チップと；
    前記半導体チップ上部面に形成された複数のチップパッドと前記複数のリードとを電気的に連結させる連結手段と；
    前記半導体チップの上部、前記連結手段及びその接合部分を封止する封止手段と；
    を含む半導体チップパッケージ。
  2. 前記複数のリードの下部面は外部に露出されることを特徴とする請求項１に記載の半導体チップパッケージ。
  3. 前記半導体チップの下部面は外部に露出されることを特徴とする請求項２に記載の半導体チップパッケージ。
  4. 前記タイバーは上に曲がった方式でアップセットした構造を有することを特徴とする請求項３に記載の半導体チップパッケージ。
  5. 前記連結手段はボンディングワイヤーであることを特徴とする請求項１に記載の半導体チップパッケージ。
  6. 前記封止手段はエポキシモールディング樹脂で形成されたことを特徴とする請求項１に記載の半導体チップパッケージ。
  7. 前記リードフレームの封止しない部分は錫／鉛合金またはパラジウム／金合金または銀／金合金で構成されたグループから選択された伝導性坑酸化物質でコーティングされたことを特徴とする請求項１に記載の半導体チップパッケージ。
  8. 前記半導体チップの露出した下部面に熱放出装置がさらに付着したことを特徴とする請求項１に記載の半導体チップパッケージ。
  9. 前記パッケージの総高さは０．３ｍｍないし０．４ｍｍの厚さに形成されたことを特徴とする請求項１に記載の半導体チップパッケージ。
  10. 四面に形成された複数のリード；及び
    前記四面の各隅部分から延びて形成されてその底面がリセスされたタイバー；を含むリードフレーム。
  11. 前記タイバーは上に曲がった方式でアップセットした構造を有することを特徴とする請求項１０に記載のリードフレーム。
  12. 前記リードフレームは０．１８ｍｍないし０．２２ｍｍの厚さに形成されたことを特徴とする請求項１１に記載のリードフレーム。
  13. 前記タイバーのリセスされた部分は前記リードフレーム厚さの半分以下にエッチングしたことを特徴とする請求項１２に記載のリードフレーム。
  14. 複数のリードと、底面がリセスされたタイバーと、を含むリードフレームを提供する第１段階と；
    半導体チップの活性面が上に向かうようにして前記タイバーのリセス面に前記半導体チップを付着する第２段階と；
    前記半導体チップの前記活性面上に形成された複数のチップパッドと前記複数のリードとを連結手段により電気的に連結させる第３段階と；
    前記複数のリードの下部面と前記半導体チップの下部面とが露出されるようにして前記半導体チップの上部、リードフレームの上部、前記連結手段及びそれらの接合部分が封止されるようにモールディングを遂行する第４段階と；
    を含む半導体チップパッケージの製造方法。
  15. 前記第１段階以後に、金型を利用して前記タイバーを上に曲げるアップセット工程段階をさらに含むことを特徴とする請求項１４に記載の半導体チップパッケージの製造方法。
  16. 前記リードフレームの封止しない部分は錫／鉛合金またはパラジウム／金合金または銀／金合金で構成されたグループから選択された伝導性坑酸化物質でコーティングする段階をさらに含むことを特徴とする請求項１４に記載の半導体チップパッケージの製造方法。
  17. 前記パッケージの総高さが０．３ｍｍないし０．４ｍｍの厚さになるように形成することを特徴とする請求項１４に記載の半導体チップパッケージの製造方法。
  18. 前記複数のリードの下部面と前記半導体チップ下部面とは外部に露出されるようにすることを特徴とする請求項１４に記載の半導体チップパッケージの製造方法。
  19. 前記半導体チップの露出した下部面に熱放出装置をさらに付着することを特徴とする請求項１８に記載の半導体チップパッケージの製造方法。
  20. 前記リードフレームは０．１８ｍｍないし０．２２ｍｍの厚さで形成することを特徴とする請求項１４に記載の半導体チップパッケージの製造方法。
  21. 前記タイバーのリセスされた部分は前記リードフレーム厚さの半分以下にエッチングして形成することを特徴とする請求項２０に記載の半導体チップパッケージの製造方法。
  22. 前記連結手段はボンディングワイヤーであることを特徴とする請求項１４に記載の半導体チップパッケージの製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060049492A1 (en) * 2004-09-08 2006-03-09 Holloway Jeffrey G Reduced foot print lead-less package with tolerance for thermal and mechanical stresses and method thereof
US7554179B2 (en) * 2005-02-08 2009-06-30 Stats Chippac Ltd. Multi-leadframe semiconductor package and method of manufacture
US7615851B2 (en) * 2005-04-23 2009-11-10 Stats Chippac Ltd. Integrated circuit package system
JP2008091818A (ja) * 2006-10-05 2008-04-17 Matsushita Electric Ind Co Ltd 光半導体装置用リードフレームおよびこれを用いた光半導体装置、並びにこれらの製造方法
GB2451077A (en) * 2007-07-17 2009-01-21 Zetex Semiconductors Plc Semiconductor chip package
KR100895353B1 (ko) * 2007-10-12 2009-04-29 스테코 주식회사 반도체 패키지
US7986048B2 (en) * 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
KR101122463B1 (ko) * 2010-01-04 2012-02-29 삼성전기주식회사 리드 프레임
TWI427750B (zh) * 2010-07-20 2014-02-21 Siliconix Electronic Co Ltd 包括晶粒及ｌ形引線之半導體封裝及其製造方法
US8987022B2 (en) * 2011-01-17 2015-03-24 Samsung Electronics Co., Ltd. Light-emitting device package and method of manufacturing the same
US9887144B2 (en) * 2011-09-08 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structure for chip packaging
KR101356389B1 (ko) * 2012-03-07 2014-01-29 에스티에스반도체통신 주식회사 상부면에 도전성 단자가 형성되는 반도체 패키지 및 그 제조방법
US11742265B2 (en) * 2019-10-22 2023-08-29 Texas Instruments Incorporated Exposed heat-generating devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263468A (ja) * 1994-03-17 1995-10-13 Hitachi Ltd 半導体集積回路装置およびリードフレーム
JPH098205A (ja) * 1995-06-14 1997-01-10 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JPH1154551A (ja) * 1997-08-04 1999-02-26 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
JP2001339029A (ja) * 2000-05-26 2001-12-07 Shinko Electric Ind Co Ltd 多層リードフレーム及びこれを用いた半導体装置
JP2003129276A (ja) * 2001-10-16 2003-05-08 Takahide Ono 半導体装置の製造方法
JP2003133502A (ja) * 2001-10-26 2003-05-09 Hitachi Ltd 半導体装置およびその製造方法ならびに電子装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011649B1 (ko) * 1988-03-10 1997-07-12 가부시끼가이샤 히다찌세이사꾸쇼 반도체 장치의 제조방법
JPH08116016A (ja) * 1994-10-15 1996-05-07 Toshiba Corp リードフレーム及び半導体装置
KR970030741A (ko) 1995-11-13 1997-06-26 김광호 타이바(tie-bar)에 반도체 칩이 부착된 반도체 칩 패키지
DE19612392B4 (de) 1996-03-28 2004-01-22 Infineon Technologies Ag Halbleiteranordnung mit Leiterrahmen
KR970077602A (ko) 1996-05-23 1997-12-12 김광호 칩접착부가 일체형으로 형성된 타이바를 갖는 패드리스 리드프레임과 이를 이용한 반도체 칩 패키지
JPH1050921A (ja) 1996-08-02 1998-02-20 Hitachi Cable Ltd リードフレーム及び半導体装置
KR19980020297A (ko) 1996-09-06 1998-06-25 김광호 리드 프레임 및 이를 이용한 반도체 패키지
KR100235308B1 (ko) * 1997-06-30 1999-12-15 윤종용 2중 굴곡된 타이바와 소형 다이패드를 갖는 반도체 칩 패키지
SG75958A1 (en) * 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
KR20000040218A (ko) 1998-12-17 2000-07-05 윤종용 멀티 칩 패키지
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
US6611047B2 (en) * 2001-10-12 2003-08-26 Amkor Technology, Inc. Semiconductor package with singulation crease
JP2003249604A (ja) 2002-02-25 2003-09-05 Kato Denki Seisakusho:Kk 樹脂封止半導体装置およびその製造方法、樹脂封止半導体装置に使用されるリードフレーム、ならびに半導体モジュール装置
TW563232B (en) * 2002-08-23 2003-11-21 Via Tech Inc Chip scale package and method of fabricating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263468A (ja) * 1994-03-17 1995-10-13 Hitachi Ltd 半導体集積回路装置およびリードフレーム
JPH098205A (ja) * 1995-06-14 1997-01-10 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JPH1154551A (ja) * 1997-08-04 1999-02-26 Matsushita Electron Corp 樹脂封止型半導体装置およびその製造方法
JP2001339029A (ja) * 2000-05-26 2001-12-07 Shinko Electric Ind Co Ltd 多層リードフレーム及びこれを用いた半導体装置
JP2003129276A (ja) * 2001-10-16 2003-05-08 Takahide Ono 半導体装置の製造方法
JP2003133502A (ja) * 2001-10-26 2003-05-09 Hitachi Ltd 半導体装置およびその製造方法ならびに電子装置

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