DE102005006730A1 - Leiterrahmen, Halbleiterchippackung und zugehöriges Herstellungsverfahren - Google Patents

Leiterrahmen, Halbleiterchippackung und zugehöriges Herstellungsverfahren Download PDF

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Abstract

Die Erfindung bezieht sich auf einen Leiterrahmen eine Halbleiterchippackung mit einer Mehrzahl von Leitungen, die am Leiterrahmen ausgebildet sind, und Haltestegen (200), die sich von den Kanten- oder Eckbereichen des Leiterrahmens aus erstrecken, auf eine Halbleiterchippackung mit einem Leiterrahmen mit mehreren Leitungen, einem Halbleiterchip (500), Verbindungselementen (600), die eine Mehrzahl von Chipkontaktstellen (510), die auf einer Oberseite des Halbleiterchips ausgebildet sind, mit den Leitungen elektrisch verbinden, und einem Verkapselungsmittel (700), das die Oberseite des Halbleiterchips, die Verbindungselemente und Bondbereiche der Verbindungselemente verkapselt, sowie auf ein zugehöriges Herstellungsverfahren.
Erfindungsgemäß beinhaltet der Leiterrahmen Haltestege (200), die vertiefte Unterseiten als Chipaufnahme aufweisen.
Verwendung in der Halbleiterchippackungstechnologie.

Description

  • Die Erfindung bezieht sich auf einen Leiterrahmen nach dem Oberbegriff des Anspruchs 1, eine Halbleiterchippackung nach dem Oberbegriff des Anspruchs 6 und ein Verfahren zur Herstellung einer solchen Halbleiterchippackung.
  • Quad-Flat-Packungen (QFP) und Ball-Grid-Array(BGA)-Packungstechniken können bei der Herstellung von Halbleiterpackungen verwendet werden, um einen Halbleiterchip mit einer externen Umgebung elektrisch und elektronisch zu verbinden.
  • Bei der Herstellung einer QFP kann ein Leiterrahmen verwendet werden. Der Leiterrahmen dient nicht nur zur Bereitstellung von Funktionen, die von einem Halbleiterchip durchgeführt werden, für einen externen Schaltkreis durch elektrisches Verbinden des Halbleiterchips mit dem externen Schaltkreis, sondern trägt zudem den Halbleiterchip physisch.
  • Der Leiterrahmen kann eine Chipauflage, auf welcher der Halbleiterchip angebracht werden kann, Leitungen, die an Chipkontaktstellen auf dem Halbleiterchip drahtgebondet sind, und einen Rahmen beinhalten, der die Chipauflage und die Leitungen trägt.
  • Eine QFP weist im Allgemeinen eine freiliegende Leiterrahmenpackungs(ELP)-Struktur auf. Ein Teil eines Leiterrahmens liegt an der Außenseite eines Körpers der Packung frei. Insbesondere liegen in einer QFP mit einer ELP-Struktur die Chipauflage und die unteren Teile der Leitungen zu einer Unterseite des Körpers der Packung hin frei.
  • Eine herkömmliche Halbleiterchippackung wird unter Bezugnahme auf die 10 und 11 erläutert. 10 stellt eine Draufsicht auf eine herkömmliche Halbleiterchippackung dar, und 11 stellt eine Querschnittansicht entlang einer Linie XI-XI' von 10 dar. Wie in den 10 und 11 dargestellt, beinhaltet diese herkömmliche Halbleiterchippackung einen Leiterrahmen, einen Halbleiterchip 50, Bonddrähte 60 und ein Verkapselungsmittel 70, das in einem Gießprozess verwendet wird. Der Leiterrahmen beinhaltet eine Mehrzahl von Leitungen 10, die entlang von vier Seiten des Leiterrahmens ausgebildet sind, eine Chipauflage 20, die in der Mitte des Leiterrahmens ausgebildet ist, und Haltestege 30, die sich von der Kante von jeder der vier Seiten aus erstrecken und mit der Chipauflage 20 verbunden sind.
  • Eine Oberseite des Halbleiterchips 50 ist eine aktive Oberfläche, auf der eine Mehrzahl von Chipkontaktstellen 51 ausgebildet sind, und eine Unterseite, die eine nicht-aktive Oberfläche ist, haftet an einem oberen Teil der Chipauflage 20. Die Bonddrähte 60 verbinden die Chipkontaktstellen 51 elektrisch mit den Leitungen 10.
  • Das Verkapselungsmittel 70 wird gebildet, um den Halbleiterchip 50 und die Bonddrähte 60 zu verkapseln. Bondbereiche der Bonddrähte 60 werden durch ein Gießverfahren unter Verwendung einer Form gebildet. Außerdem bestehen die Bondbereiche aus einem isolierenden Material.
  • Unterseiten der Leitungen 10, die im übrigen durch das Verkapselungsmittel 70 vollständig verkapselt sein können, wie in 11 dargestellt, und eine Unterseite der Chipauflage 20 sind nicht durch das Verkapselungsmittel 70 verkapselt und liegen zur Außenseite der Packung hin frei.
  • Der Halbleiterchip 50 ist auf der Chipauflage 20 angebracht, und da sich der Halbleiterchip 50 auf einem oberen Teil der Chipauflage 20 befindet, sind die Längen der Bonddrähte 60, die den Halbleiterchip 50 mit den Leitungen 10 verbinden, wenigstens so lang wie eine Dicke des Halbleiterchips 50. Dies beeinträchtigt möglicherweise elektrische Eigenschaften, wie z.B. durch einen hohen Verbindungswiderstand.
  • Um dem abzuhelfen kommt zwar in Betracht, die Haltestege 30 und die Chipauflage 20 nach unten zu biegen bzw. abzusenken, was als Absenken bzw. "downset" bezeichnet wird, und der Halbleiterchip 50 wird dann an dem oberen Teil der abgesenkten Chipauflage 20 fixiert, so dass die Längen der Bonddrähte 60 reduziert werden können.
  • Die vorstehende Packungsstruktur weist jedoch eine Beschränkung bei der Einstellung der Dicke der Packung auf. So wurde der Halbleiterchip herkömmlicherweise so aufgebaut, dass er eine geringere Dicke aufwies, um die Dicke der Halbleiterchippackung zu reduzieren. Bei einer Reduzierung der Dicke des Halbleiterchips kann ein entsprechender Wafer jedoch während eines Waferhandhabungsprozesses leicht brechen. Daher kann eventuell keine Sägevorrichtung zum Schneiden des Wafers verwendet werden. Des Weiteren ist der dünner gemachte Halbleiterchip nach Beendigung der Herstellung der Packung selbst bei einem geringen Stoß anfällig für eine Schädigung.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Leiterrahmens der eingangs genannten Art, einer den Leiterrahmen ver wendenden Halbleiterchippackung sowie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise vermeiden und sich insbesondere stabile, gegen die erwähnten Schädigungen unempfindliche Halbleiterchippackungen relativ geringer Dicke realisieren lassen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Leiterrahmens mit den Merkmalen des Anspruchs 1, einer Halbleiterchippackung mit den Merkmalen des Anspruchs 6 sowie eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 14.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 eine Draufsicht auf einen erfindungsgemäßen Leiterrahmen,
  • 2 eine Querschnittansicht entlang einer Linie II-II' von 1,
  • 3 eine Querschnittansicht entsprechend 2 eines weiteren Leiterrahmens gemäß der Erfindung,
  • 4 eine Draufsicht auf eine erfindungsgemäße Halbleiterchippackung mit einem Leiterrahmen gemäß 2,
  • 5A und 5B Querschnittansichten entlang einer Linie V-V' von 4 für Varianten ohne bzw. mit einem Wärmeableitelement,
  • 6A und 6B Querschnittansichten entsprechend 5A und 5B für erfindungsgemäße Halbleiterchippackungen mit einem Leiterrahmen gemäß 3,
  • 7A eine Draufsicht auf einen Leiterrahmen, die einen ersten Prozess zur Bildung einer Halbleiterchippackung gemäß der Erfindung darstellt,
  • 7B eine Querschnittansicht entlang einer Linie VII-VII' von 7A,
  • 8 eine Querschnittansicht der herzustellenden Halbleiterchippackung in einem auf den Prozess von 7B folgenden Prozessstadium,
  • 9A eine Draufsicht auf die Halbleiterchippackung in einem auf den Prozess von 8 folgenden Prozessstadium,
  • 9B eine Querschnittansicht entlang einer Linie IX-IX' von 9A,
  • 10 eine Draufsicht auf eine herkömmliche Halbleiterchippackung und
  • 11 eine Querschnittansicht entlang einer Linie XI-XI' von 10.
  • Unter Bezugnahme auf die 1 und 2 wird zunächst die Struktur eines erfindungsgemäßen Leiterrahmens erläutert. Wie in den 1 und 2 dargestellt, kann der erfindungsgemäße Leiterrahmen durch einen Ätzprozess und/oder einen Pressprozess einer Metallplatte gebildet werden. Der Leiterrahmen beinhaltet eine Mehrzahl von Leitungen 100, die entlang von vier Seiten des Leiterrahmens ausgebildet sind, sowie Hal testege 200, die sich von den Kanten von jeder der vier Seiten bzw. den vier Eckbereichen aus erstrecken. Die Haltestege 200 können durch einen selektiven Ätzprozess gebildet werden, bei dem es sich z.B. um einen halbätzenden Prozess handeln kann. Wenn die Dicke des Leiterrahmens zum Beispiel 0,2mm beträgt, ist die Unterseite jedes Haltesteges 200 um etwa 0,1mm vertieft.
  • Des Weiteren kann der Haltesteg 200 nach oben gebogen sein, das heißt, der Haltesteg 200 mit dem vertieften Bereich kann sich von einem mittigen Bereich zu einem peripheren Kantenbereich in einer nach oben weisenden Anordnung derart erstrecken, dass eine Dicke seines peripheren Kantenbereichs geringer als jene seines mittigen Bereichs ist.
  • Dieser Aufbau schafft Platz, um zu ermöglichen, dass der Halbleiterchip an den Unterseiten der Haltestege 200 angebracht werden kann. Mit anderen Worten ist es, da die Haltestege 200 an ihren Unterseiten vertieft sind und eine nach oben weisende Konfiguration aufweisen, möglich, einen Raum bereitzustellen, in dem der Halbleiterchip an den Unterseiten der Haltestege 200 angebracht werden kann, ohne dass eine Chipauflage bereitgestellt werden muss. Als Ergebnis kann die Gesamtabmessung einer Halbleiterchippackung reduziert werden.
  • Als nächstes wird ein Aufbau eines weiteren erfindungsgemäßen Leiterrahmens unter Bezugnahme auf 3 erläutert. Dieser Leiterrahmen kann durch einen Ätzprozess und/oder einen Druckprozess einer Metallplatte in einer ähnlichen Weise wie bei der vorigen Ausführungsform gebildet werden. Der Leiterrahmen beinhaltet eine Mehrzahl von Leitungen, die entlang von vier Seiten des Leiterrahmens ausgebildet sind, sowie Haltestege 200, die sich von den Kanten von jeder der vier Seiten bzw. von den vier Eckbereichen aus erstrecken.
  • Auf Unterseiten der Haltestege 200 werden unter Verwendung von Halbätzen oder einem ähnlichen Prozess Vertiefungsbereiche gebildet, um einen Raum zum Anbringen eines Halbleiterchips bereitzustellen.
  • Somit ist der Aufbau dieses Leiterrahmens ähnlich jenem des Leiterrahmens der vorigen Ausführungsform mit der Ausnahme, dass die Haltestege 200 nicht nach oben abgebogen sind.
  • Ein Aufbau einer Halbleiterchippackung gemäß der Erfindung wird nachfolgend detailliert unter Bezugnahme auf die 4, 5A und 5B erläutert. Wie in den 4, 5A und 5B gezeigt, beinhaltet diese Halbleiterchippackung den erfindungsgemäßen Leiterrahmen gemäß den 1 und 2, einen Halbleiterchip 500, Bonddrähte 600 und ein Verkapselungsmittel 700. Der Leiterrahmen beinhaltet eine Mehrzahl von Leitungen 100, die entlang der vier Seiten des Leiterrahmens ausgebildet sind. Außerdem erstrecken sich Haltestege 200 von den Kanten von jeder der vier Seiten aus. Das Verkapselungsmittel 700 wird in einem Gießprozess verwendet.
  • Die Haltestege 200 des Leiterrahmens werden durch einen selektiven Ätzprozess gebildet, der ein Halbätzprozess sein kann. Wenn zum Beispiel die Dicke des Leiterrahmens 0,2mm beträgt, sind die Unterseiten der Haltestege 200 um etwa 0,1 mm vertieft.
  • Der Halbleiterchip 500 ist an der geätzten Unterseite des Haltesteges 200 angebracht. Die Bereiche der Haltestege 200 von der Mitte derselben bis zum Ende, an denen der Halbleiterchip 500 fixiert ist, können nach oben gebogen sein, d.h. nach oben weisen, um Platz für den Halbleiterchip 500 innerhalb der Packung zu schaffen.
  • Eine Oberseite des Halbleiterchips 500, an der die Haltestege 200 haften, ist eine aktive Oberfläche, auf der eine Mehrzahl von Chipkontakt stellen 510 ausgebildet ist. Die Haltestege 200 haften an Kanten- bzw. Eckbereichen der aktiven Oberfläche des Halbleiterchips 500, in denen keine Chipkontaktstellen 510 ausgebildet sind.
  • In der gezeigten Ausführungsform weisen die Chipkontaktstellen 510 eine Kontaktstellenstruktur vom Kantentyp auf, bei der die Chipkontaktstellen 510 entlang der vier Seiten des Halbleiterchips 500 ausgebildet sind. Die Chipkontaktstellen 510 können auch eine Kontaktstellenstruktur vom Kantentyp aufweisen, bei der die Chipkontaktstellen 510 auf zwei Seiten des Halbleiterchips 500 ausgebildet sind. Des Weiteren können die Chipkontaktstellen 510 eine Kontaktstellenstruktur vom mittigen Typ aufweisen, bei der die Chipkontaktstellen 510 im mittigen Bereich des Halbleiterchips 500 ausgebildet sind.
  • Ein isolierendes Klebemittel kann dazu verwendet werden, den Halbleiterchip 500 an den Haltestegen 200 anzubringen. Ein Flüssigphasen-, b-Stufen- oder Filmtyp-Klebemittel kann als das isolierende Klebemittel verwendet werden. Ein b-Stufen-Klebemittel ist ein Zwischenzustand zwischen einem flüssigen Zustand und einem festen Zustand.
  • Die Bonddrähte 600 verbinden die Mehrzahl von Chipkontaktstellen 510 elektrisch mit der Mehrzahl von Leitungen 100. In einer Ausführungsform bestehen die Bonddrähte 600 aus Au, einer Au-Al-Legierung, einer Au-Pd-Legierung oder dergleichen.
  • Kugelbondverbindungen können auf den Bonddrähten 600 sowohl zum Bonden an die Chipkontaktstellen 510 des Halbleiterchips 500 als auch an die Leitungen 100 ausgebildet sein. Alternativ können Kugelbondverbindungen am einen Ende der Bonddrähte 600 zum Bonden an die Chipkontaktstellen 510 oder die Leitungen 100 ausgebildet sein, während Stitch-Bondverbindungen zum Bonden der Bonddrähte 600 an deren anderem Ende vorgesehen sind, wo keine Kugelbondverbindungen ausgebildet sind. Eine Stitch-Bondverbindung mit einer Stitch-Form wird durch Pressen der Bondoberflächen der Bonddrähte 600 oder dergleichen gebildet. Eine Kugelbondverbindung mit einer Kugelform kann an den Bondoberflächen der Bonddrähte 600 ausgebildet sein. Das Verkapselungsmittel 700 besteht aus einem isolierenden Material, wie einer Epoxidgießverbindung (EMC). Das Verkapselungsmittel 700 verkapselt die Oberseite und Seitenflächen des Halbleiterchips 500, jedoch nicht die Unterseite, alle Bereiche des Leiterrahmens mit Ausnahme der Unterseiten der Mehrzahl von Leitern 100, die Bonddrähte 600 und Bondbereiche der Bonddrähte 600 unter Verwendung eines Gießverfahrens, das eine Form verwendet.
  • In diesem Fall brauchen die Oberseite des Halbleiterchips 500, die Bonddrähte 600 und die Bondbereiche der Bonddrähte 600 nicht zwingend durch das isolierende Material verkapselt zu werden.
  • Der Leiterrahmen kann z.B. aus Kupfer und/oder einer Kupferlegierung bestehen. In einer Ausführungsform sind Bereiche des Leiterrahmens, wie die Unterseiten der Leiter 100, die nicht verkapselt sind, mit einem Material beschichtet, das nur schwer oxidiert und/oder eine hohe Leitfähigkeit aufweist, wie eine Sn-Pb-Legierung, eine Pd-Au-Legierung oder eine Ag-Au-Legierung.
  • Des Weiteren werden die freiliegenden Unterseiten der Leitungen 100 dazu verwendet, ein externes Substrat mit der Packung elektrisch zu verbinden. Die Unterseite des Halbleiterchips 500 wird freigelegt, so dass in dem Halbleiterchip 500 erzeugte Wärme effektiv abgeführt werden kann.
  • Wie in 5B gezeigt, wird der Wärmeabfuhreffekt dadurch erhöht, dass zusätzlich ein Wärmeableitelement 900 vorgesehen wird, zum Beispiel an einer Unterseite des Halbleiterchips 500. Die Halbleiterchippa ckung mit dem vorstehend beschriebenen Aufbau weist eine Dicke von 0,3mm bis 0,4mm auf.
  • In der erfindungsgemäßen Halbleiterpackung ist die Dicke der Packung reduziert und/oder es wird ein Wärmeabfuhreffekt erzielt, indem der Halbleiterchip in dem Leiterrahmen ohne eine Chipauflage aufgenommen ist und die Unterseite des Halbleiterchips freigelegt ist.
  • Ein Aufbau einer weiteren erfindungsgemäßen Halbleiterchippackung wird nunmehr unter Bezugnahme auf die 6A und 6B erläutert. Wie in den 6A und 6B gezeigt, beinhaltet diese erfindungsgemäße Halbleiterchippackung einen Leiterrahmen gemäß 3 mit einer Mehrzahl von Leitungen und Haltestegen 200, einen Halbleiterchip 500, Bonddrähte 600 und ein Verkapselungsmittel 700.
  • Der Halbleiterchip 500 haftet an einer Unterseite der Haltestege 200 des Leiterrahmens. Auf den Unterseiten der Haltestege 200 werden durch Halbätzen Vertiefungsbereiche gebildet, um Platz zum Anbringen des Halbleiterchips 500 innerhalb der Packung zu schaffen.
  • Wie in 6B gezeigt, wird der Wärmeabfuhreffekt dadurch erhöht, dass zusätzlich ein Wärmeableitelement 900 zum Beispiel an einer Unterseite des Halbleiterchips 500 vorgesehen wird.
  • Der Aufbau dieser Halbleiterchippackung ist der vorigen Ausführungsform ähnlich, mit der Ausnahme, dass die Haltestege nicht nach oben abgebogen sind. Daher weist diese Halbleiterchippackung vergleichbare Effekte und/oder Vorteile wie jene der Halbleiterchippackung gemäß der vorigen Ausführungsform auf.
  • Nunmehr wird unter Bezugnahme auf die 7A bis 9B sowie die 4, 5A und 5B ein Verfahren zur Herstellung einer erfindungsgemäßen Halbleiterchippackung beschrieben. Wie in den 7A und 7B gezeigt, wird zuerst der Leiterrahmen gebildet. Der Leiterrahmen beinhaltet die Mehrzahl von Leitungen 100, die entlang von vier Seiten des Leiterrahmens ausgebildet sind, und die Haltestege 200, die sich von den Kanten von jeder der vier Seiten aus erstrecken, werden durch einen Ätzprozess oder Pressprozess einer Metallplatte gebildet. Die Haltestege 200 werden durch einen selektiven Ätzprozess halbgeätzt, um eine Dicke aufzuweisen, die etwa einer Hälfte der Dicke des Leiterrahmens entspricht. Dadurch werden die Vertiefungsbereiche auf den Unterseiten der Haltestege 200 gebildet.
  • Wie in 8 gezeigt, werden dann die Bereiche der Haltestege 200 von der Mitte der Haltestege 200 bis zu den Enden nach oben gebogen, d.h. weisen nach oben. Die nach oben weisenden Bereiche der Haltestege 200 werden z.B. durch Drücken nach oben auf die Unterseite der Haltestege 200 unter Verwendung eines Werkzeugs gebildet, wie einer Form.
  • Die 9A und 9B stellen die Halbleiterchippackung dar, nachdem sie einem Prozess unterworfen wurde, der auf den in 8 dargestellten Prozess folgt. Wie in den 9A und 9B gezeigt, haftet der Halbleiterchip 500 an einer Unterseite der nach oben versetzt gebogenen Haltestege unter Verwendung eines isolierenden Klebemittels.
  • Eine Oberseite des Halbleiterchips 500, an der die Haltestege 200 haften, ist eine aktive Oberfläche, auf der eine Mehrzahl von Chipkontaktstellen 510 ausgebildet ist. Die Haltestege 200 haften an Kantenbereichen der aktiven Oberfläche, in denen die Chipkontaktstellen 510 nicht ausgebildet sind. Als das isolierende Klebemittel kann ein Flüssigphasen-, b-Stufen- oder Filmtyp-Klebemittel verwendet werden. Das b-Stufen-Klebemittel ist zum Beispiel ein Zwischenzustandsklebemittel zwischen einem flüssigen Zustand und einem festen Zustand.
  • Anschließend wird der Drahtbondprozess unter Verwendung der Bonddrähte 600 durchgeführt, um die Chipkontaktstellen 510, die auf einer Oberseite des Halbleiterchips 500 ausgebildet sind, mit den Leitungen 100 elektrisch zu verbinden. In einer Ausführungsform bestehen die Bonddrähte 600 zur elektrischen Verbindung der Mehrzahl von Chipkontaktstellen 510 mit der Mehrzahl von Leitungen 100 aus Au, einer Au-Al-Legierung, einer Au-Pd-Legierung oder dergleichen.
  • Des Weiteren sind Kugelbondverbindungen auf den Bonddrähten 600 ausgebildet, an denen sowohl die Chipkontaktstellen 510 des Halbleiterchips 500 als auch die Leitungen 100 haften. Alternativ sind Kugelbondverbindungen auf den Bonddrähten 600 nur an deren einem Ende ausgebildet, an dem die Chipkontaktstellen oder die Leitungen 100 gebondet sind, und Stitch-Bondverbindungen sind auf den Bonddrähten 600 an deren anderem Ende ausgebildet.
  • Wiederum bezugnehmend auf die 4, 5A und 5B verkapselt das Verkapselungsmittel 700 unter Verwendung eines Gießverfahrens, das eine Form benutzt, die Oberseite und Seitenflächen des Halbleiterchips 500, jedoch nicht die Unterseite, alle Bereiche des Leiterrahmens mit Ausnahme der Unterseiten der Mehrzahl von Leitungen 100, die Bonddrähte 600 und Bondbereiche der Bonddrähte 600. Das Verkapselungsmittel 700 besteht z.B. aus einem isolierenden Material, wie EMC.
  • Der Leiterrahmen kann z.B. aus Kupfer oder einer Kupferlegierung bestehen. In einer Ausführungsform werden Bereiche des Leiterrahmens, die nicht durch das Epoxidgießharz (EMC) verkapselt werden, während der Bildung des Leiterrahmens mit einem Material beschichtet, das nur schwer zu oxidieren ist und/oder eine höhere Leitfähigkeit aufweist, wie eine Sn-Pb-Legierung, eine Pd-Au-Legierung oder eine Ag-Au-Legierung.
  • Wenngleich vorstehend lediglich die Herstellung einer Packung beschrieben wurde, kann durch das erfindungsgemäße Verfahren im Allgemeinen eine Mehrzahl von Packungen in einem Chargenbetrieb gleichzeitig hergestellt werden, zum Beispiel durch Vorfertigen in einer Streifenform und anschließendes Separieren in einzelne Packungen durch einen Vereinzelungsprozess. Ein Vereinzelungsverfahren kann mittels Trennprozessen unter Verwendung von Druckformstanzen oder eines Sägeblattes oder dergleichen durchgeführt werden.
  • Wie vorstehend beschrieben, ist gemäß Ausführungsformen der Erfindung eine Dicke der Halbleiterchippackung reduziert oder minimiert, da der Halbleiterchip an einer Unterseite eines Haltesteges mit einer vertieften Unterseite ohne Notwendigkeit für eine separate Chipauflage haftet. Des Weiteren kann Platz für die Unterbringung des Halbleiterchips dadurch bereitgestellt werden, dass ein oder mehrere Haltestege nach oben versetzt geformt werden. Eine Unterseite des Halbleiterchips kann nach außen freiliegen, so dass die Wärmeabfuhr des Halbleiterchips verbessert ist. Es versteht sich, dass die Erfindung neben den gezeigten weitere Ausführungsformen umfasst, z.B. solche, bei denen die Leitungen und/oder die Haltestege an weniger als allen vier Seiten eines Leiterrahmens vorgesehen sind.

Claims (23)

  1. Leiterrahmen für eine Halbleiterchippackung, mit – einer Mehrzahl von Leitungen (100), die am Leiterrahmen ausgebildet sind, und – Haltestegen (200), die sich von Kanten- oder Eckbereichen des Leiterrahmens aus erstrecken, dadurch gekennzeichnet, dass – die Haltestege (200) vertiefte Unterseiten als Chipaufnahme aufweisen.
  2. Leiterrahmen nach Anspruch 1, dadurch gekennzeichnet, dass die Haltestege so nach oben gebogen sind, dass sie eine nach oben versetzte Struktur aufweisen.
  3. Leiterrahmen nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass er eine Dicke von etwa 0,18mm bis etwa 0,22mm aufweist.
  4. Leiterrahmen nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der vertiefte Bereich von jedem der Haltestege eine Dicke von weniger als der Hälfte von jener des übrigen Leiterrahmens aufweist.
  5. Leiterrahmen nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass er sich über die Leitungen an der betreffenden Seite hinaus erstreckt.
  6. Halbleiterchippackung, mit – einem Leiterrahmen mit mehreren Leitungen, – einem Halbleiterchip (500), – Verbindungselementen (600), die eine Mehrzahl von Chipkontaktstellen (510), die auf einer Oberseite des Halbleiterchips ausgebildet sind, mit den Leitungen elektrisch verbinden, und – einem Verkapselungsmittel (700), das die Oberseite des Halbleiterchips, die Verbindungselemente und Bondbereiche der Verbindungselemente verkapselt, dadurch gekennzeichnet, dass – der Leiterrahmen ein solcher nach einem der Ansprüche 1 bis 5 ist und – der Halbleiterchip (500) an den vertieften Unterseiten des Leiterrahmens befestigt ist.
  7. Halbleiterchippackung nach Anspruch 6, dadurch gekennzeichnet, dass Unterseiten der Mehrzahl von Leitungen zur Außenseite der Packung hin freiliegen.
  8. Halbleiterchippackung nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Unterseite des Halbleiterchips zur Außenseite der Packung hin freiliegt.
  9. Halbleiterchippackung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass die Verbindungselemente Bonddrähte sind.
  10. Halbleiterchippackung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass das Verkapselungsmittel ein Epoxidgießharz (EMC) ist.
  11. Halbleiterchippackung nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, dass die Bereiche des Leiterrahmens, die nicht verkapselt sind, mit einem leitfähigen Antioxidansmaterial beschichtet sind, das aus der Gruppe ausgewählt ist, die aus ei nem Sn-Pb-Legierungsmaterial, einem Pd-Au-Legierungsmaterial und einem Ag-Au-Legierungsmaterial besteht.
  12. Halbleiterchippackung nach einem der Ansprüche 6 bis 11, gekennzeichnet durch ein Wärmeableitelement, das an der freiliegenden Unterseite des Halbleiterchips vorgesehen ist.
  13. Halbleiterchippackung nach einem der Ansprüche 6 bis 12, dadurch gekennzeichnet, dass die Gesamthöhe der Packung in einem Bereich von etwa 0,3mm bis etwa 0,4mm liegt.
  14. Verfahren zur Herstellung einer Halbleiterchippackung, gekennzeichnet durch die Schrittfolge: – Bereitstellen eines Leiterrahmens mit einer Mehrzahl von Leitungen (100) und Haltestegen (200), wobei Unterseiten der Haltestege vertieft sind, – Anbringen eines Halbleiterchips (500) an den vertieften Oberflächen der Haltestege derart, dass eine aktive Oberfläche des Halbleiterchips nach oben gewandt ist, – elektrisches Verbinden einer Mehrzahl von Chipkontaktstellen (510), die auf der aktiven Oberfläche des Halbleiterchips ausgebildet sind, mit der Mehrzahl von Leitungen durch zugehörige Verbindungselemente und – Verkapseln einer Oberseite des Halbleiterchips, einer Oberseite des Leiterrahmens, der Verbindungselemente und von Bondbereichen der Verbindungselemente, wobei Unterseiten der Mehrzahl von Leitungen und eine Unterseite des Halbleiterchips frei bleiben.
  15. Verfahren nach Anspruch 14, weiter dadurch gekennzeichnet, dass die Haltestege unter Verwendung einer Druckform nach der Bereitstellung des Leiterrahmens nach oben versetzt gebogen werden.
  16. Verfahren nach Anspruch 14 oder 15, gekennzeichnet durch ein Beschichten der Bereiche des Leiterrahmens, die nicht verkapselt werden, mit einem leitfähigen Antioxidansmaterial, das aus der Gruppe ausgewählt ist, die aus Sn-Pb-Legierungen, Pd-Au-Legierungen und Ag-Au-Legierungen besteht.
  17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass die Gesamthöhe der Packung in einem Bereich zwischen etwa 0,3mm und etwa 0,4mm liegt.
  18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass die Unterseiten der Leitungen und des Halbleiterchips zur Außenseite der Packung hin freiliegen.
  19. Verfahren nach einem der Ansprüche 14 bis 18, dadurch gekennzeichnet, dass ein Wärmeableitelement an der freiliegenden Unterseite des Halbleiterchips angebracht wird.
  20. Verfahren nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, dass der Leiterrahmen eine Dicke von etwa 0,18mm bis etwa 0,22mm aufweist.
  21. Verfahren nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet, dass der vertiefte Bereich von jedem der Haltestege so geätzt ist, dass er eine Dicke von weniger als etwa der Hälfte von jener des übrigen Leiterrahmens aufweist.
  22. Verfahren nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, dass als Verbindungselemente Bonddrähte verwendet werden.
  23. Verfahren nach einem der Ansprüche 14 bis 22, dadurch gekennzeichnet, dass sich der Leiterrahmen wenigstens bereichsweise über die Leitungen hinaus erstreckt.
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