DE112008001657T5 - Integriertes Leistungsbauelementgehäuse und Modul mit zweiseitiger Kühlung und Verfahren zur Herstellung - Google Patents
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Abstract
Integriertes Leistungsbauelementemodul, das aufweist:
– einen Leiterrahmenaufbau mit einer ersten und zweiten voneinander beabstandeten Kontaktstelle und einem oder mehreren gemeinsamen Source-Drain-Anschlüssen, die zwischen der ersten und der zweiten Kontaktstelle angeordnet sind;
– einen ersten und einen zweiten Transistor, die per Flipchip-Montage jeweils an der ersten und zweiten Kontaktstelle angebracht sind, wobei die Source des zweiten Transistors elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist; und
– ein erstes Klemmelement, das am Drain des ersten Transistors angebracht ist, und elektrisch leitend mit den einem oder den mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist.
– einen Leiterrahmenaufbau mit einer ersten und zweiten voneinander beabstandeten Kontaktstelle und einem oder mehreren gemeinsamen Source-Drain-Anschlüssen, die zwischen der ersten und der zweiten Kontaktstelle angeordnet sind;
– einen ersten und einen zweiten Transistor, die per Flipchip-Montage jeweils an der ersten und zweiten Kontaktstelle angebracht sind, wobei die Source des zweiten Transistors elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist; und
– ein erstes Klemmelement, das am Drain des ersten Transistors angebracht ist, und elektrisch leitend mit den einem oder den mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist.
Description
- Querverweis auf verwandte Anmeldungen
- Diese Anmeldung beansprucht die Priorität der
US-Patentanmeldung mit der Seriennummer 11/829,793 - Gebiet der Erfindung
- Diese Erfindung bezieht sich im Allgemeinen auf Gehäuse von Halbleiterbauelementen und insbesondere auf ein integriertes Leistungsbauelementemodul mit einer zweiseitigen Kühlung und ein Verfahren zu dessen Herstellung.
- Hintergrund der Erfindung
- Kleine Halbleitergehäuse mit kurzen Anschlusspins sind wünschenswert, um kompakte elektronische Schaltkreise zu erstellen. Allerdings bereiten derart kleine Gehäuse Probleme im Bezug auf die Wärmeableitung der umschlossenen Leistungsbauelemente, die in den elektronischen Schaltkreisen verwendet werden. In vielen Fällen ist das Wärmeableitvermögen der Anschlüsse alleine nicht ausreichend, um einen zuverlässigen Betrieb des Leistungsbauelements zu ermöglichen. In der Vergangenheit wurden Wärmesenken an solche Bauelemente angebracht, um die Ableitung der Wärme zu fördern.
- Eine andere Einflussgröße beim Erstellen kompakter Schaltkreise ist der Platzbedarf der Drahtbonds in herkömmlichen Gehäusen. Daher wäre es wünschenswert, ein Gehäuse für ein Leistungsbauelement bereitzustellen, das Wärme wirksam ableitet und gleichzeitig den Platzbedarf des Gehäuses auf der Leiterplatte verringert.
- Die Anordnung von zwei Leistungsbauelementen, die einen gemeinsamen Hochstrom-Eingangsanschluss oder Ausgangsanschluss haben, wird in Schaltkreisen wie zum Beispiel einem Synchron-Abwärtswandler verwendet. Synchron-Abwärtswandler werden häufig als Leistungsversorgung für Mobiltelefone, tragbare Computer, Digitalkameras, Router, und andere tragbare elektronische Geräte eingesetzt. Synchron-Abwärtswandler verschieben den Gleichspannungspegel, um programmierbare Gatter-Anordnungen, integrierten Schaltkreisen, Mikroprozessoren, integrierten digitalen Signalverarbeitungs-Schaltkreisen und anderen Schaltkreisen Leistung bereitzustellen, während sie gleichzeitig die Batterieausgangsleistung stabilisieren, Rauschen filtern und die Welligkeit reduzieren. Diese Geräte werden auch dazu verwendet, um eine Mehrphasen-Hochstrom-Leistung in einem breiten Spektrum von Datenübertragungs-, Telekommunikations-, Point-of-Load- und Computeranwendungen bereitzustellen.
-
1 stellt ein Schaltdiagramm eines typischen Synchron-Abwärtswandlers10 dar. Der Wandler hat einen High-Side FET12 und einen Low-Side FET14 , die von einer pulsweitenmodulierten (PWM) integrierten Schaltung16 angesteuert werden. Die Q1- und Q2-Bauelemente12 ,14 können diskrete Bauelemente sein, für die eine optimale Anordnung erforderlich ist, um parasitäre Widerstände18 und Induktivitäten20 , verursacht durch die Verbindung der Source des High-Side EFT12 mit dem Drain des Low-Side FET14 auf der bedruckten Leiterplatte (PCB), zu reduzieren. - Die
US-Patentanmeldung, Veröffentlichungsnr. 2005/0285238 A1 - Obwohl das integrierte Transistormodul der oben genannten Patentoffenlegungsschrift für die vorgesehene Anwendung nützlich ist, ist der Grundriss des Moduls in der Industrie nicht gebräuchlich.
- Daher wird ein verbessertes integriertes Leistungsbauelementemodul benötigt, das in Schaltkreisen wie zum Beispiel Synchron-Abwärtswandlerschaltkreisen verwendet werden kann und eine Lösung für diese Aufgaben bietet.
- Zusammenfassung der Erfindung
- Gemäß der vorliegenden Erfindung wird eine Lösung für diese Aufgaben bereitgestellt.
- Gemäß eines Merkmals der vorliegenden Erfindung wird ein integriertes Leistungsbauelementemodul bereitgestellt, das aufweist:
- – einen Leiterrahmenaufbau mit einer ersten und einer zweiten voneinander beabstandeten Kontaktstelle und einem oder mehreren gemeinsamen Source-Drain-Anschlüssen, die zwischen der ersten und der zweiten Kontaktstelle angeordnet sind;
- – einen ersten und zweiten Transistor, die per Flipchip-Montage jeweils an der ersten und zweiten Kontaktstelle angebracht sind, wobei die Source des ersten Transistors elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist; und
- – ein erstes Klemmelement, das am Drain des ersten Transistors angebracht ist und elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist.
- Gemäß eines anderen Merkmals der vorliegenden Erfindung wird ein integriertes Leistungsbauelementemodul bereitgestellt, das aufweist:
- – einen Leiterrahmenaufbau mit einer ersten und einer zweiten voneinander beabstandeten Kontaktstelle, einem oder mehreren gemeinsamen Source-Drain-Anschlüssen, die zwischen der ersten und der zweiten Kontaktstelle angeordnet sind, und einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angeordnet sind;
- – einen ersten und zweiten Transistor, die per Flipchip-Montage jeweils an der ersten und zweiten Kontaktstelle angebracht sind, wobei die Source des zweiten Transistors elektrisch leitend mit den einem oder mehreren Source-Drain-Anschlüssen verbunden ist;
- – ein erstes Klemmelement, das am Drain des ersten Transistors angebracht ist und elektrisch leitend mit den einem oder mehreren Source-Drain-Anschlüssen verbunden ist;
- – ein zweites Klemmelement, das am Drain des zweiten Transistors angebracht ist und elektrisch leitend mit den einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angeordnet sind, verbunden ist; und
- – Formmasse, die zum Bilden des Moduls den Leiterrahmenaufbau, die Transistoren und die Klemmelemente einkapselt.
- Gemäß eines weiteren Merkmals der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines integrierten Leistungsbauelementemoduls bereitgestellt, wobei das Verfahren aufweist:
- – Bereitstellen eines Leiterrahmenaufbaus mit einer ersten und zweiten voneinander beabstandeten Kontaktstelle, einem oder mehreren gemeinsamen Source-Drain-Anschlüssen, die zwischen den Kontaktstellen angeordnet sind, und einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angeordnet sind;
- – Anbringen eines ersten und eines zweiten Transistors mit Flipchip-Montage an jeweils der ersten und zweiten Kontaktstelle, wobei die Source des zweiten Transistors elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist;
- – Anbringen eines ersten Klemmelements am Drain des ersten Transistors und elektrisches Verbinden des ersten Klemmelements mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen;
- – Anbringen eines zweiten Klemmelements am Drain des zweiten Transistors und elektrisches Verbinden des zweiten Klemmelements mit den einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angebracht sind; und
- – Einkapseln des Leiterrahmenaufbaus, der Transistoren und der Klemmelemente mit Formmasse, um das Modul zu bilden.
- Gemäß eines weiteren Merkmals der vorliegenden Erfindung wird ein teilweise eingekapseltes Halbleitergehäuse bereitgestellt. Das teilweise eingekapselte Halbleitergehäuse hat ein freiliegendes oberes thermisches Klemmelement mit einer Mehrzahl von umgebogenen gekrümmten Teilen, die im Wesentlichen senkrecht zu dem freiliegenden oberen Teil des thermischen Klemmelements sind, und eine freiliegende thermische Leiterrahmenaufbau-Kontaktstelle.
- Gemäß eines anderen Merkmals der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines teilweise eingekapselten Halbleitergehäuses bereitgestellt, mit dem Bereitstellen eines planparallelen Leiterrahmenaufbaus mit drei separaten Segmenten, einem Steuersegment, einem ersten Hochstromsegment und einem zweiten Hochstromsegment, Anbringen eines Halbleiterbauelements an das Steuersegment und das erste Stromsegment, Anbringen eines Klemmelements an eine Seite des Halbleiterbauelements, die dem Leiterrahmenaufbau gegenüberliegt, wobei das Klemmelement eine Mehrzahl von gekrümmten Teilen aufweist, die Mehrzahl der gekrümmten Teile an das zweite Stromsegment angebracht ist, und teilweisem Einkapseln des Leiterrahmenaufbaus, des Halbleiterbauelements und des Klemmelements mit Formmasse, um das Gehäuse zu bilden.
- Kurze Beschreibung der Zeichnungen
- Die vorstehend genannten und andere Merkmale, Eigenschaften, Vorteile, und die Erfindung im Allgemeinen können durch die folgende detailliertere Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser verstanden werden, in denen:
-
1 ein schematisches Diagramm einer typischen Synchron-Abwärtswandlerschaltung ist; -
2A eine Draufsicht auf zwei Leiterrahmenaufbauten des Typs ist, der gemäß eines Ausführungsbeispiels der vorliegenden Erfindung verwendet wird, um ein integriertes Leistungsbauelementemodul mit zweiseitiger Kühlung zu bilden; -
2B eine Draufsicht auf die in2A dargestellten Leiterrahmenaufbauten mit, gemäß eines Ausführungsbeispiels der vorliegenden Erfindung, an die Leiterrahmenaufbauten gebondeten Transistor-Rohchips ist; -
2C eine Draufsicht auf die Leiterrahmenaufbauten der2A mit zwei Kühl-Klemmelementen (engl. cooling chips) ist, die gemäß eines Ausführungsbeispiels der vorliegenden Erfindung an die in2A dargestellten Leiterrahmenaufbauten und die in2B dargestellten Transistor-Rohchips angebracht sind; -
3A ,3B und3C jeweils eine Draufsicht, ein Seitenquerschnittsansicht und eine Bodenansicht des in2C dargestellten Aufbaus sind, nachdem der Aufbau teilweise mit einkapselndem Material umhüllt wurde; -
4A eine Bodenansicht eines integrierten Leistungsbauelementemoduls mit zweiseitiger Kühlung gemäß eines anderen Ausführungsbeispiels der vorliegenden Erfindung ist; -
4B eine Seitenquerschnittsansicht des in4A dargestellten Ausführungsbeispiels ist; -
4C eine Seitenquerschnittsansicht eines anderen Ausführungsbeispiels des in4A dargestellten Moduls ist; -
5 eine Seitenquerschnittsansicht eines integrierten Leistungsbauelementemoduls mit zweiseitiger Kühlung und Anschlusspins gemäß eines weiteren Ausführungsbeispiels der vorliegenden Erfindung ist; -
6A und6B Seitenquerschnittsansichten von Modifikationen des in4C dargestellten Moduls sind, um ein integriertes Leistungsbauelementemodul mit zweiseitiger Kühlung gemäß eines anderen Ausführungsbeispiels der vorliegenden Erfindung zu bilden; -
7A ,7B und7C jeweils eine Draufsicht, eine Teilquerschnittsdraufsicht und eine Bodenansicht eines integrierten Leistungsbauelementemoduls mit zweiseitiger Kühlung gemäß eines weiteren Ausführungsbeispiels der vorliegenden Erfindung ist und das eine integrierte Schaltung zum Ansteuern der beiden Leistungsbauelemente aufweist; -
8A eine Draufsicht einer Metallplatte ist, die den Umriss von vier Klemmelementen darstellt, die aus dem Metallrahmen ausgestanzt werden, um in einem der Ausführungsbeispiele der vorliegenden Erfindung verwendet zu werden; -
8B die Seitenansicht zweier Klemmelemente ist, nachdem diese aus der in8A dargestellten Metallplatte ausgestanzt wurden und zu den in3B verwendeten Klemmelementen geformt wurden; -
9A eine Draufsicht eines Formwerkzeuges für die Vielzahl der teilweise eingekapselten Module ist; -
9B eine Bodenansicht eines in9A dargestellten Typs eingekapselter Module ist, nachdem diese vereinzelt wurden; -
10 eine isometrische Teilquerschnittsansicht eines Leistungshalbleitergehäuses gemäß eines anderen Ausführungsbeispiels der vorliegenden Erfindung ist; -
11 ein Explosionsbild des in10 dargestellten Leistungshalbleitergehäuses ohne das einkapselnde Material ist; -
12 eine Draufsicht auf eine Ebene des in10 dargestellten Halbleitergehäuses ist, bei der der Umriss der Einkapselung dargestellt ist und das einen Leiterrahmen vor der Vereinzelung des in10 dargestellten Gehäuses umfasst; -
13 und14 jeweils eine isometrische Drauf- und Bodenansicht des in10 dargestellten Halbleitergehäuses300 sind; -
15 eine erste diagrammhafte Querschnittsansicht entlang der in13 dargestellten Linie 15-15 ist; -
16 eine zweite diagrammhafte Querschnittsansicht entlang der in13 dargestellten Linie 16-16 ist; -
17 eine isometrische Draufsicht des in10 dargestellten Leistungshalbleitergehäuses ist, bei der der Umriss des einkapselnden Materials durch die gestrichelte Linie angedeutet ist; -
18 eine isometrische Bodenansicht des in10 dargestellten Leistungshalbleitergehäuses ist, bei der der Umriss des einkapselnden Materials durch die gestrichelte Linie angedeutet ist; und -
19A ,19B ,19C ,19D ,19E ,19F ,19G ,19H ,19I ,19J ,19K und19L isometrische Ansichten des in10 dargestellten Leistungshalbleitergehäuses in mehreren Schritten des Zusammenbaus des Gehäuses300 sind. - Es ist ersichtlich, dass aus Gründen der Klarheit, und an den Stellen an denen es angemessen erscheint, Bezugszeichen in den Figuren wiederholt verwendet werden, um korrespondierende Merkmale zu kennzeichnen. Außerdem wurde die relative Größe der verschiedenen Objekte in den Zeichnungen in einigen Fällen verzerrt, um die Erfindung deutlicher darzustellen.
- Beschreibung der Erfindung
- Ausführungsbeispiele der Erfindung beziehen sich auf Halbleiter-Rohchip-Gehäuse und Verfahren zum Herstellen von Halbleiter-Rohchip-Gehäusen. Ein Halbleiter-Rohchip-Gehäuse gemäß eines Ausführungsbeispiels der Erfindung umfasst ein Trägermaterial und einen auf das Trägermaterial befestigten Halbleiter-Rohchip. Der Halbleiter-Rohchip kann durch die Verwendung eines Klebers oder jedes anderen geeigneten Befestigungsmaterials an das Trägermaterial angebracht werden. In dem Halbleiter-Rohchip-Gehäuse können die Bodenfläche und/oder die Oberfläche des Halbleiter-Rohchips mit leitenden Bereichen des Trägermaterials elektrisch verbunden werden. Ein einkapselndes Material kann den Halbleiter-Rohchip einkapseln. So wie im Folgenden im Detail beschrieben, kann das Trägermaterial gemäß Ausführungsbeispielen der Erfindung in unterschiedlichen Ausführungsbeispielen unterschiedliche Konfigurationen haben.
- Das Trägermaterial kann jede geeignete Konfiguration haben. Allerdings umfasst das Trägermaterial in bevorzugten Ausführungsbeispielen der Erfindung einen Leiterrahmenaufbau und eine Formmasse. Üblicherweise ist zumindest eine Oberfläche des Leiterrahmenaufbaus im Wesentlichen planparallel mit einer Außenfläche der Formmasse. In einigen Ausführungsbeispielen sind beide einander gegenüberliegende Hauptoberflächen des Leiterrahmenaufbaus im Wesentlichen planparallel zu den gegenüberliegenden Außenflächen der Formmasse im Trägermaterial.
- Der Begriff ”Leiterrahmenaufbau” kann sich auf einen Aufbau beziehen, der sich von einem Leiterrahmen ableitet. Der Leiterrahmenaufbau kann zum Beispiel mit einem aus dem Stand der Technik bekannten Stanzverfahren geformt werden. Ein beispielhafter Leiterrahmenaufbau kann auch durch Ätzen eines durchgängig leitenden Blechs gebildet werden, um so ein vorbestimmtes Muster zu erzeugen. Somit kann der Leiterrahmenaufbau in einem Halbleiter-Rohchip-Gehäuse in Ausführungsbeispielen der Erfindung eine kontinuierliche metallische Struktur oder eine unkontinuierliche metallische Struktur sein.
- Der Leiterrahmenaufbau gemäß eines Ausführungsbeispiels der Erfindung kann Anfangs einer von mehreren Leiterrahmenaufbauten sein, die in einem Feld von Leiterrahmenaufbauten durch Trennstege miteinander verbunden sind. Während der Herstellung der Halbleiter-Rohchip-Gehäuse kann das Leiterrahmenaufbauten – Feld zugeschnitten werden, um die einzelnen Leiterrahmenaufbauten voneinander zu trennen. Als Ergebnis dieses Zuschnitts können Teile des Leiterrahmenaufbaus (so wie zum Beispiel ein Source-Anschluss und ein Gate-Anschluss) in einem fertigen Halbleiter-Rohchip-Gehäuse elektrisch und mechanisch voneinander getrennt sein. In anderen Ausführungsbeispielen, wird während der erfindungsgemäßen Herstellung der Halbleiter-Rohchip-Gehäuse kein Feld von Leiterrahmenaufbauten verwendet.
- Ein Leiterrahmenaufbau gemäß eines Ausführungsbeispiels der Erfindung kann (engl. many) aus jedem geeigneten Material bestehen, kann jede Form haben und kann jede Materialstärke haben. Beispielhafte Materialien für Leiterrahmenaufbauten umfassen Metalle wie Kupfer, Aluminium, Gold, usw., und Legierungen davon. Der Leiterrahmenaufbau kann auch Metallisierte Oberflächenschichten, wie Oberflächenschichten aus Gold, Chrom, Silber, Palladium, Nickel, usw. umfassen.
- Gemäß eines Ausführungsbeispiels der Erfindung kann ein Leiterrahmenaufbau auch jede Konfiguration haben. Zum Beispiel kann der Leiterrahmenaufbau auch jede beliebige Materialstärke haben, eine Stärke von weniger als 1 mm (zum Beispiel weniger als ungefähr 0,5 mm) eingeschlossen. Außerdem kann der Leiterrahmenaufbau einen Rohchip-Anbringbereich aufweisen, der eine Rohchip-Anbring-Kontaktstelle (DAP) bildet. Anschlusspins können sich seitlich von dem Rohchip-Anbring-Bereich weg erstrecken. Diese können auch Flächen haben, die planparallel zu den den Rohchip-Anbring-Bereich bildenden Flächen sind.
- Die Formmasse, die in dem Trägermaterial verwendet wird, kann aus jedem geeigneten Material bestehen. Geeignete Formmassen umfassen auf Biphenyl basierende Materialien und multifunktionale quervernetzende Epoxydharz-Verbund-Materialien. Die geeigneten Formmassen werden in flüssiger oder in halbfester Form auf den Leiterrahmenaufbau aufgebracht und werden danach ausgehärtet, damit sie sich verfestigen.
- Der Halbleiter-Rohchip, der auf das Trägermaterial befestigt wird, kann jedes geeignete Halbleiterbauelement umfassen. Die geeigneten Bauelemente können vertikale Bauelemente umfassen. Vertikale Bauelemente haben zumindest auf einer Seite des Rohchips einen Eingang und auf der anderen Seite des Rohchips einen Ausgang, so dass der Strom vertikal durch den Rohchip fließen kann. Beispielhafte Halbleiterbauelemente werden auch in der
US-Patentanmeldung Nr. 11/026,276 - Vertikale Leistungstransistoren umfassen VDMOS-Transistoren und vertikale Bipolartransistoren. Ein VDMOS-Transistor ist ein MOSFET, der einen oder mehrere durch Diffusion geformte Halbleiterbereiche hat. Er hat einen Source-Bereich, einen Drain-Bereich und ein Gate. Das Bauelement ist vertikal da sich der Source-Bereich und der Drain-Bereich an gegenüberliegenden Flächen des Halbleiter-Rohchips befinden. Das Gate kann eine eingekerbte Gate-Struktur oder eine ebene Gate-Struktur haben, und ist auf der gleichen Fläche wie der Source-Bereich angeordnet. Eingekerbte Gate-Strukturen sind bevorzugt, da sie kleiner sind und weniger Platz als ebene Gate-Strukturen benötigten. Während des Betriebs ist der in einem VDMOS-Bauelement vom Source-Bereich zum Drain-Bereich fließende Strom im Wesentlichen senkrecht zu den Rohchipoberflächen.
- Ein einkapselndes Material kann verwendet werden, um den Halbleiter-Rohchip einzukapseln. Das einkapselnde Material kann aus demselben oder einem anderem Materialtyp bestehen, wie die vorstehend beschriebene Formmasse. In einigen Ausführungsbeispielen bedeckt das einkapselnde Material vollständig oder zumindest teilweise das Trägermaterial und einen oder mehreren Halbleiter-Rohchips auf dem Trägermaterial. Das einkapselnde Material kann verwendet werden, um den einen oder die mehreren Halbleiter-Rohchips vor Spannungsschäden zu schützen, die sich aus dem Kontakt mit der umgebenden Umwelt ergeben können.
- Jeder geeignete Prozess kann verwendet werden, um die Halbleiter-Rohchip(s) und/oder das die Halbleiter-Rohchip(s) tragende Trägermaterial einzukapseln. Zum Beispiel kann der Halbleiter-Rohchip und das Trägermaterial in ein Formwerkzeug eingelegt werden und ein einkapselndes Material kann zumindest um einen Teil des Halbleiter-Rohchips und/oder des Trägermaterials geformt werden. Einem Fachmann sind spezifische Formbedingungen bekannt.
-
2A ist eine Draufsicht30 von zwei Leiterrahmenaufbauten32 und34 des Typs, die gemäß eines Ausführungsbeispiels der vorliegenden Erfindung verwendet werden, um ein integriertes Leistungsbauelementemodul mit zweiseitiger Kühlung zu bilden. Die Leiterrahmenaufbauten32 ,34 haben Trennstege36 , die in den2A bis2C dargestellt werden und die in einen Vereinzelungsprozess nach dem Einkapselvorgang entfernt werden. Diese Trennstege sind in den anderen Figuren nicht dargestellt, um ein Überladen der Figuren zu vermeiden. Die Trennstege ermöglichen es, die Leiterrahmenaufbauten32 ,34 in Gruppen anzuordnen und bandförmig herzustellen. Wie in2B dargestellt, wird Lotpaste38 auf die Anschlüsse der Leiter rahmenaufbauten32 ,34 aufgebracht, die dann mit zwei Klemmelementen40 und42 und zwei Leistungsbauelementen44 und46 , die gedreht auf den jeweiligen Leiterrahmenaufbauten32 und34 platziert wurden, verlötet werden. Die Leistungsbauelemente44 ,46 werden während dem Herstellen der Chips mit Lot überzogen. In der2C werden die zwei Klemmelemente40 ,42 über den jeweiligen Leiterrahmenaufbauten32 ,34 und Leistungsbauelementen44 ,46 angeordnet, und das Modul wird erhitzt, um die Leistungsbauelemente44 ,46 mit den Leiterrahmenaufbauten32 ,34 zu verbinden, und um mit einem Wiederaufschmelz-Lötprozess die Lotpaste an den entsprechenden Anschlüssen der jeweiligen Leiterrahmenaufbauten32 ,34 und der Rückseite der Leistungsbauelemente44 ,46 zu verlöten. Zur Vereinfachung der Beschreibung werden die Leistungsbauelemente44 ,46 im Folgenden als MOSFETs44 ,46 bezeichnet, obwohl die vorliegende Erfindung nicht auf MOSFETs oder auf MOSFETs alleine beschränkt ist. Zum Beispiel können die Freilaufdioden zwischen Source und Drain der FETs12 und14 unter Umständen Teil der Leistungsbauelemente44 und46 sein. - Wie aus
2B ersichtlich, sind die Anschlüsse48 und50 jeweils mit den jeweiligen Gates der MOSFETs44 ,46 verbunden und diese Anschlüsse sind nach dem Vereinzelungsprozess vom Rest der jeweiligen Leiterrahmenaufbauten32 ,34 elektrisch isoliert. Die Teile der Leiterrahmenaufbauten32 ,34 , die nicht mit den Anschlüssen48 oder50 verbunden sind, sind mit den Sources der jeweiligen MOSFETs44 ,46 verbunden. Die Drains der MOSFETs44 ,46 werden auf die jeweiligen Klemmelemente40 ,42 gelötet. - Die Klemmelemente
40 ,42 haben ebene Teile52 und eine Mehrzahl von sich abwärts erstreckenden Anschlüssen54 , die während des Wiederaufschmelz-Lötprozesses mit Lotpaste38 an die Anschlüsse gelötet werden. Daher ist die Source des MOSFET44 mit dem Drain des MOSFET46 über das Klemmelement40 verbunden. - Die
3A ,3B und3C sind jeweils eine Draufsicht60 , eine Seitenquerschnittsansicht62 und eine Bodenansicht64 des integrierten Leistungsbauelementemoduls66 mit dem in2C dargestellten Aufbau. Das Leistungsbauelementemoduls66 ist teilweise mit einkapselndem Material68 wie zum Beispiel Epoxydharz eingekapselt. Die Querschnittsansicht der3B erstreckt sich entlang der Linie 3B-3B der3A . Die ebenen Teile52 liegen in dem in3A dargestellten Modul66 auf der Oberseite frei. Wie in3C dargestellt, hat der Boden des Moduls66 eine Spalte von Anschlussflächen72 ,74 und76 sowie freiliegende Source-Kontaktstellen78 und80 , die Teil der Leiterrahmenaufbauten32 ,34 sind. Die Anschlüsse82 ,84 und86 sind mit der Source des MOSFET44 verbunden, so wie mit der Source-Kontaktstelle78 . Die Anschlüsse88 ,90 und92 sind gemeinsame Anschlüsse des Drains des MOSFET44 und der Source des MOSFET46 . Die Anschlüsse94 ,96 ,98 und100 sind mit dem Drain (engl. Emitter) des MOSFET46 über das Klemmelement42 verbunden. - Das Modul
66 ist für die Verwendung in dem in1 dargestellten Synchron-Abwärtswandler10 geeignet. Das Modul66 ersetzt die zwei diskreten FETs12 und14 , wobei der FET12 durch den MOSFET44 und der FET14 durch den MOSFET46 ersetzt wird. Durch Verwendung des Moduls66 , bei dem das Klemmelement40 die elektrische Verbindung zwischen dem Drain des Low-Side-MOSFET44 und der Source des High-Side-MOSFET46 bereitstellt, sind die zwei MOSFETs44 ,46 physisch näher beieinander und die parasitäre Widerstände18 und die Induktivitäten20 werden wesentlich reduziert. Zusätzlich wird die Kühlung der Leistungs-FETs durch die inhärenten Wärmesenkeneigenschaften der Klemmelemente40 ,42 , und der nicht eingekapselten Oberflächen56 verbessert. Des Weiteren wird die Kühlung durch zweiseitiges Kühlen verbessert, da die Sources der zwei Bauelemente über den Leiterrahmenaufbau, an dem sie angefügt sind, freiliegen. Das Verfahren zum Herstellen des Moduls66 ermöglicht auch eine verbesserte Lotverbindungsqualität, da nur ein einzelner Wiederaufschmelz-Lötprozess benötigt wird, anstelle eines mehrfachen Wiederaufschmelzen des Lots. - Die
4A ,4B und4C sind eine Bodenansicht und Seitenquerschnittsansichten eines integrierten Leistungsbauelementemoduls mit zweiseitiger Kühlung102 gemäß eines anderen Ausführungsbeispiels der vorliegenden Erfindung. Die Bodenansicht der4A stellt vier Anschlussflächenspalten106 ,108 ,110 und112 sowie die Source-Kontaktstellen114 und116 dar. Beim Herstellen des Moduls102 , sind die Anschlüsse in den Spalten108 und110 miteinander verbunden, so wie in4B und4C dargestellt, allerdings sind sie so gestaltet, dass das Modul102 in zwei separate Einzel-Leistungsbauelementmodule durch Trennen des Moduls102 entlang der in den4B und4C dargestellten Linie118 aufgeteilt wird, wodurch die Anschlüsse in den Spalte108 von den Anschlüssen in den Spalte110 getrennt werden. Die Querschnittsansichten in den4B und4C sind entlang der jeweiligen Linien 4B-4B und 4C-4C in der4A aufgenommen. In4C sind die Anschlussflächen120 ,122 und124 die Gate-Anschlussflächen der MOSFETs36 ,38 . Wenn das Modul102 entlang der Linie118 getrennt wird, würde die Anschlussfläche122 isoliert werden. -
5 ist eine Seitenquerschnittsansicht eines integrierten Leistungsbauelementemoduls mit zweiseitiger Kühlung140 mit Anschlusspins gemäß eines anderen Ausführungsbeispiels der vorliegenden Erfindung. Das Modul140 hat externe Anschlusspins142 , die integral mit den Anschlusskontaktstellen144 an den Enden des Moduls140 verbunden sind. Wie in den vorhergehenden Ausführungsbeispielen liegen die Anschlusskontaktstellen144 am Boden des Moduls140 frei, erstrecken sich aber aufsteigend zu einem ersten horizontalen Abschnitt146 , der über der Bodenebene des Moduls140 aus dem Modul140 austritt, und um dann zu einem zweiten horizontalen Abschnitt148 abzufallen, der ungefähr gleichauf mit der Bodenebene des Moduls140 ist. Das Modul mit Anschlusspins140 kann somit auf der Anschlussfläche eines Gehäuses mit Anschlusspins angebracht werden. Die externen Anschlüsse142 können durch Abtrennen der Endbereiche des Moduls140 entlang der Linien150 und152 entfernt werden, um ein Modul ohne Anschlusspins zu bilden. - Die
6A und6B sind jeweils Seitenquerschnittsansichten160 und162 von Modifikationen des in4C dargestellten Moduls, um ein integriertes Leistungsbauelementemodul mit zweiseitiger Kühlung164 entsprechend eines anderen Ausführungsbeispiels der vorliegenden Erfindung zu bilden, in der die Drains der zwei MOSFETs36 und38 miteinander verbunden sind, um ein gemeinsames Drain zu bilden. In der6A ist im Leiterrahmenaufbau168 eine gesägte Aussparung166 vorgesehen, um die MOSFETs36 und38 zu isolieren. In der6B ist eine elektrisch und thermisch leitende Wärmesenke170 an die ebenen Teile54 der Klemmelemente44 ,46 angefügt, um den gemeinsamen Drain-Anschluss zu bilden. - Die
7A ,7B und7C sind jeweils eine Draufsicht, eine Teilquerschnittsdraufsicht und eine Bodenansicht eines integrierten Leistungsbauelementemoduls mit zweiseitiger Kühlung180 gemäß eines weiteren Ausführungsbeispiels der vorliegenden Erfindung, die eine integrierte Schaltung182 zum Ansteuern der zwei MOSFETs44 ,46 umfasst, die jeweils individuelle Klemmelemente184 und186 zum Verbinden der Drain des MOSFET44 mit der Source des MOSFET46 und zum Bereitstellen der Kühlung für die MOSFETs44 ,46 haben.7A ist eine Draufsicht in der die auf der Oberfläche des Moduls180 frei liegenden jeweiligen ebenen Teile188 und190 der Klemmelemente184 ,186 dargestellt sind. Wie in7C dargestellt, hat das Modul180 drei Anschlussflächenspalten192 ,194 und196 , in denen sich die End-Anschlussflächen über das einkapselnde Material198 erstrecken. Die7B ist eine Teilquerschnittsdraufsicht des Moduls180 . Die integrierte Schaltung182 hat eine Mehrzahl von Drahtverbindungen200 zu einigen der Anschlussflächen in Spalte192 und zum Gate und Source des MOSFET46 . Die Form der Klemmelemente184 ,186 und die Form der Anschlussflächen des Moduls180 unterscheiden sich von allen vorhergehend beschriebenen Modulen und verdeutlichen die Anpassungsfähigkeit der vorliegenden Erfindung. -
8A ist eine Draufsicht der Metallplatte200 , die den Umriss von vier Klemmelementen202 darstellt, die mit einem bekannten Vorgang aus einem Metallrahmen gestanzt werden, um in einer der Ausführungsbeispiele der vorliegenden Erfindung verwendet zu werden. Daher können die Klemmelemente202 in Gruppen angeordnet und bandförmig hergestellt werden.8B ist die Seitenansicht zweier Klemmelemente202 , nachdem diese aus der in8A dargestellten Metallplatte gestanzt und in die in3B verwendeten Klemmelemente geformt wurden. Wie in8B dargestellt, haben die Klemmelemente202 Rillen204 , die in sie geformt wurden, um das Anheften des Lots zu verbessern. -
9A ist die Draufsicht eines Formwerkzeuges210 für eine Mehrzahl von teilweise eingekapselten Modulen212 . Wenn die in5 dargestellten Module mit Anschlusspins140 geformt werden, würden die Module140 in einzelnen Formen geformt werden.9B ist eine Bodenansicht des in den3A bis3C dargestellten Typs eingekapselter Module66 , nachdem diese vom Formwerkzeug210 getrennt wurden. Es ist ersichtlich, dass jedes der Module ohne Anschlusspins in dem Formwerkzeug210 geformt werden kann. -
10 ist eine isometrische Teilquerschnittsansicht eines Leistungshalbleitergehäuses300 gemäß eines anderen Ausführungsbeispiels der vorliegenden Erfindung. Das Gehäuse300 hat einen Leiterrahmenaufbau mit drei separaten Segmenten, einem Steuersegment oder Gate-Segment302 , einem ersten stromführenden Segment oder Source-Segment304 , und einem zweiten stromführenden Segment oder Drain-Segment306 . Das Gate-Segment302 umfasst einen externen Anschlusspin308 , der aus dem einkapselnden Material herausragt und Teil eines dickeren Teils312 des Gate-Segments302 ist. Eine vertikale Fläche314 bildet die Grenze zwischen dem dickeren Teil312 und einem dünneren Teil316 des Gate-Segments302 . - Das Source-Segment
304 hat drei externe Anschlüsse318 , die aus dem einkapselnden Material310 herausragen und die Teil von drei dickeren Teilen320 des Source-Segments304 sind. Vertikale Flächen322 bilden die Grenze zwischen den dickeren Teilen320 und dünneren Teilen324 des Source-Segments304 . Der dünnere Teil324 ist Teil des Hauptkörpers des Source-Segments304 , das an ein Halbleiterbauelement326 angefügt ist und im Wesentlichen unter diesem Bauelement liegt. Ein anderer dickerer Teil328 erstreckt sich unter einem Teil des Hauptkörpers des Source-Segments304 . Das Source-Segment304 hat zwei Trennstege330 und332 (dargestellt in11 ), die verwendet werden, um das Source-Segment zu fixieren, wenn das Halbleitergehäuse300 zusammengefügt wird. - Das Drain-Segment
306 hat vier externe Anschlüsse334 , die aus dem einkapselnden Material310 herausragen und Teil von vier dickeren Teilen336 des Drain-Segments306 sind. Vertikale Flächen338 bilden die Grenze zwischen den dickeren Teilen336 und dünneren Teilen340 des Drain-Segments306 . - Das Halbleiterbauelement
326 ist sowohl an das Gate-Segment302 als auch an das Source-Segment304 angebracht. Das Halbleiterbauelement kann ein Flipchip-Leistungs-MOSFET sein, dessen Gate mittels eines Lothöckers342 und Lot344 an das Gate-Segment302 angebracht ist, und dessen Source mittels Lothöcker346 und Lot344 , von denen nicht alle in10 dargestellt sind, an das Source-Segment304 angebracht ist. - Auf der Oberfläche des Halbleiterbauelements
300 ist ein Bolzen (englisch: stud) oder Klemmelement350 angebracht, das ein Drain-Klemmelement350 mit einer Oberfläche352 und drei gekrümmten Teilen354 , von denen jedes ein gabelförmiges Ende356 hat, sein kann. Die gabelförmigen Enden356 sind mit Lot344 an das Drain(englisch: emitter)-Segment306 angefügt. Jedes der gabelförmigen Enden356 endet in einen abgerundeten Teil360 (dargestellt in11 und15 ), der derart geformt ist, dass er der Form der Lothöcker342 ,346 auf dem Halbleiterbauelement326 entspricht. Das Drain-Klemmelement350 ist halb angeätzt, um im mittleren Teil von drei Oberflächenkanten des Klemmelements ausgesparte Bereiche362 zu bilden. Zusammen mit dem einkapselnden Material310 helfen die ausgesparten Bereiche362 , dass das Drain-Klemmelement350 in seiner Position befestigt wird. Das einkapselnde Material310 erstreckt sich von der Oberfläche bis zu der Bodenfläche des Gehäuses300 , wobei es die Oberfläche352 des Drain-Klemmelements350 , den dickeren Teil312 des Gate-Segments302 , die dickeren Teile320 und328 des Source-Segments304 und die dickeren Teile336 des Drain-Segments306 freilässt. -
11 ist ein Explosionsbild des in10 dargestellten Leistungshalbleitergehäuses300 ohne das einkapselnde Material310 , wodurch eine bessere Ansicht der übrigen Komponenten des Gehäuses300 ermöglicht wird. -
12 ist eine Draufsicht370 , in der das einkapselnde Material310 im Umriss dargestellt ist, auf das Halbleitergehäuse300 , bei dem die Leiterrahmenaufbausegmente302 ,304 und306 mit einem Teil372 des Leiterrahmens vor der Vereinzelung des Gehäuses300 verbunden sind. Wie in12 dargestellt, erstrecken sich die vertikalen Grenzen338 zwischen dem dickeren Teil336 und dem dünneren Teil340 des Drain-(engl. Emitter)Segments306 senkrecht zur12 sowie parallel zu den Enden der externen Anschlusspins334 . Die gestrichelten Linien374 kennzeichnen das Ende der externen Anschlusspins308 ,318 und334 , wenn das Gehäuse300 vereinzelt wird. - Die
13 und14 sind jeweils isometrische Drauf- und Bodenansichten des in10 dargestellten Halbleitergehäuses300 . Wie in14 dargestellt, liegen die dickeren Teile des Gate-Segments302 , des Source-Segments304 und des Drain-(engl. Emitter)Segments306 des Leiterrahmenaufbaus an der Unterseite des Gehäuses300 frei, während die dünneren Teile der drei Segmente302 ,304 und306 innerhalb des einkapselnden Materials310 eingeschlossen sind. Die freiliegende Fläche380 des dickeren Teils328 des Source-Segments304 ist mit den Drain-Anschlüssen318 verbunden und kann anstelle der oder zusätzlich zu den Drain-Anschlüssen318 zur elektrischen Kontaktierung der Source des MOSFET326 verwendet werden. Die freiliegende Fläche380 kann auch auf eine Metallfläche (engl. metal island) einer bedruckten Leiterplatte (PCB) gelötet werden, um eine zusätzliche Wärmeableitung, weg von dem Halbleiter-Rohchip326 , bereitzustellen. -
15 ist eine erste diagrammhafte Querschnittsansicht entlang der in13 dargestellten Linie 15-15. -
16 ist eine zweite diagrammhafte Querschnittsansicht entlang der in13 dargestellten Linie 16-16. -
17 ist eine isometrische Draufsicht des in10 dargestellten Halbleitergehäuses300 , wobei der Umriss des einkapselnden Materials310 durch gestrichelte Linien angedeutet ist; -
18 ist eine isometrische Bodenansicht des in10 dargestellten Halbleitergehäuses300 , wobei der Umriss des einkapselnden Materials310 durch gestrichelte Linien angedeutet ist; und - die
19A ,19B ,19C ,19D ,19E ,19F ,19G ,19H ,19I ,19J ,19K und19L sind isometrische Ansichten des in10 dargestellten Halbleitergehäuses300 in unterschiedlichen Zuständen während des Zusammenfügens des Gehäuses300 .19A stellt den Boden des Klemmelements350 dar. Es ist ersichtlich, dass, obwohl nur ein einzelnes Klemmelement350 dargestellt ist, das Klemmelement350 während dieses Teils des Zusammenfügverfahrens mit anderen Klemmelementen350 verbunden ist. Der Halbleiter-Rohchip326 wird mittels der folgenden Schritte mit seiner Rückseite an das Klemmelement350 gelötet: Platzieren von Weichlot auf das Klemmelement350 , Platzieren des Halbleiter-Rohchips326 auf das Weichlot, und Wiederaufschmelzen des Lots, um eine Lotverbindung400 zwischen dem Halbleiter-Rohchip326 und dem Klemmelement350 zu bilden. - Anschließend werden Kupferhöcker oder Waferlevel-Kugeltropfen (englisch: wafer level ball drops) auf die Oberseite des Halbleiter-Rohchips platziert, um die Lothöcker
342 und246 , so wie in19C dargestellt, zu bilden. In19D wird das Klemmelement350 von den anderen mit ihm verbundenen Klemmelementen getrennt oder vereinzelt. -
19E stellt den Bereich372 des in12 dargestellten Leiterrahmens dar, nachdem Lotpaste402 auf den Bereich372 platziert wurde. Die in19D dargestellte Anordnung wird über den Bereich372 platziert und wird durch das Wiederaufschmelzen der Lotpaste mit dem Bereich372 verlötet, um die in19F dargestellte Anordnung zu bilden. Die Wärmeenergie die benötigt wird, um die Lotpaste wiederaufzuschmelzen, ist geringer als die Wärmeenergie die benötigt wird, um das in19B auf das Klemmelement350 aufgebrachte Weichlot zu erweichen. Daher wird die Verbindung zwischen dem Klemmelement350 und dem Halbleiter-Rohchip326 nicht beeinträchtigt. - Anschließend wird das einkapselnde Material
310 , unter Verwendung eines folienunterstützten Formverfahrens, auf die in19 dargestellte Anordnung geformt, so wie in19G dargestellt. Die Anordnung wird dann mit Wasserstrahl-Entgraten (englisch: wafer jet deflash) (19H ) und Laserbeschriften (19I ) bearbeitet. - Das Gehäuse
300 wird dann von den Leiterrahmen getrennt, um die in19J dargestellte Anordnung zu bilden. Die Anordnung wird dann getestet (19K ), verpackt und verschickt (19L ). - Die Erfindung wurde im Detail mit speziellem Bezug auf bestimmte bevorzugte Ausführungsbeispiele der Erfindung beschrieben, allerdings ist ersichtlich, dass Variationen und Modifikationen innerhalb des Sinn- und Geltungsbereichs der Erfindung ausgeführt werden können.
- Zusammenfassung
- Integriertes Leistungsbauelementgehäuse und Modul mit zweiseitiger Kühlung und Verfahren zur Herstellung
- Ein integriertes Leistungsbauelementmodul mit einem Leiterrahmenaufbau mit ersten und zweiten voneinander beabstandeten Kontaktstellen und einem oder mehreren gemeinsamen Source-Drain-Anschlüssen, die zwischen der ersten und zweiten Kontaktstelle angeordnet sind, einem ersten und zweiten Transistor, die per Flipchip-Montage jeweils an der ersten und zweiten Kontaktstelle angebracht sind, wobei die Source des zweiten Transistors elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist, und ein erstes Klemmelement am Drain des ersten Transistors angebracht ist und elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist. In einer anderen Ausführungsform ein teilweise eingekapseltes anschlusspinloses Leistungs-Quad-Flat-Gehäuse mit einem Feiliegenden-Oberen-Thermischen-Drain-Klemmelement, das im Wesentlichen senkrecht dazu ist, und einen Freiliegenden-Oberen-Thermischen-Drain-Klemmelement-Gekrümmten-Kontaktbolzen und eine Freiliegende-Thermischen-Source-Kontaktstelle aufweist.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
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- - US 11/026276 [0049]
Claims (24)
- Integriertes Leistungsbauelementemodul, das aufweist: – einen Leiterrahmenaufbau mit einer ersten und zweiten voneinander beabstandeten Kontaktstelle und einem oder mehreren gemeinsamen Source-Drain-Anschlüssen, die zwischen der ersten und der zweiten Kontaktstelle angeordnet sind; – einen ersten und einen zweiten Transistor, die per Flipchip-Montage jeweils an der ersten und zweiten Kontaktstelle angebracht sind, wobei die Source des zweiten Transistors elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist; und – ein erstes Klemmelement, das am Drain des ersten Transistors angebracht ist, und elektrisch leitend mit den einem oder den mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist.
- Modul nach Anspruch 1, wobei der erste und der zweite Transistor Metalloxidhalbleiterfeldeffekttransistoren (MOSFET) sind.
- Modul nach Anspruch 1, wobei der erste und der zweite Transistor jeweils ein High-Side- und ein Low-Side-Leistungstransistor sind, die Elemente eines Abwärtswandlers sind.
- Modul nach Anspruch 1, wobei der Leiterrahmenaufbau einen oder mehrere Drain-Anschlüsse umfasst, die an der Außenseite der zweiten Kontaktstelle angeordnet sind, und ein zweites Klemmelement umfasst, das am Drain des zweiten Transistors angebracht ist, und elektrisch leitend mit den einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angeordnet sind, verbunden ist.
- Modul nach Anspruch 1, wobei der Leiterrahmenaufbau, die Transistoren und das Klemmelement in einer Vergussmasse eingekapselt sind, wobei die Kontaktstellen des Leiterrahmenaufbaus und des Klemmelements freiliegen, um eine zweiseitige Kühlung des Moduls bereitzustellen.
- Integriertes Leistungsbauelementemodul, das aufweist: – einen Leiterrahmenaufbau mit einer ersten und einer zweiten voneinander beabstandeten Kontaktstelle, einem oder mehreren gemeinsamen Source-Drain- Anschlüssen, die zwischen der ersten und der zweiten Kontaktstelle angeordnet sind, und einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angeordnet sind; – einen ersten und einen zweiten Transistor, die per Flipchip-Montage jeweils an der ersten und zweiten Kontaktstelle angebracht sind, wobei die Source des zweiten Transistors elektrisch leitend mit den einem oder mehreren der gemeinsamen Source-Drain-Anschlüssen verbunden ist; – ein erstes Klemmelement, das am Drain des ersten Transistors angebracht ist und elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist; – ein zweites Klemmelement, das am Drain des zweiten Transistors angebracht ist, und elektrisch leitend mit den einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angeordnet sind, verbunden ist; und – Formmasse, die zum Bilden des Moduls den Leiterrahmenaufbau, die Transistoren und die Klemmelemente einkapselt.
- Modul nach Anspruch 6, wobei die Kontaktstellen des Leiterrahmenaufbaus und die Klemmelemente freiliegen und frei von Formmasse sind, um eine zweiseitige Kühlung des Moduls bereitzustellen.
- Modul nach Anspruch 6, wobei der erste und zweite Transistor Metalloxidhalbleiterfeldeffekttransistoren (MOSFET) sind.
- Modul nach Anspruch 6, wobei der erste und zweite Transistor jeweils High-Side- und Low-Side-Leistungstransistoren sind, die Elemente eines Abwärtsreglers sind.
- Modul nach Anspruch 6, wobei der eine oder die mehreren gemeinsamen Source-Drain-Anschlüsse aufgebaut sind, um getrennt zu werden, so dass zwei einzelne unabhängige Transistorgehäuse gebildet werden können.
- Modul nach Anspruch 6, wobei der Leiterrahmenaufbau zwischen der ersten und der zweiten Kontaktstelle einen Gate-Anschluss aufweist und wobei das erste Klemmelement elektrisch nicht an den Gate-Anschluss angefügt ist.
- Modul nach Anspruch 6, wobei das erste Klemmelement einen ebenen Teil und abwärts erstreckende Anschlüsse aufweist, die elektrisch leitend mit den gemeinsamen Source-Drain-Anschlüssen des Leiterrahmenaufbaus verbunden sind; und wobei das zweite Klemmelement einen ebenen Teil und nach unten erstreckende Anschlüsse aufweist, die elektrisch leitend mit den einem oder mehreren Drain-Anschlüssen des Leiterrahmenaufbaus verbunden sind, die an der Außenseite der zweiten Kontaktstelle angeordnet sind.
- Modul nach Anspruch 12, wobei der Leiterrahmenaufbau zwischen der ersten und zweiten Kontaktstelle einen Gate-Anschluss aufweist und wobei das erste Klemmelement keine sich abwärts erstreckenden Anschlüsse aufweist, um elektrisch leitend mit dem Gate-Anschluss verbunden zu werden.
- Modul nach Anspruch 6, wobei Leiterrahmenaufbau gestaltet ist, um einen Anschlussflächen-Anordnung aufzuweisen, die in ein Modul ohne Anschlusspins umgewandelt werden kann, indem die Anschlussbereiche des Moduls abgetrennt werden.
- Modul nach Anspruch 6, wobei die gemeinsamen Source-Drain-Anschlüsse teilweise voneinander getrennt werden, um die Verbindung zu trennen, und wobei eine gemeinsame Wärmesenke an das erste und zweite Klemmelement angebracht ist und diese verbindet.
- Modul nach Anspruch 6, das einen integrierten Schaltkreis umfasst, der an den Leiterrahmenaufbau angebracht ist und elektrisch leitend mit dem ersten und zweiten Transistor verbunden ist, und der integrierte Schaltkreis von der Formmasse eingekapselt ist, um ein einzelnes Modul zu bilden.
- Verfahren zur Herstellung eines integrierten Leistungsbauelementemoduls, wobei das Verfahren aufweist: – Bereitstellen eines Leiterrahmenaufbaus mit einer ersten und zweiten voneinander beabstandeten Kontaktstelle, einem oder mehreren gemeinsame Source-Drain-Anschlüssen, die zwischen den Kontaktstellen angeordnet sind, und einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angeordnet sind; – Anbringen eines ersten und eines zweiten Transistors mit Flipchip-Montage an jeweils der ersten und zweiten Kontaktstelle, wobei die Source des zweiten Transistors elektrisch leitend mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen verbunden ist; – Anbringen eines ersten Klemmelements am Drain des ersten Transistors und elektrisches Verbinden des ersten Klemmelements mit den einem oder mehreren gemeinsamen Source-Drain-Anschlüssen; – Anbringen eines zweiten Klemmelements am Drain des zweiten Transistors und elektrisches Verbinden des zweiten Klemmelements mit den einem oder mehreren Drain-Anschlüssen, die an der Außenseite der zweiten Kontaktstelle angeordnet sind; und – Einkapseln des Leiterrahmenaufbaus, der Transistoren und der Klemmelemente mit einer Formmasse, um das Modul zu bilden.
- Verfahren nach Anspruch 17, wobei die Kontaktstellen des Leiterrahmenaufbaus und die Klemmelemente freiliegen und frei von Formmasse sind, um eine zweiseitige Kühlung des Moduls bereitzustellen.
- Verfahren nach Anspruch 17, wobei der erste und zweite Transistor Metalloxidhalbleiterfeldeffekttransistoren (MOSFET) sind.
- Verfahren nach Anspruch 17, wobei der erste und zweite Transistor jeweils High-Side- und Low-Side-Leistungstransistoren sind, die Elemente eines Abwärtswandlers sind.
- Teilweise eingekapseltes Halbleitergehäuse mit einem freiliegenden oberen thermischen Klemmelement das eine Mehrzahl von umgebogenen gekrümmten Teilen, die im Wesentlichen senkrecht zu dem freiliegenden oberen Teil des thermischen Klemmelements sind, aufweist und einer freiliegenden thermischen Leiterrahmenaufbau-Kontaktstelle.
- Gehäuse nach Anspruch 21, wobei das obere thermische Klemmelement eine oder mehrere Aussparungen an einer oder mehreren oberen Seitenkanten hat, die mit dem eingekapselten Material gefüllt sind.
- Gehäuse nach Anspruch 21, ferner einen Halbleiterbaustein umfassend, der an das Klemmelement und einen Leiterrahmenaufbau angebracht ist, mit drei einzelnen Segmenten, die planparallel sind.
- Verfahren zum Herstellen eines teilweise eingekapselten Halbleitergehäuses, das die Schritte aufweist: – Bereitstellen eines planparallelen Leiterrahmenaufbaus mit drei separaten Segmenten, einem Steuersegment, einem ersten Hochstromsegment und einem zweiten Hochstromsegment; – Anbringen eines Halbleiterbauelements an das Steuersegment und das erste Stromsegment; – Anbringen eines Klemmelements an eine Seite des Halbleiterbauelements, die dem Leiterrahmenaufbau gegenüberliegt, wobei das Klemmelement eine Mehrzahl von gekrümmten Teilen aufweist, und die Mehrzahl der gekrümmten Teile an das zweite Stromsegment angebracht sind; und – teilweises Einkapseln des Leiterrahmenaufbaus, des Halbleiterbauelements und des Klemmelements mit Formmasse, um das Gehäuse zu bilden.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/829,793 US7663211B2 (en) | 2006-05-19 | 2007-07-27 | Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture |
US11/829,793 | 2007-07-27 | ||
PCT/US2008/070611 WO2009017999A2 (en) | 2007-07-27 | 2008-07-21 | Dual side cooling integrated power device package and module and methods of manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
DE112008001657T5 true DE112008001657T5 (de) | 2010-06-10 |
Family
ID=40316927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112008001657T Withdrawn DE112008001657T5 (de) | 2007-07-27 | 2008-07-21 | Integriertes Leistungsbauelementgehäuse und Modul mit zweiseitiger Kühlung und Verfahren zur Herstellung |
Country Status (8)
Country | Link |
---|---|
US (1) | US7663211B2 (de) |
JP (1) | JP2010534937A (de) |
KR (1) | KR101324905B1 (de) |
CN (2) | CN107068641A (de) |
DE (1) | DE112008001657T5 (de) |
MY (1) | MY149499A (de) |
TW (1) | TWI450373B (de) |
WO (1) | WO2009017999A2 (de) |
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- 2008-07-21 WO PCT/US2008/070611 patent/WO2009017999A2/en active Application Filing
- 2008-07-21 CN CN201710166570.1A patent/CN107068641A/zh active Pending
- 2008-07-21 MY MYPI20095511A patent/MY149499A/en unknown
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