KR100421033B1 - 열전달 효율이 높은 전력용 패키지 - Google Patents
열전달 효율이 높은 전력용 패키지 Download PDFInfo
- Publication number
- KR100421033B1 KR100421033B1 KR10-2000-0069482A KR20000069482A KR100421033B1 KR 100421033 B1 KR100421033 B1 KR 100421033B1 KR 20000069482 A KR20000069482 A KR 20000069482A KR 100421033 B1 KR100421033 B1 KR 100421033B1
- Authority
- KR
- South Korea
- Prior art keywords
- lead
- semiconductor chip
- power semiconductor
- lead frame
- heat sink
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
본 발명의 전력용 패키지는, 전력용 반도체 칩과, 전력용 반도체 칩의 하부면에 부착된 절연성 열전달 테이프와, 상부면에 절연성 열전달 테이프를 개재하여 전력용 반도체 칩이 마운팅되는 리드 프레임 패드와, 리드 프레임 패드와 분리되되, 일 단부 위에 절연성 열전달 테이프를 개재하여 전력용 반도체 칩의 일부가 부착되는 복수개의 신호 리드들과, 리드 프레임 패드와 연결되고, 일 단부 위에 절연성 열전달 테이프를 개재하여 전력용 반도체칩의 일부가 부착되어 전력용 반도체 칩으로부터 발생된 열을 외부로 전달하는 히트 싱크용 리드, 및 리드 프레임 패드, 신호 리드 및 히트 싱크용 리드를 덮되, 신호 리드 및 히트 싱크용 리드의 단부를 노출시키는 몰딩재를 포함한다.
Description
본 발명은 전력용 패키지에 관한 것으로서, 특히 고전압용 반도체 칩이 장착되더라도 높은 열적 신뢰성을 나타낼 수 있도록 열전달 효율이 높은 전력용 패키지에 관한 것이다.
일반적으로 전력용 패키지(power package)는 전력용 반도체 칩이 리드 프레임에 장착된 패키지를 의미한다. 그런데 상기 전력용 반도체 칩의 내부 소자에는 고전압이 인가되는 경우가 대부분이며, 따라서 전력용 반도체 칩으로부터 많은 열이 발생된다. 결국 전력용 패키지 내부의 전력용 반도체 칩에서 발생되는 열을 외부 보드 등을 통해 배출시킬 수 있는 능력이 전력용 패키지의 안정성 및 신뢰성에 큰 영향을 끼친다고 할 수 있다.
도 1은 종래의 전력용 패키지의 하나의 실시예를 나타내 보인 부분 절개도이다.
도 1을 참조하면, 상기 전력용 패키지(10)의 내부에서 전력용 반도체 칩(11)이 리드 프레임 패드(12) 위에 마운트된다. 리드 프레임 패드(12)의 측부에는 신호 리드(13)가 부착되는데, 이 신호 리드(13)는 와이어(14)를 통해 전력용 반도체 칩(11)과 전기적으로 연결되는 내부 신호 리드(13in)와 이 내부 신호 리드(13in)로부터 연장되어 외부로 돌출되는 외부 신호 리드(13out)를 포함한다. 한편, 상기 신호 리드(13) 외에도 리드 프레임 패드(12)의 측부에는 히트 싱크용 리드(15)가 부착된다. 이 히트 싱크용 리드(15)는 전력용 반도체 칩(11)으로부터 발생되는 열을 외부로 방출시키는 열전달 통로 역할을 수행한다. 상기 전력용 반도체 칩(11), 리드 프레임 패드(12), 와이어(14) 및 내부 신호 리드(13in)와 히트 싱크용 리드(15)의 일부는 에폭시와 같은 몰딩재(16)로 덮여지며, 외부 신호 리드(13out)와 히트 싱크용 리드(15)의 단부만이 몰딩재(16) 밖으로 돌출된다.
이와 같은 종래의 전력용 패키지(10)는 접지판(ground plane)이 존재하지 않는 단층 보드에서도 열전달 효율이 좋으며, 전력용 반도체 칩(11)으로부터 발생되는 열을 방출시키는 히트 싱크용 리드(15)가 신호 리드(13)와는 별도로 형성됨으로써 신호 리드(13)로부터 영향을 받지 않는다는 장점들이 있다. 또한 그 제조 방법에 있어서도 에칭 기술 또는 스탬핑(stamping) 기술 모두를 사용할 수 있다는 장점도 있다. 그러나 상기 히트 싱크용 리드(15)는 신호 리드(13)가 있어야 할 위치에 만들어지므로, 상대적으로 신호 리드(13)의 수가 적어지며, 경우에 따라서 필요한 신호 리드(13)의 수를 만족하기 위해서는 전체 패키지의 면적을 증대시켜야 된다는 단점이 있다.
도 2는 종래의 전력용 패키지의 다른 실시예를 나타내 보인 입체도이다. 그리고 도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 도시한 단면도이다.
도 2 및 도 3을 참조하면, 상기 전력용 패키지(20)는, 그 배면에서 노출되도록 형성된 리드 프레임 패드(21) 및 신호 리드(22)를 포함한다. 상기 리드 프레임 패드(21)의 상부면 위에는 전력용 반도체 칩(23)이 은(Ag) 에폭시(24)를 개재하여 마운팅된다. 상기 전력용 반도체 칩(23)은 와이어(25)를 통해 신호 리드(22)와 전기적으로 연결된다. 상기 전력용 반도체 칩(23), 리드 프레임 패드(21), 신호 리드(22) 및 와이어(25)는 에폭시와 같은 몰딩재(26)로 덮여지며, 상기 리드 프레임 패드(21)의 하부면과 신호 리드(22)의 하부면만이 몰딩재(26) 밖으로 노출된다.
이와 같은 종래의 전력용 패키지(20)는 전력용 반도체 칩(23)으로부터 방출되는 열이 리드 프레임 패드(21)를 통해 보드로 전달되도록 함으로써 열전달 효율을 향상시킬 수 있으며, 또한 전력용 패키지의 크기를 상대적으로 감소시킬 수 있다는 장점이 있다.
그러나 열전달 통로 역할을 하는 리드 프레임 패드(21)가 신호 리드(22)에 의해 둘러싸여 있으므로 열전달 효과가 현저하게 감소되며, 특히 접지판이 없는 단층 보드에서는 열전달 효과가 거의 나타나지 않는다는 단점이 있다. 또한 최근 전력용 반도체 칩(23)의 크기 증가 추세로 인하여 리드 프레임 패드(21)의 크기 또한 증가되어야 하는데, 이 경우 리드 프레임 패드(21)와 몰딩재(26)의 열팽창 계수의 차이로 인하여 온도 변화에 따른 신뢰성이 저하된다는 단점도 있다. 그리고 그 제조 방법에 있어서도, 비교적 저가인 스탬핑 기술을 사용하여 제조할 수 없다는 문제도 있다.
본 발명이 이루고자 하는 기술적 과제는 상대적으로 적은 제조 비용과 적은 면적으로도 열전달 효율이 높은 전력용 패키지를 제공하는 것이다.
도 1은 종래의 전력용 패키지의 하나의 예를 나타내 보인 부분 절개도이다.
도 2는 종래의 전력용 패키지의 다른 예를 나타내 보인 입체도이다.
도 3은 도 2의 선 Ⅲ-Ⅲ'를 따라 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 전력용 패키지를 나타내 보인 입체도이다.
도 5는 도 4의 선 Ⅴ-Ⅴ'를 따라 도시한 단면도이다.
도 6은 도 4의 선 Ⅵ-Ⅵ'를 따라 도시한 단면도이다.
도 7은 도 4의 전력용 패키지의 리드 프레임을 나타내 보인 평면도이다.
도 8은 도 4의 리드 프레임에 전력용 반도체 칩을 마운트된 상태를 나타내 보인 평면도이다.
도 9는 본 발명의 다른 실시예에 따른 전력용 패키지를 나타내 보인 입체도이다.
도 10은 도 9의 선 Ⅹ-Ⅹ'를 따라 도시한 단면도이다.
도 11은 도 9의 선 ⅩⅠ-ⅩⅠ'를 따라 도시한 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 전력용 패키지는, 전력용 반도체 칩; 상기 전력용 반도체 칩의 하부면에 부착된 절연성 열전달 테이프; 상부면에 상기 절연성 열전달 테이프를 개재하여 상기 전력용 반도체 칩이 마운팅되는 리드 프레임 패드; 상기 리드 프레임 패드와 분리되되, 일 단부 위에 상기 절연성 열전달 테이프를 개재하여 상기 전력용 반도체 칩의 일부가 부착되는 복수개의 신호 리드들; 상기 리드 프레임 패드와 연결되고, 일 단부 위에 상기 절연성 열전달 테이프를 개재하여 상기 전력용 반도체칩의 일부가 부착되어 상기 전력용 반도체 칩으로부터 발생된 열을 외부로 전달하는 히트 싱크용 리드; 및 상기 리드 프레임 패드, 신호 리드 및 히트 싱크용 리드를 덮되, 상기 신호 리드 및 히트 싱크용 리드의 단부를 노출시키는 몰딩재를 포함하는 것을 특징으로 한다.
상기 절연성 열전달 테이프는 TCL 테이프 혹은 TCA인 것이 바람직하다.
또한 상기 리드 프레임 패드, 신호 리드 및 히트 싱크용 리드의 노출면에 부착된 도금판을 더 포함할 수 있으며, 이 경우에 상기 도금판은 Ni/Pd, Sn/Pb 혹은 납 성분이 없는 도금 재료로 이루어진 것이 바람직하다. 그리고 상기 도금판이 Ni/Pd 재료인 경우 상기 도금판의 두께는 0.5-2㎛이고, 상기 도금판이 Sn/Pb 재료인 경우 상기 도금판의 두께는 10-50㎛인 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예들을 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다.
도 4는 본 발명의 일 실시예에 따른 전력용 패키지를 나타내 보인 입체도이다. 그리고 도 5 및 도 6은 각각 도 4의 선 Ⅴ-Ⅴ' 및 선 Ⅵ-Ⅵ'을 따라 도시한 단면도들이다. 또한 도 7은 도 4의 전력용 패키지의 리드 프레임을 나타내 보인 평면도이고, 도 8은 도 4의 리드 프레임에 전력용 반도체 칩을 마운트된 상태를 나타내 보인 평면도이다.
도 4 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 전력용 패키지(100)는, 그 배면(A)에서 노출되도록 형성된 리드 프레임 패드(110), 신호 리드(120) 및 히트 싱크용 리드(130)를 포함한다. 상기 리드 프레임 패드(110) 상부면에는 전력용 반도체 칩(150)이 절연체(140)를 개재하여 마운팅된다. 이 절연체(140)는 열전달 특성이 좋은 TCL(Thermal Conduction Lamination) 테이프 혹은 TCA(Thermal Conduction Adhesive)를 열압착 방법을 사용하여 접착시킴으로써 형성할 수 있다. 상기 절연체(140)로서 TCL 테이프를 사용할 경우, 상기 TCL 테이프는 실리카(silica), AlN 혹은 Al2O3을 포함할 수 있다. 또한 상기 TCL 테이프의 두께는 20-75㎛이고 열전도도는 0.5W/m·K인 것이 바람직하다. 상기 히트 싱크용 리드(130)는 1개일 수도 있지만, 복수개일 수록 열전도 효율이 향상된다. 그리고 상기 리드 프레임 패드(110), 신호 리드(120) 및 히트 싱크용 리드(130)를 포함하는 리드 프레임은 구리 합금(Cu Alloy) 혹은 합금42(Alloy42) 재질이며, 그 두께는 대략 5-20mil이다.
상기 전력용 반도체 칩(150)은 와이어(160)를 통해 신호 리드(120) 및 히트 싱크용 리드(130)와 전기적으로 연결된다. 상기 전력용 반도체 칩(150), 리드 프레임 패드(110), 신호 리드(120), 히트 싱크용 리드 (130)및 와이어(160)는 에폭시와 같은 몰딩재(170)로 덮여지며, 상기 리드 프레임 패드(110)의 하부면, 신호 리드(120)의 하부면 및 히트 싱크용 리드(130)의 하부면만이 몰딩재(170) 밖으로 노출된다. 한편 리드 프레임 패드(110), 신호 리드(120) 및 히트 싱크용 리드(130)의 노출 표면에는 도금판(180)이 부착될 수 있는데, 이 도금판(180)은 몰딩 공정시에 리드 프레임 패드(110), 신호 리드(120) 및 히트 싱크용 리드(130)의 표면으로의 레신 플레시(resin frash)를 방지하기 위한 것이다. 상기 도금판(180)은 Ni/Pd, Sn/Pb 혹은 납 성분이 없는 도금 재료로 이루어지며, 특히 상기 도금판(180)이 Ni/Pd 재료인 경우 그 두께는 대략 0.5-2㎛이고, 상기 도금판(180)이 Sn/Pb 재료인 경우 그 두께는 대략 10-50㎛이다.
상기 신호 리드(120)는 복수개로서 각각의 신호 리드(120)는 몰딩재(170)에 의해 상호 분리되도록 형성되며, 또한 도 6에 도시된 바와 같이, 상기 리드 프레임 패드(110)와도 몰딩재(170)에 의해 분리되도록 형성된다. 이와 대조적으로, 도 5에 도시된 바와 같이, 히트 싱크용 리드(130)는 리드 프레임 패드(110)와 상호 연결되도록 형성된다.
이와 같은 구조의 전력용 패키지(100)는 리드 프레임 패드(110)와 히트 싱크용 리드(130)가 상호 연결되도록 형성되므로, 전력용 반도체 칩(150)으로부터 발생되는 열이 리드 프레임 패드(110)와 히트 싱크용 리드(130)를 통해 방출되어서 열전달 효율이 향상된다. 또한 히트 싱크용 리드(130)가 신호 리드(120)에 의해 막혀있지 않으므로 열전달 하는데 있어서 신호 리드(120)에 의한 제약이 없어진다.그리고 제조 방법에 있어서도 상대적으로 고가인 에칭 기술을 사용하지 않고 저가인 스탬팽 기술을 사용하여 리드 프레임을 제작할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 전력용 패키지를 나타내 보인 입체도이다. 그리고 도 10 및 도 11은 각각 도 9의 선 Ⅹ-Ⅹ' 및 선 ⅩⅠ-ⅩⅠ'을 따라 도시한 단면도들이다.
도 9 내지 도 11을 참조하면, 본 발명의 다른 실시예에 따른 전력용 패키지(200)는, 리드 프레임 패드(210), 그 배면(A)에서 노출되도록 형성된 신호 리드(220) 및 히트 싱크용 리드(230)를 포함한다. 상기 리드 프레임 패드(210) 상부면에는 전력용 반도체 칩(250)이 절연체(240)를 개재하여 마운팅된다. 이 절연체(240)는 열전달 특성이 좋은 TCL 테이프 혹은 TCA를 열압착 방법을 사용하여 접착시킴으로써 형성할 수 있다. 상기 절연체(240)로서 TCL 테이프를 사용할 경우, 상기 TCL 테이프는 실리카(silica), AlN 혹은 Al2O3을 포함할 수 있다. 또한 상기 TCL 테이프의 두께는 20-75㎛이고 열전도도는 0.5W/m·K인 것이 바람직하다. 상기 히트 싱크용 리드(230)는 1개일 수도 있지만, 복수개일 수록 열전도 효율이 향상된다. 그리고 상기 리드 프레임 패드(210), 신호 리드(220) 및 히트 싱크용 리드(230)를 포함하는 리드 프레임은 구리 합금(Cu Alloy) 혹은 합금42(Alloy42) 재질이며, 그 두께는 대략 5-20mil이다.
상기 전력용 반도체 칩(250)은 와이어(260)를 통해 신호 리드(220) 및 히트 싱크용 리드(230)와 전기적으로 연결된다. 상기 전력용 반도체 칩(250), 리드 프레임 패드(210), 신호 리드(220), 히트 싱크용 리드(230) 및 와이어(260)는 에폭시와 같은 몰딩재(270)로 덮여지며, 상기 신호 리드(220)의 하부면 및 히트 싱크용 리드(230)의 하부면만이 몰딩재(270) 밖으로 노출된다. 한편 신호 리드(220) 및 히트 싱크용 리드(230)의 노출 표면에는 도금판(280)이 부착될 수 있는데, 이 도금판(280)은 몰딩 공정시에 신호 리드(220) 및 히트 싱크용 리드(230)의 표면으로의 레신 플레시(resin frash)를 방지하기 위한 것이다. 상기 도금판(280)은 Ni/Pd, Sn/Pb 혹은 납 성분이 없는 도금 재료로 이루어지며, 특히 상기 도금판(280)이 Ni/Pd 재료인 경우 그 두께는 대략 0.5-2㎛이고, 상기 도금판(280)이 Sn/Pb 재료인 경우 그 두께는 대략 10-50㎛이다.
상기 신호 리드(220)는 복수개로서 각각의 신호 리드(220)는 몰딩재(270)에 의해 상호 분리되도록 형성되며, 또한 도 11에 도시된 바와 같이, 상기 리드 프레임 패드(210)와도 몰딩재(270)에 의해 분리되도록 형성된다. 그러나 전력용 반도체 칩(250)과는 중첩되도록 형성되어서, 전력용 반도체 칩(250)으로부터 발생된 열이 신호 리드(220)를 통해서도 외부로 배출될 수 있다. 한편, 도 10에 도시된 바와 같이, 히트 싱크용 리드(230)는 리드 프레임 패드(210)와 상호 연결되도록 형성된다.
이와 같은 구조의 전력용 패키지(200)는 리드 프레임 패드(210)와 히트 싱크용 리드(230)가 상호 연결되도록 형성되므로, 전력용 반도체 칩(250)으로부터 발생되는 열이 리드 프레임 패드(210)와 히트 싱크용 리드(230)를 통해 방출되어서 열전달 효율이 향상된다. 또한 히트 싱크용 리드(230)가 신호 리드(220)에 의해 막혀있지 않으므로 열전달 하는데 있어서 신호 리드(220)에 의한 제약이 없어진다.그리고 제조 방법에 있어서도 상대적으로 고가인 에칭 기술을 사용하지 않고 저가인 스탬팽 기술을 사용하여 리드 프레임을 제작할 수 있다. 더욱이 신호 리드(220)가 전력용 반도체 칩(150)이 일부 중첩되도록 형성되므로, 전력용 반도체 칩(150)으로부터의 열이 신호 리드(220)를 통해서도 배출되므로 열전달 효율을 더욱 향상시킬 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 전력용 패키지에 의하면 다음과 같은 이점들이 있다.
첫째로, 리드 프레임 패드와 직접 연결된 히트 싱크용 리드가 신호 리드와 나란하게 형성되므로 신호 리드의 영향 없이 전력용 반도체 칩으로부터의 열을 배출시킬 수 있다.
둘째로, 열전달 통로가 리드 프레임 패드와 히트 싱크용 리드로 더 넓어지므로 열전달 효율이 커지며, 특히 신호 리드의 일부가 전력용 반도체 칩과 중첩되므로 신호 리드를 통해서도 열을 방출시킬 수 있다.
셋째로, 상대적으로 저가인 스탬핑 기술을 사용하여 리드 프레임을 제작할 수 있으므로 그 제조 원가를 경감시킬 수 있다.
Claims (17)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 전력용 반도체 칩;상기 전력용 반도체 칩의 하부면에 부착된 절연성 열전달 테이프;상부면에 상기 절연성 열전달 테이프를 개재하여 상기 전력용 반도체 칩이 마운팅되는 리드 프레임 패드;상기 리드 프레임 패드와 분리되되, 일 단부 위에 상기 절연성 열전달 테이프를 개재하여 상기 전력용 반도체 칩의 일부가 부착되는 복수개의 신호 리드들;상기 리드 프레임 패드와 연결되고, 일 단부 위에 상기 절연성 열전달 테이프를 개재하여 상기 전력용 반도체칩의 일부가 부착되어 상기 전력용 반도체 칩으로부터 발생된 열을 외부로 전달하는 히트 싱크용 리드; 및상기 리드 프레임 패드, 신호 리드 및 히트 싱크용 리드를 덮되, 상기 신호 리드 및 히트 싱크용 리드의 단부를 노출시키는 몰딩재를 포함하는 것을 특징으로 하는 전력용 패키지.
- 삭제
- 제12항에 있어서,상기 절연성 열전달 테이프는 TCL 테이프 혹은 TCA인 것을 특징으로 하는 전력용 패키지.
- 제12항에 있어서,상기 리드 프레임 패드, 신호 리드 및 히트 싱크용 리드의 노출면에 부착된 도금판을 더 포함하는 것을 특징으로 하는 전력용 패키지.
- 제15항에 있어서,상기 도금판은 Ni/Pd, Sn/Pb 혹은 납 성분이 없는 도금 재료로 이루어진 것을 특징으로 하는 전력용 패키지.
- 제16항에 있어서,상기 도금판이 Ni/Pd 재료인 경우 상기 도금판의 두께는 0.5-2㎛이고, 상기 도금판이 Sn/Pb 재료인 경우 상기 도금판의 두께는 10-50㎛인 것을 특징으로 하는 전력용 패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0069482A KR100421033B1 (ko) | 2000-11-22 | 2000-11-22 | 열전달 효율이 높은 전력용 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2000-0069482A KR100421033B1 (ko) | 2000-11-22 | 2000-11-22 | 열전달 효율이 높은 전력용 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020039720A KR20020039720A (ko) | 2002-05-30 |
KR100421033B1 true KR100421033B1 (ko) | 2004-03-04 |
Family
ID=19700480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-0069482A KR100421033B1 (ko) | 2000-11-22 | 2000-11-22 | 열전달 효율이 높은 전력용 패키지 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100421033B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150084289A (ko) * | 2014-01-13 | 2015-07-22 | 하나 마이크론(주) | 반도체 패키지 제조 방법 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100688596B1 (ko) * | 2003-03-06 | 2007-03-02 | 페어차일드코리아반도체 주식회사 | 몰디드 리드리스 패키지 및 그 제조 방법 |
US7663211B2 (en) * | 2006-05-19 | 2010-02-16 | Fairchild Semiconductor Corporation | Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0870085A (ja) * | 1994-08-30 | 1996-03-12 | Toppan Printing Co Ltd | 半導体装置 |
JPH08213536A (ja) * | 1994-11-14 | 1996-08-20 | Texas Instr Inc <Ti> | パッケージの一面に露出した半導体ダイ取付けパッドを有するダウンセットされたリードフレームおよびその製造方法 |
KR19980037349A (ko) * | 1996-11-21 | 1998-08-05 | 김광호 | 고 열방출용 리드 프레임 및 그를 이용한 반도체 칩 패키지 |
JPH1145964A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 半導体装置、その製造方法 |
JPH1145962A (ja) * | 1997-07-28 | 1999-02-16 | Nec Corp | 半導体装置、その製造方法 |
JPH1174439A (ja) * | 1997-08-28 | 1999-03-16 | Sharp Corp | 樹脂モールドパッケージ |
KR19990035569A (ko) * | 1997-10-31 | 1999-05-15 | 윤종용 | 패키지 |
-
2000
- 2000-11-22 KR KR10-2000-0069482A patent/KR100421033B1/ko not_active IP Right Cessation
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0870085A (ja) * | 1994-08-30 | 1996-03-12 | Toppan Printing Co Ltd | 半導体装置 |
JPH08213536A (ja) * | 1994-11-14 | 1996-08-20 | Texas Instr Inc <Ti> | パッケージの一面に露出した半導体ダイ取付けパッドを有するダウンセットされたリードフレームおよびその製造方法 |
KR19980037349A (ko) * | 1996-11-21 | 1998-08-05 | 김광호 | 고 열방출용 리드 프레임 및 그를 이용한 반도체 칩 패키지 |
JPH1145964A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 半導体装置、その製造方法 |
JPH1145962A (ja) * | 1997-07-28 | 1999-02-16 | Nec Corp | 半導体装置、その製造方法 |
JPH1174439A (ja) * | 1997-08-28 | 1999-03-16 | Sharp Corp | 樹脂モールドパッケージ |
KR19990035569A (ko) * | 1997-10-31 | 1999-05-15 | 윤종용 | 패키지 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20150084289A (ko) * | 2014-01-13 | 2015-07-22 | 하나 마이크론(주) | 반도체 패키지 제조 방법 |
KR101579434B1 (ko) * | 2014-01-13 | 2015-12-23 | 하나 마이크론(주) | 반도체 패키지 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20020039720A (ko) | 2002-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6303997B1 (en) | Thin, stackable semiconductor packages | |
US5646831A (en) | Electrically enhanced power quad flat pack arrangement | |
US5596225A (en) | Leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die | |
USRE42653E1 (en) | Semiconductor package with heat dissipating structure | |
US5598031A (en) | Electrically and thermally enhanced package using a separate silicon substrate | |
US6657296B2 (en) | Semicondctor package | |
KR100298162B1 (ko) | 수지봉지형반도체장치 | |
KR100186331B1 (ko) | 적층형 패키지 | |
US5541446A (en) | Integrated circuit package with improved heat dissipation | |
US20140210083A1 (en) | Thermally and electrically enhanced ball grid array package | |
US5796159A (en) | Thermally efficient integrated circuit package | |
US5067005A (en) | Semiconductor device | |
US7405474B1 (en) | Low cost thermally enhanced semiconductor package | |
KR100429885B1 (ko) | 열방출 특성을 개선한 멀티 칩 패키지 | |
KR0155843B1 (ko) | 반도체장치 | |
EP0694968A2 (en) | Multi-chip module semiconductor device | |
KR100421033B1 (ko) | 열전달 효율이 높은 전력용 패키지 | |
US6057594A (en) | High power dissipating tape ball grid array package | |
JP3253154B2 (ja) | 半導体装置用パッケージ及び半導体装置 | |
US7009296B1 (en) | Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die | |
JP2620611B2 (ja) | 電子部品搭載用基板 | |
KR102016019B1 (ko) | 고열전도성 반도체 패키지 | |
KR19980058412A (ko) | 적층형 멀티 칩 모듈 반도체 장치 및 그 제조방법 | |
KR100474193B1 (ko) | 비지에이패키지및그제조방법 | |
JPH09330994A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130125 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |