KR20150084289A - 반도체 패키지 제조 방법 - Google Patents

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Abstract

반도체패키지에 포함되는 인터포저(interposer)의 하부 재배선층을 형성하는 과정에서 인터포저 상부를 유리 기판을 접착하는 공정을 생략함으로써 제조 공정을 단순화하고 제조 비용을 절감할 수 있는 반도체 패키지 제조 방법이 개시된다. 상기 반도체 패키지 제조 방법은, a) 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계; b) 상기 본딩 패드와 전기적으로 접속하도록 반도체 다이를 상기 반도체 기판 상부에 본딩하는 단계; c) 상기 반도체 다이를 커버하도록 상기 반도체 기판 상부에 몰드부를 형성하는 단계; 및 d) 상기 반도체 기판 하면에 하부 재배선층을 형성하는 단계를 포함한다.

Description

반도체 패키지 제조 방법{METHOD FOR MANUFACTURING LED PACKAGE}
본 발명은 반도체 패키지 제조 방법에 관한 것으로, 더욱 상세하게는 반도체패키지에 포함되는 인터포저(interposer)의 하부 재배선층을 형성하는 과정에서 인터포저 상부를 유리 기판을 접착하는 공정을 생략함으로써 제조 공정을 단순화하고 제조 비용을 절감할 수 있는 반도체 패키지 제조 방법에 관한 것이다.
최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 나아가고 있다. 이를 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package)기술이다. 이러한 패키지기 술 중에서 삼차원 구조와 소형화를 실현한 것이 인터포저(interposer)이다.
인터포저는 하나의 소켓이나 연결부를 다른 소켓이나 연결부로 전기적인 전달 인터페이스를 형성하기 위한 기판으로서, 주로 실리콘 재료를 사용하여 제조될 수 있다.
일반적으로 실리콘 인터포저를 이용한 패키지를 제조하는 경우, 얇은 두께의 실리콘을 가공하기 위해 별도의 캐리어 기판을 사용하여야 하므로, 캐리어 기판에 별도로 실리콘 기판을 부착하고 다시 캐리어 기판으로부터 실리콘 기판을 분리하는 등의 공정이 추가적으로 소요되므로 공정이 복잡해지는 문제가 발생한다. 예를 들어, 인터포저를 제조하는 공정에서 실리콘 기판 상에 상부 재배선층을 제작한 후, 상부 재배선층이 형성된 상태에서 실리콘 기판 상부를 글라스 캐리어 기판에 접착한 후 하부 재배선층을 제작하게 된다. 이 과정에서 상부 재배선층이 형성된 실리콘 기판 상에 접착층을 스핀 코팅하고 화학 증착 공정을 이용하여 글라스 캐리어 기판의 접착면에 분리층을 형성하는 공정이 필요하다. 또한, 하부 재배선층을 형성한 후 글라스 캐리어 기판을 제거하기 위해서는 레이저를 이용한 분리층 제거 공정과 접착층 제거공정 등이 요구된다.
이러한 복잡한 인터포저 제조 공정은 반도체 패키지 제조 공정을 복잡하게 할 뿐만 아니라 제조 비용을 증가시켜 반도체 패키지 단가를 상승시키는 문제를 발생시키고 있다.
본 발명은, 반도체패키지에 포함되는 인터포저(interposer)의 하부 재배선층을 형성하는 과정에서 인터포저 상부를 유리 기판을 접착하는 공정을 생략함으로써 제조 공정을 단순화하고 제조 비용을 절감할 수 있는 반도체 패키지 제조 방법을 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
상기 기술적 과제를 해결하기 위한 수단으로서 본 발명은,
a) 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계;
b) 상기 본딩 패드와 전기적으로 접속하도록 반도체 다이를 상기 반도체 기판 상부에 본딩하는 단계;
c) 상기 반도체 다이를 커버하도록 상기 반도체 기판 상부에 몰드부를 형성하는 단계; 및
d) 상기 반도체 기판 하면에 하부 재배선층을 형성하는 단계
를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 일 실시형태는, e) 상기 하부 재배선층과 인쇄회로 기판을 전기적으로 연결하여, 상기 단계 a 내지 상기 단계 d에 의해 형성된 구조물을 상기 인쇄회로기판 상에 실장하는 단계를 더 포함할 수 있다.
본 발명의 일 실시형태에서, 상기 단계 b는, 상기 상부 재배선층 및 상기 본딩 패드가 형성된 반도체 기판의 하면을 금속 캐리어 상에 고정하는 단계; 및 상기 본딩 패드와 전기적으로 접촉되도록 반도체 다이를 상기 본딩 패드 상부에 본딩하는 단계를 포함할 수 있다.
본 발명의 일 실시형태에서, 상기 단계 b는, 상기 본딩 패드와 전기적으로 접촉되도록 반도체 다이를 상기 본딩 패드 상부에 본딩하는 단계; 및 상기 반도체 다이가 본딩된 반도체 기판의 하면을 금속 캐리어 상에 고정하는 단계를 포함할 수 있다.
본 발명의 일 실시형태에서, 상기 고정하는 단계는, 상기 금속 캐리어 및 상기 반도체 기판의 하면을 열전달 테이프를 이용하여 상호 부착하는 단계를 포함할 수 있다.
본 발명의 일 실시형태에서, 상기 단계 c는, 상기 금속 캐리어 상에 고정된 반도체 기판의 상부 및 상기 반도체 다이를 커버하도록 몰딩부를 형성하는 단계; 및 상기 몰딩부가 형성된 반도체 기판을 상기 금속 캐리어에서 분리하는 단계를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 다른 수단으로서 본 발명은,
a) 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계;
b) 상기 상부 재배선층 및 상기 본딩 패드가 형성된 반도체 기판의 하면을 금속 캐리어 상에 고정하는 단계;
c) 상기 본딩 패드와 전기적으로 접촉되도록 반도체 다이를 상기 본딩 패드 상부에 본딩하는 단계;
d) 상기 금속 캐리어 상에 고정된 반도체 기판의 상부 및 상기 반도체 다이를 커버하도록 몰딩부를 형성하는 단계; 및
e) 상기 몰딩부가 형성된 반도체 기판을 상기 금속 캐리어에서 분리하는 단계; 및
f) 상기 반도체 기판 하면에 하부 재배선층을 형성하는 단계
를 포함하는 반도체 패키지 제조 방법을 제공한다.
상기 기술적 과제를 해결하기 위한 또 다른 수단으로서 본 발명은,
a) 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계;
b) 상기 본딩 패드와 전기적으로 접촉되도록 반도체 다이를 상기 본딩 패드 상부에 본딩하는 단계;
c) 상기 반도체 다이가 본딩된 반도체 기판의 하면을 금속 캐리어 상에 고정하는 단계;
d) 상기 금속 캐리어 상에 고정된 반도체 기판의 상부 및 상기 반도체 다이를 커버하도록 몰딩부를 형성하는 단계;
e) 상기 몰딩부가 형성된 반도체 기판을 상기 금속 캐리어에서 분리하는 단계; 및
f) 상기 반도체 기판 하면에 하부 재배선층을 형성하는 단계
를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명에 따르면, 반도체 패키지의 인터포저를 제작하는 과정에서 상부 재배선층을 형성한 후 하부 재배선층을 형성하기 위해 인터포저의 상부를 글래스 캐리어에 부착하고 분리하는 공정을 생략할 수 있다. 이를 통해, 본 발명은, 글래스 캐리어 미사용에 따른 원가 절감뿐만 아니라 글래스 캐리어 부착에 필요한 추가 공정 및 글래스 캐리어로부터 분리하기 위해 필요한 추가 공정을 생략할 수 있으므로 제조 공정을 단순화할 뿐만 아니라 공정 비용을 절감할 수 있는 우수한 효과가 있다.
도 1 내지 도 8은 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법을 공정 순으로 도시한 공정 단면도로서,
도 1은 인터포저의 반도체 기판을 마련하는 단계를 도시한 도면;
도 2a 내지 2c 및 도 3a 내지 3d는 인터포저의 도전성 비아를 형성하는 단계를 도시한 도면;
도 4a 내지 4e는 인터포저의 상부 재배선층을 형성하는 단계를 도시한 도면;
도 5a 내지 5e는 인터포저의 본딩 패드를 형성하는 단계를 도시한 도면;
도 6a 내지 6d는 반도체 다이 본딩 및 몰딩 단계를 도시한 도면;
도 7a 및 7b는 인터포저의 하부 재패선층을 형성하는 단계를 도시한 도면; 및
도 8a 및 8b는 인터포저를 인쇄회로기판에 실장하는 단계를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 또한, 본 발명을 설명함에 있어서, 정의되는 용어들은 본 발명에서의 기능을 고려하여 정의 내려진 것으로, 이는 당 분야에 종사하는 기술자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 본 발명의 기술적 구성요소를 한정하는 의미로 이해되어서는 아니 될 것이다.
본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법은, a) 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계; b) 상기 본딩 패드와 전기적으로 접속하도록 반도체 다이를 상기 반도체 기판 상부에 본딩하는 단계; c) 상기 반도체 다이를 커버하도록 상기 반도체 기판 상부에 몰드부를 형성하는 단계; 및 d) 상기 반도체 기판 하면에 하부 재배선층을 형성하는 단계를 포함하여 구성될 수 있다.
이에 더하여, 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법은, e) 상기 하부 재배선층과 인쇄회로 기판을 전기적으로 연결하여, 상기 단계 a 내지 상기 단계 b에 의해 형성된 구조물을 상기 인쇄회로기판 상에 실장하는 단계를 더 포함할 수 있다.
본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법을 구성하는 각 단계는 다음과 같은 세부 구성 및 공정에 의해 구현될 수 있다.
단계 a: 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계
도 1은 인터포저의 반도체 기판을 마련하는 단계를 도시한 도면이고, 도 2a 내지 2c 및 도 3a 내지 3d는 인터포저의 도전성 비아를 형성하는 단계를 도시한 도면이며, 도 4a 내지 4e는 인터포저의 상부 재배선층을 형성하는 단계를 도시한 도면이고, 도 5a 내지 5e는 인터포저의 본딩 패드를 형성하는 단계를 도시한 도면이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 반도체 패키지 제조방법의 단계 a는 도 1에 도시된 것과 같이, 반도체 기판(11)을 마련하는 단계로부터 시작될 수 있다. 반도체 기판(11)으로는 실리콘(Si) 웨이퍼가 채용될 수 있다.
이어, 본 발명의 일 실시형태에 따른 반도체 패키지 제조방법의 단계 a는 도 2a 내지 2b 및 도 3a 내지 3d에 도시된 것과 같이 도전성 비아를 형성하는 단계를 포함한다.
도전성 비아를 형성하는 단계는, 도 2a에 도시된 것과 같이, 반도체 기판(11) 상에 비아를 형성하기 위한 포토 레지스트 층(12)을 패터닝하는 단계와, 도 2b에 도시된 것과 같이, 포토 레지스트 층(12)에 의해 노출된 영역을 사전 설정된 깊이로 제거하여 홀(H)를 형성하는 단계와, 도 2c에 도시된 것과 같이, 포토 레지스트 층을 제거하는 단계를 포함할 수 있다.
도 2a에 도시된 포토 레지스트 층(12)을 패터닝 하는 단계는 당 기술분야에 잘 알려진 포토 리소그래피 공정로서, 반도체 기판(11) 상에 포토 레지스트 물질을 도포한 후 소프트 베이크(soft bake)을 수행하는 과정과, 소프트 베이크된 상태의 포토 레지스트 층을 노광(exposure)하는 과정, 후 노광 베이크(post exposure bake) 및 비아가 형성될 위치의 포토 레지스트 층 일부를 제거(develop)하는 과정과, 후 베이크(post bake) 과정을 포함할 수 있다.
또한, 도 2b에 도시된 홀(H)을 형성하는 단계는 반도체 기판(11)의 도전성 비아가 형성될 위치에 소정 깊이로 반도체 기판의 상면에서 하면 방향으로 홀을 형성하는 단계로 당 기술분야에 알려진 식각 기법을 이용하여 구현될 수 있다. 예를 들어, 홀(H)을 형성하는 단계는 심도 반응성 이온 에칭(Deep Reactive Ion Etching: DRIE) 기법이 적용될 수 있다.
또한, 도시하지 않았지만, 도 3c에 도시된 포토 레지스트 층을 제거하는 단계 이후에는 도 3b에서 수행된 에칭 공정 이후 반도체 기판 상에 형성된 스캘럽(scallop)을 제거하기 위한 공정이 더 수행될 수 있다. 스캘럽을 제거하기 위한 공정은 도 3c와 같이 포토 레지스트 층이 제거된 반도체 기판의 상면을 산화시켜 희생 산화층을 형성하고 버퍼드 옥사이드 에칭(Buffered Oxide Etching: BOE) 공정을 이용하여 희생 산화층을 제거하는 과정을 포함할 수 있다.
이어, 도전성 비아를 형성하는 단계는, 도 3a에 도시된 것과 같이, 홀(H)가 형성된 반도체 기판(11)의 표면을 산화하여 전기적 절연을 위한 절연층(13)을 형성하는 단계와, 도 3b에 도시된 것과 같이, 시드 금속층(14a, 14b)을 형성하는 단계와, 도 3c에 도시된 것과 같이, 홀(H)을 충진하기 위해 시드 금속층(14a, 14b) 상면에 금속 재료를 도금하는 단계와, 도 3d에 도시된 것과 같이, 도금된 금속 재료의 상부를 제거하여 홀(H) 영역을 노출시켜 도전성 비아(15)를 완성하는 단계를 포함할 수 있다.
도 3a에 도시된 산화를 통한 절연층(13)을 형성하는 단계 이후 산화에 사용된 산소를 제거하기 위한 과정이 수행될 수 있다.
또한, 도 3b에 도시된 시드 금속층(14a, 14b)을 형성하는 단계 이전에 절연층(13) 표면을 드라이 에칭하는 과정이 수행될 수 있다. 또한, 시드 금속층으로 티타늄(Ti) 층(14a) 및 구리(Cu) 층(14b)의 이중충이 형성될 수 있으나, 시드 금속층의 재질과 층 수는 다양하게 결정될 수 있다.
또한, 도 3c의 홀 충진 단계에서 충진되는 금속 재료로는 구리(Cu)를 포함하는 우수한 전기 전도성을 갖는 금속 재료가 채용될 수 있다.
이어, 본 발명의 일 실시형태에 따른 반도체 패키지 제조방법의 단계 a는 도 4a 내지 4e에 도시된 것과 같이 인터포저의 상부 재배선층을 형성하는 단계를 포함할 수 있다.
상부 재배선층을 형성하는 단계는, 도 4a에 도시된 것과 같이, 도전성 비아(15)가 노출되도록 절연성을 갖는 유전체층(16)을 형성하는 단계와, 도 4b에 도시된 것과 같이, 노출된 도전성 비아(15)의 상면 및 유전체층(16)의 상면에 시드 금속층(17a, 17b)를 형성하는 단계와, 도 4c에 도시된 것과 같이, 시드 금속층(17a, 17b) 상면에 재배선층이 형성될 위치를 노출시킨 포토 레지스트 층(18)을 패터닝하는 단계와, 도 4d에 도시된 것과 같이, 포토 레지스트 층(18)에 의해 노출된 영역에 금속 재료를 도금하여 상부 재배선층(19)을 형성하는 단계와, 도 4e에 도시된 것과 같이, 상부 재배선층(19)을 제외한 영역의 포토 레지스트 층(18) 및 시드 금속층(17a, 17b)을 제거하는 단계를 포함할 수 있다.
도 4a에 도시된 도전성 비아(15)가 노출되도록 절연성을 갖는 유전체층(16)을 형성하는 단계는 유전체층을 도전성 비아(15)가 형성된 반도체 기판(11)의 전면에 형성한 후, 포토 리소그래피 공정과 유사하게, 소프트 베이크(soft bake)을 수행하는 과정과, 소프트 베이크된 상태의 유전체 층을 노광(exposure)하는 과정, 후 노광 베이크(post exposure bake) 및 도전성 비아가 노출되도록 소정 패턴으로 유전체층 일부를 제거(develop)하는 과정과, 하드 큐어(hard cure) 공정을 통해 반도체 기판 상에 남은 유전체층(16)을 경화하는 과정을 포함할 수 있다.
또한, 도 4b의 시드 금속층(17a, 17b)를 형성하는 단계는, 전술한 도 3b의 시드 금속층(14a, 14b)을 형성하는 단계와 유사하게, 가스 제거 과정과, 유전체층(16) 표면을 드라이 에칭하는 과정과, 시드 금속층으로 티타늄(Ti) 층(17a) 및 구리(Cu) 층(17b)의 이중충을 형성하는 과정을 포함할 수 있다. 이 때, 시드 금속층의 재질과 층 수는 다양하게 결정될 수 있다.
또한, 도 4c의 포토 레지스트 층(18)을 패터닝하는 단계는, 포토 리소그래피 공정으로서 시드 금속층(17b) 상에 포토 레지스트 물질을 도포한 후 소프트 베이크(soft bake)을 수행하는 과정과, 소프트 베이크된 상태의 포토 레지스트 층을 노광(exposure)하는 과정, 후 노광 베이크(post exposure bake) 및 상부 재배선층이 형성될 위치의 포토 레지스트 층 일부를 제거(develop)하는 과정과, 후 베이크(post bake) 과정을 포함할 수 있다.
또한, 도 4d의 상부 재배선층(19)을 형성하는 단계는, 구리(Cu)를 포함하는 우수한 전기 전도성을 갖는 금속 재료를 도금하여 도전성 비아(15)와 접촉하는 재배선층(19)을 형성하는 단계일 수 있다.
또한, 도 4e의 포토 레지스트 층(18) 및 시드 금속층(17a, 17b)을 제거하는 단계는 포토 레지스트 층(18)을 스트립 공정으로 제거하는 과정과, 제거된 포토 레지스트 층의 하부에 존재하는 시드 금속층(17a, 17b)을 에칭 공정으로 제거하는 과정을 포함할 수 있다.
이어, 본 발명의 일 실시형태에 따른 반도체 패키지 제조방법의 단계 a는 도 5a 내지 5e에 도시된 것과 같이 상부 재배선층(19) 상에 반도체 다이와 전기적 접속을 형성하는 본딩 패드를 형성하는 단계를 포함할 수 있다.
본딩 패드를 형성하는 단계는, 도 5a에 도시된 것과 같이, 재배선층(19)의 일부가 노출되도록 절연성을 갖는 유전체층(21)을 형성하는 단계와, 도 5b에 도시된 것과 같이, 노출된 재배선층(19)의 상면 일부 및 유전체층(21)의 상면에 시드 금속층(22a, 22b)을 형성하는 단계와, 도 5c에 도시된 것과 같이, 시드 금속층(22a, 22b) 상면에 본딩 패드가 형성될 위치를 노출시킨 포토 레지스트 층(23)을 패터닝하는 단계와, 도 5d에 도시된 것과 같이, 포토 레지스트 층(23)에 의해 노출된 영역에 금속 재료를 도금하여 본딩 패드(24)를 형성하는 단계와, 도 5e에 도시된 것과 같이, 본딩 패드(24)를 제외한 영역의 포토 레지스트 층(23) 및 시드 금속층(22a, 22b)을 제거하는 단계를 포함할 수 있다.
도 5a에 도시된 재배선층(19)의 일부가 노출되도록 절연성을 갖는 유전체층(21)을 형성하는 단계는 유전체층을 재배선층(19) 및 유전체층(16)의 상면 전면에 형성한 후, 포토 리소그래피 공정과 유사하게, 소프트 베이크(soft bake)을 수행하는 과정과, 소프트 베이크된 상태의 유전체 층을 노광(exposure)하는 과정, 후 노광 베이크(post exposure bake) 및 재배선층(19)의 일부가 노출되도록 소정 패턴으로 유전체층 일부를 제거(develop)하는 과정과, 하드 큐어(hard cure) 공정을 통해 반도체 기판 상에 남은 유전체층(19)을 경화하는 과정을 포함할 수 있다.
또한, 도 5b의 시드 금속층(22a, 22b)를 형성하는 단계는, 전술한 도 3b의 시드 금속층(14a, 14b)을 형성하는 단계 또는 도 4b의 시드 금속층(17a, 17b)을 형성하는 단계와 유사하게, 가스 제거 과정과, 유전체층(21) 표면을 드라이 에칭하는 과정과, 시드 금속층으로 티타늄(Ti) 층(22a) 및 구리(Cu) 층(22b)의 이중충을 형성하는 과정을 포함할 수 있다. 이 때, 시드 금속층의 재질과 층 수는 다양하게 결정될 수 있다.
또한, 도 5c의 포토 레지스트 층(23)을 패터닝하는 단계는, 포토 리소그래피 공정으로서, 시드 금속층(22b) 상에 포토 레지스트 물질을 도포한 후 소프트 베이크(soft bake)을 수행하는 과정과, 소프트 베이크된 상태의 포토 레지스트 층을 노광(exposure)하는 과정, 후 노광 베이크(post exposure bake) 및 본딩 패드가 형성될 위치의 포토 레지스트 층 일부를 제거(develop)하는 과정과, 후 베이크(post bake) 과정을 포함할 수 있다.
또한, 도 5d의 본딩 패드(24)를 형성하는 단계는, 구리(Cu)를 포함하는 우수한 전기 전도성을 갖는 금속 재료를 도금하여 재배선층(19)과 접촉하는 본딩패드(24)를 형성하는 단계일 수 있다.
또한, 도 5e의 포토 레지스트 층(23) 및 시드 금속층(22a, 22b)을 제거하는 단계는 포토 레지스트 층(23)을 스트립 공정으로 제거하는 과정과, 제거된 포토 레지스트 층의 하부에 존재하는 시드 금속층(22a, 22b)을 에칭 공정으로 제거하는 과정을 포함할 수 있다.
단계 b: 본딩 패드와 전기적으로 접속하도록 반도체 다이를 반도체 기판 상부에 본딩하는 단계 및 단계 c: 상기 반도체 다이를 커버하도록 상기 반도체 기판 상면에 몰드부를 형성하는 단계
도 6a 내지 6d는 반도체 다이 본딩 및 몰딩 단계를 도시한 도면이다.
본 발명의 일 실시형태에 따른 반도체 패키지 제조방법은 단계 a를 수행한 후, 도 6에 도시된 것과 같이 반도체 다이를 본딩하고 몰드부를 형성하는 단계 b 및 단계 c를 수행한다.
단계 b는, 도 6a에 도시된 바와 같이, 상부 재배선층(19) 및 본딩 패드(24)가 형성된 반도체 기판(11)의 하면을 금속 캐리어(25) 상에 열전달 테이프(26)를 이용하여 부착 고정하는 단계와, 도 6b에 도시된 바와 같이, 반도체 다이(27a, 27b)를 본딩 패드와 전기적으로 접촉되도록 본딩하는 단계를 포함할 수 있다.
도 6a의 부착 고정하는 단계는, 하부 재배선층이 형성되지 않은 상태에서 반도체 기판의 하면을 열방출이 용이한 금속 캐리어(25) 부착하여 이후 도 6b에 도시본딩 단계 및 도 6c에 도시된 몰드 형성 단계에 발생하는 열을 용이하게 방출할 수 있게 준비하는 단계이다. 열 방출의 효과를 더욱 향상시키기 위해 금속 캐리어(25) 부착에는 열전달이 가능한 테이프(26)가 채용될 수 있다.
또한, 도 6b의 본딩하는 단계는, 반도체 다이(27a, 27b)의 단자부(미도시)와 본딩 패드(24)를 전기적으로 접촉시켜 인터포저의 상부에 반도체 다이(27a, 27b)를 본딩하는 단계이다. 본딩하는 단계에서는 플립칩 본딩 공정 또는 서모 컴프레션(thermo-compression) 공정을 이용하여 반도체 다이(27a, 27b)가 본딩 패드(24)에 본딩될 수 있다.
한편, 본 발명의 다른 실시형태에서는 도 6b의 반도체 다이(27a, 27b)를 본딩하는 단계를 먼저 수행한 후 도 6a의 금속 캐리어 부착 단계를 수행할 수도 있다.
이어, 단계 c는 도 6c에 도시된 바와 같이, 반도체 다이(27a, 27b) 및 반도체 기판(11)의 상부를 커버하도록 몰드부(31)를 형성하는 단계와, 도 6d에 도시된 바와 같이, 몰드부가 형성된 반도체 패키지 구조물을 금속 캐리어(25)로부터 분리하는 단계를 포함할 수 있다.
도 6c의 몰드부(31)를 형성하는 단계는 웨이퍼 레벨 몰딩 공정에 의해 웨이퍼 상의 모든 반도체 다이를 한번에 몰딩하는 공정으로 수행될 수 있다.
또한, 도 6d의 분리하는 단계는 금속 캐리어와 반도체 기판 하면 사이에 배치되는 열전도성 테이프를 제거함으로써 분리가 수행될 수 있다.
단계 d: 반도체 기판 하면에 하부 재배선층을 형성하는 단계
도 7a 및 7b는 인터포저의 하부 재배선층을 형성하는 단계를 도시한 도면이다.
단계 d는, 도 7a에 도시한 것과 같이 반도체 기판(11)의 하부를 소정 깊이로 일부 제거하여 도전성 비아(15)를 반도체 기판(11)의 하면에 노출시키는 단계와, 도 7b에 도시한 것과 같이 반도체 기판(11)의 하면에 노출된 도전성 비아(15)와 전기적으로 접속하는 하부 재배선층(34)을 형성하는 단계를 포함할 수 있다.
도 7a의 노출시키는 단계는, 반도체 기판(11)의 하부를 도전성 비아(15)가 형성된 깊이까지 제거하여 도전성 비아(15)를 반도체 기판 하면에 노출시키는 단계로서, 당 기술분야에 알려진 화학기계연마(CMP) 공정 등을 채용하여 반도체 기판(11) 하부를 소정 깊이로 제거하는 공정이다.
또한, 도 7b의 하부 재배선층(34)을 형성하는 단계는, 전술한 상부 재배선층(19)을 형성하는 공정을 구체적으로 도시한 도 4a 내지 4e 및 도 5a에 도시된 것과 같은 공정을 통해 반도체 기판(11) 하부에 하부 재배선층(34)을 형성하는 단계이다. 즉, 하부 재배선층(34)을 형성하는 단계는, 도전성 비아(15)가 노출되도록 반도체 기판(11) 하면에 절연성을 갖는 유전체층(32)을 형성하는 과정과, 노출된 도전성 비아(15)의 하면 및 유전체층(32)의 하면에 시드 금속층(33a, 33b)를 형성하는 과정과, 시드 금속층(33a, 33b) 상면에 재배선층이 형성될 위치를 노출시킨 포토 레지스트 층(미도시)을 패터닝한 후 포토 레지스트 층(미도시)에 의해 노출된 영역에 구리(Cu)와 같은 금속 재료를 도금하여 하부 재배선층(34)을 형성하는 과정과, 하부 재배선층(34)을 제외한 영역의 포토 레지스트 층(미도시) 및 시드 금속층(33a, 33b)을 제거한 후 하부 재배선층(34)의 일부가 노출되도록 유전체층(35)을 형성하여 상호 패시베이션 하는 과정을 포함할 수 있다.
단계 e: 하부 재배선층과 인쇄회로 기판을 전기적으로 연결하여, 단계 a 내지 단계 d에 의해 형성된 구조물을 인쇄회로기판 상에 실장하는 단계
도 8a 및 8b는 인터포저를 인쇄회로기판에 실장하는 단계를 도시한 도면이다.
단계 e는, 도 8a에 도시된 바와 같이, 도 7b의 패시베이션 과정에서 노출된 하부 재배선층(34)의 하부에 솔더볼(36)을 형성하는 단계와, 도 8b에 도시된 바와 같이 솔더볼(36)을 이용하여 단계 a 내지 단계 d에 의해 형성된 구조물을 인쇄회로기판(PCB) 상에 실장하는 단계를 포함할 수 있다.
도 8a의 솔더볼(36)을 형성하는 단계는, 도 7b의 패시베이션 과정에서 노출된 하부 재배선층(34)의 하부에 기 제작된 솔더볼(36)을 마운팅하거나 솔더를 범핑하여 솔더볼(36)을 형성하는 단계를 포함할 수 있다.
또한, 도 8b의 실장하는 단계는, 솔더볼이 형성된 구조물을 소잉(sawing) 공정 등을 통해 개별 패키지 단위로 분할하는 단계와 분할된 개별 패키지를 인쇄회로기판(37) 상에 실장하는 단계를 포함할 수 있다.
이상에서 설명한 것과 같이, 본 발명의 일 실시형태에 따른 반도체 패키지 제조 방법은 인터포저를 제작하는 과정에서 상부 재배선층을 형성한 후 하부 재배선층을 형성하기 위해 인터포저의 상부를 글래스 캐리어에 부착하고 분리하는 공정을 생략할 수 있다. 이를 통해 글래스 캐리어 미사용에 따른 원가 절감 뿐만 아니라 글래스 캐리어 부착에 필요한 추가 공정 및 글래스 캐리어로부터 분리하기 위해 필요한 추가 공정을 생략할 수 있으므로 제조 공정을 단순화할 뿐만 아니라 공정 비용을 절감할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
11: 반도체 기판 12: 포토레지스트 층
13: 절연층 14a, 14b: 시드 금속층
15: 도전성 비아 16: 유전체층
17a, 17b: 시드 금속층 18: 포토 레지스트 층
19: 상부 재배선층 21: 유전체층
22a, 22b: 시드 금속층 23: 포토 레지스트 층
24: 본딩 패드 25: 금속 캐리어
26: 테이프 27a, 27b: 반도체 다이
31: 몰드부 32: 유전체층
33a, 33b: 시드 금속층 34: 하부 재배선층
36: 솔더볼 37: 인쇄회로기판

Claims (11)

  1. a) 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계;
    b) 상기 본딩 패드와 전기적으로 접속하도록 반도체 다이를 상기 반도체 기판 상부에 본딩하는 단계;
    c) 상기 반도체 다이를 커버하도록 상기 반도체 기판 상부에 몰드부를 형성하는 단계; 및
    d) 상기 반도체 기판 하면에 하부 재배선층을 형성하는 단계
    를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    e) 상기 하부 재배선층과 인쇄회로 기판을 전기적으로 연결하여, 상기 단계 a 내지 상기 단계 d에 의해 형성된 구조물을 상기 인쇄회로기판 상에 실장하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제1항에 있어서, 상기 단계 b는,
    상기 상부 재배선층 및 상기 본딩 패드가 형성된 반도체 기판의 하면을 금속 캐리어 상에 고정하는 단계; 및
    상기 본딩 패드와 전기적으로 접촉되도록 반도체 다이를 상기 본딩 패드 상부에 본딩하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제1항에 있어서, 상기 단계 b는,
    상기 본딩 패드와 전기적으로 접촉되도록 반도체 다이를 상기 본딩 패드 상부에 본딩하는 단계; 및
    상기 반도체 다이가 본딩된 반도체 기판의 하면을 금속 캐리어 상에 고정하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제3항 또는 제4항에 있어서, 상기 고정하는 단계는,
    상기 금속 캐리어 및 상기 반도체 기판의 하면을 열전달 테이프를 이용하여 상호 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제3항 또는 제4항에 있어서, 상기 단계 c는,
    상기 금속 캐리어 상에 고정된 반도체 기판의 상부 및 상기 반도체 다이를 커버하도록 몰딩부를 형성하는 단계; 및
    상기 몰딩부가 형성된 반도체 기판을 상기 금속 캐리어에서 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. a) 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계;
    b) 상기 상부 재배선층 및 상기 본딩 패드가 형성된 반도체 기판의 하면을 금속 캐리어 상에 고정하는 단계;
    c) 상기 본딩 패드와 전기적으로 접촉되도록 반도체 다이를 상기 본딩 패드 상부에 본딩하는 단계;
    d) 상기 금속 캐리어 상에 고정된 반도체 기판의 상부 및 상기 반도체 다이를 커버하도록 몰딩부를 형성하는 단계; 및
    e) 상기 몰딩부가 형성된 반도체 기판을 상기 금속 캐리어에서 분리하는 단계; 및
    f) 상기 반도체 기판 하면에 하부 재배선층을 형성하는 단계
    를 포함하는 반도체 패키지 제조 방법.
  8. 제7항에 있어서, 상기 단계 b는,
    상기 금속 캐리어 및 상기 반도체 기판의 하면을 열전달 테이프를 이용하여 상호 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. a) 반도체 기판 상면에 도전성 비아, 상부 재배선층 및 상기 상부 재배선층 상에 본딩 패드를 형성하는 단계;
    b) 상기 본딩 패드와 전기적으로 접촉되도록 반도체 다이를 상기 본딩 패드 상부에 본딩하는 단계;
    c) 상기 반도체 다이가 본딩된 반도체 기판의 하면을 금속 캐리어 상에 고정하는 단계;
    d) 상기 금속 캐리어 상에 고정된 반도체 기판의 상부 및 상기 반도체 다이를 커버하도록 몰딩부를 형성하는 단계;
    e) 상기 몰딩부가 형성된 반도체 기판을 상기 금속 캐리어에서 분리하는 단계; 및
    f) 상기 반도체 기판 하면에 하부 재배선층을 형성하는 단계
    를 포함하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서, 상기 단계 c는,
    상기 금속 캐리어 및 상기 반도체 기판의 하면을 열전달 테이프를 이용하여 상호 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 제7항 또는 제9항에 있어서,
    g) 상기 하부 재배선층과 인쇄회로 기판을 전기적으로 연결하여, 상기 단계 a 내지 상기 단계 f에 의해 형성된 구조물을 상기 인쇄회로기판 상에 실장하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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