AT504250A2 - Halbleiterchip-packung und verfahren zur herstellung derselben - Google Patents

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AT504250A2
AT504250A2 AT0926106A AT92612006A AT504250A2 AT 504250 A2 AT504250 A2 AT 504250A2 AT 0926106 A AT0926106 A AT 0926106A AT 92612006 A AT92612006 A AT 92612006A AT 504250 A2 AT504250 A2 AT 504250A2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Microelectronics & Electronic Packaging (AREA)

Description

Λ
···· Ρ43367*
HALBLEITERCHIP-PACKUNG UND VERFAHREN ZUR HERSTELLUNG
DERSELBEN QUERVERWEISE ZUR VERWANDTEN ANMELDUNGEN 5
Diese Patentanmeldung ist eine Non-Provisional der und beansprucht den Zeitrang der folgenden US Provisionalanmeldungen: 60/701,781, eingereicht am 22. Juli 2005; 60/696,320, eingereicht am 30. Juni 2005; 60/696,027, eingereicht am 30. Juni 2005; 60/696,350, eingereicht am 30. Juni 2005; 60/702,076, eingereicht am 22. Juli 2005; 10 60/696,305, eingereicht am 30. Juni 2005 und 60/753,040, eingereicht am 21. Dezember 2005. Diese US Provisional-Anmeldungen werden in Ihrer Gänze durch Bezugnahme für alle Zwecke hierin aufgenommen. HINTERGRUND DER ERFINDUNG 15
Verschiedene Halbleiterchip-Packungen sind bekannt.
Obwohl solche Packungen verwendbar sind, sind sie verbesserungswürdig. Zum Beispiel sind viele der oben beschriebenen Packungen schwer und/oder teuer 20 herzustellen.
Dementsprechend ist es wünschenswert, verbesserte Haltleiterchip-Packungen, Verfahren zur Herstellung von Halbleiterchip-Packungen, Komponenten solcher Chip-Packungen und elektrische Anordnungen, die solche Halbleiterchip-Packungen 25 verwenden, bereitzustellen. Solche verbesserten Halbleiterchip-Packungen würden wünschenswerter Weise weniger teuer in der Herstellung sein und/oder bessere Funktionalität aufweisen.
ZUSAMMENFASSUNG DER ERFINDUNG
Ausführungsformen der Erfindung sind auf Halbleiterchip-Packungen ausgerichtet, auf Verfahren zur Herstellung von Halbleiterchip-Packungen und elektrische Anordnungen, die Halbleiterchip-Packungen umfassen. 30
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Eine Ausführungsform der Erfindung ist auf ein Verfahren gerichtet, das umfasst: das Bereitstellen eines vorgeformten Substrates, das eine Leiterrahmenstruktur und ein Formmaterial aufweist, wobei die Leiterrahmenstruktur einen ersten leitfahigen Teil, 5 einen zweiten leitfahigen Teil und einen Zwischenteil zwischen dem ersten leitfahigen Teil und dem zweiten leitfahigen Teil aufweist, das Schneiden des Zwischenteils, um den ersten leitfahigen Teil vom zweiten leitfahigen Teil elektrisch zu isolieren; das Anbringen eines Halbleiterchips an das Substrat; und das elektrische Verbinden des ersten und zweiten leitfähigen Teils mit dem Halbleiterchip. 10
Eine andere Ausführungsform der Erfindung ist auf eine Halbleiterchip-Packung gerichtet, die umfasst: ein vorgeformtes Substrat, das eine Leiterrahmenstruktur und ein Formmaterial aufweist, wobei die Leiterrahmenstruktur einen ersten leitfahigen Teil, einen zweiten leitfähigen Teil und eine Aussparung zwischen dem ersten leitfahigen 15 Teil und dem zweiten leitfahigen Teil umfasst; einen Halbleiterchip auf dem vorgeformten Substrat; und ein Kapselmaterial, das den Haltleiterchip bedeckt und die Aussparung zwischen dem ersten leitfahigen Teil und dem zweiten leitfahigen Teil füllt.
Eine andere Ausfuhrungsform der Erfindung ist auf ein Verfahren gerichtet, das 20 umfasst: Erhalten eines vorgeformten Substrates, das eine erste Fläche und eine zweite Fläche aufweist, wobei das vorgeformte Substrat eine Leiterrahmenstruktur und ein Formmaterial aufweist, und wobei die Leiterrahmenstruktur eine Padregion umfasst, wobei eine Außenfläche der Padregion und eine Außenfläche des Formmaterials im Wesentlichen koplanar sind und mit der zweiten Fläche des vorgeformten Substrates 25 zusammenfallen; und das Anbringen zumindest zweier Halbleiterchips an die erste Fläche des vorgeformtes Substrates.
Eine andere Ausführungsform der Erfindung ist auf eine Halbleiterchip-Packung gerichtet, die umfasst: ein vorgeformtes Substrat, das eine erste Fläche und eine zweite 30 Fläche aufweist, wobei das vorgeformte Substrat eine Leiterrahmenstruktur und ein Formmaterial umfasst, wobei die Leiterrahmenstruktur eine Padregion umfasst, wobei eine Außenfläche der Padregion und eine Außenfläche des Formmaterials im Wesentlichen koplanar sind und mit der zweiten Fläche des vorgeformten Substrates zusammenfallen; und zumindest zwei Halbleiterchips, die mit der ersten Fläche des vorgeformten Substrates verbunden sind.
Eine andere Ausführungsform der Erfindung ist auf ein Verfahren zur Bildung einer 5 Halbleiterchip-Packung gerichtet, wobei das Verfahren umfasst: das Bilden eines Substrates, wobei das Bilden des Substrates (i) das Anordnen einer Leiterrahmenstruktur zwischen zumindest einem Formelement und einem zweiten Formelement, (ii) das Kontaktieren der Leiterrahmenstruktur mit dem ersten und dem zweiten Formelement, und (iii) das Ausbilden eines Formmaterials um die 10 Leiterrahmenstruktur umfasst; das Anbringen eines Halbleiterchips an das Substrat; und das Verkapseln des Halbleiterchips in einem Kapselmaterial.
Eine andere Ausführungsform der Erfindung ist auf eine Halbleiterchip-Packung gerichtet, die umfasst: ein Substrat, wobei das Bilden des Substrates eine 15 Leiterrahmenstruktur und ein Formmaterial umfasst, und wobei das Substrat zumindest eine konkave Struktur ausbildet; und einen Halbleiterchip auf dem Substrat.
Eine andere Ausführungsform der Erfindung ist auf ein Verfahren gerichtet, das umfasst: Erhalten eines Substrates, das eine Leiterrahmenstruktur und ein Formmaterial 20 aufweist, wobei eine Fläche des Formmaterials und der Leiterrahmenstruktur im Wesentlichen koplanar sind und wobei das Substrat einen ersten Chipbefestigungsbereich und einen zweiten Chipbefestigungsbereich umfasst; das Anbringen eines ersten Halbleiterchips an den ersten Chipbefestigungsbereich; und das Anbringen eines zweiten Halbleiterchips an den zweiten Chipbefestigungsbereich. 25
Eine andere Ausführungsform der Erfindung ist auf eine Halbleiterchip-Packung gerichtet, die umfasst: ein Substrat mit einer Leiterrahmenstruktur und einem Formmaterial, wobei eine Fläche des Formmaterials und der Leiterrahmenstruktur im Wesentlichen koplanar sind und wobei das Substrat einen ersten 30 Chipbefestigungsbereich und einen zweiten Chipbefestigungsbereich umfasst; einen ersten Halbleiterchip auf dem ersten Chipbefestigungsbereich; und einen zweiten Halbleiterchip auf dem zweiten Chipbefestigungsbereich. r
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Eine andere Ausführungsform der Erfindung ist auf ein Verfahren zur Herstellung eines Substrates für eine Halbleiterchip-Packung gerichtet, wobei das Verfahren umfasst: das Bereitstellen einer ersten Leiterrahmenstruktur und einer zweiten Leiterrahmenstruktur; das Miteinander Verbinden der ersten Leiterrahmenstruktur und der zweiten 5 Leiterrahmenstruktur unter Verwendung einer Klebeschicht; und das Aufbringen eines Formmaterials an die erste Leiterrahmenstruktur, die zweite Leiterrahmenstruktur oder die Klebeschicht.
Eine andere Ausführungsform der Erfindung ist auf eine Halbleiterchip-Packung 10 gerichtet, die umfasst: ein vorgeformtes Substrat, das eine Leiterrahmenstruktur und ein Formmaterial umfasst, wobei eine Außenfläche der Leiterrahmenstruktur und eine Außenfläche des Formmaterials im Wesentlichen koplanar sind; und einen Halbleiterchip auf dem vorgefonnten Substrat; Leiter, die an dem vorgeformten Substrat angebracht sind, wobei die Leiter separat aus dem vorgeformten Substrat 15 gebildet wurden.
Eine andere Ausführungsform der Erfindung ist auf ein Verfahren gerichtet, das umfasst: Bereitstellen eines Substrates, das eine leitfahige Chipbefestigungsfläche umfasst; Anbringen eines High-Side-Transistors, der einen High-Side-20 Transistoreingang umfasst, auf das Substrat, wobei der High-Side-Transistoreingang mit der leitfahigen Chipbefestigungsfläche verbunden ist; und das Anbringen eines Low-Side-Transistors, der einen Low-Side-Transistorausgang umfasst, auf dem Substrat, wobei der Low-Side-Transistoreingang mit der leitfahigen Chipbefestigungsfläche verbunden ist. 25
Eine andere Ausführungsform der Erfindung ist auf eine Halbleiterchip-Packung gerichtet, die umfasst: ein Substrat, das eine leitfahige Chipbefestigungsfläche umfasst; einen High-Side-Transistor, der einen High-Side-Transistoreingang umfasst, wobei der High-Side-Transistoreingang mit dem leitfahigen Chipbefestigungsbereich verbunden 30 ist; und einen Low-Side-Transistor, der einen Low-Side-Transistorausgang umfasst, wobei der Low-Side-Transistoreingang mit der leitfahigen Chipbefestigungsfläche verbunden ist. ψ ···· -5- • ··*· >· · • ···
Diese und andere Ausführungsformen der Erfindung werden im folgenden im Detail beschrieben. KURZE BESCHREIBUNG DER ZEICHNUNGEN 5
Figs. 1A-1H zeigen Querschnittsansichten von Komponenten während der Bildung einer Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung.
Fig. II ist eine Unteransicht der Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung. 10 Fig. 1J ist eine Draufsicht auf eine Anordnung von Substraten während der Herstellung.
Fig. 1K ist eine seitliche Querschnittsansicht einer Leiste mit einer Referenzvertiefung. Fig. 1L zeigt eine Draufsicht auf ein Substrat mit Schnittlinien.
Fig. 2A zeigt eine Unteransicht einer anderen Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung. 15 Fig. 2B zeigt eine seitliche Querschnittsansicht der Halbleiterchip-Packung, die in Fig. 2A gezeigt ist.
Fig. 2C zeigt eine Unteransicht einer Leiterrahmenstruktur gemäß einer Ausführungsform der Erfindung.
Fig. 2D zeigt eine Unteransicht einer Halbleiterchip-Packung gemäß einer anderen 20 Ausführungsform der Erfindung.
Fig. 2E zeigt eine seitliche Querschnittsansicht einer anderen Halbleiterchip-Packung gemäß einer anderen Ausführungsform der Erfindung.
Figs. 3A-3C zeigen in Draufsicht eine Halbleiterchip-Packung während des Zusammenbaus. 25 Fig. 3D zeigt eine Unteransicht einer Halbleiterchip-Packung.
Fig. 3E zeigt eine seitliche Querschnittsansicht eines Substrates gemäß einer Ausführungsform der Erfindung.
Fig. 4A-4C zeigen Draufsichten einer anderen Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung. 30 Fig. 4D zeigt eine Unteransicht eines Substrates gemäß einer Ausführungsform der Erfindung.
Fig. 4E zeigt eine seitliche Querschnittsansicht eines Substrates gemäß einer Ausführungsform der Erfindung.
Fig. 5 zeigt eine perspektivische Ansicht eines Leiterrahmenstrukturarrays.
Figs. 6A-6I zeigen perspektivische Ansichten von Chip-Packungen wie sie gebildet werden.
Figs. 7A-7C zeigen seitliche Querschnittsansichten einer anderen Halbleiterchip-5 Packung wie sie gebildet werden.
Fig. 7D zeigt eine perspektivische Ansicht einer Halbleiterchip-Packung, die mit dem in den Figs. 7A-7C gezeigten Prozess gebildet werden.
Figs. 8A-8D zeigen seitliche Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird. 10 Fig. 8E zeigt eine perspektivische Ansicht einer Halbleiterchip-Packung, die mit dem in den Figs. 8A-8D gezeigten Prozess gebildet wird.
Figs. 9A-9D zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird.
Fig. 9E zeigt eine perspektivische Ansicht einer anderen Halbleiterchip-Packung gemäß 15 einer Ausfuhrungsform der Erfindung.
Figs. 10A-10D zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird.
Fig. 10E zeigt eine perspektivische Ansicht einer anderen Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung. 20 Figs. 11 A-l ID zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird.
Fig. 1 IE zeigt eine perspektivische Ansicht einer Halbleiterchip-Packung von unten. Figs. 12A-12D zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird. 25 Fig. 12E zeigt eine perspektivische Ansicht einer Halbleiterchip-Packung von unten, wie in Fig. 12 D gezeigt.
Fig. 13A-13D zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird.
Fig. 13E zeigt eine perspektivische Ansicht der in Fig. 13D dargestellten Halbleiterchip-30 Packung von unten.
Figs. 14A-14D zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird. ♦ ··«« -7- • ♦ ··«« ·· · · • · · ·»· • ··♦♦ • · · ··· · ♦ ·· • ··· ·· · • ♦·· ··· ···
Fig. 14E zeigt eine perspektivische Ansicht der in Fig. 14D dargestellten Halbleiterchip-Packung.
Figs. 15A-15D zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird. 5 Fig. 15E zeigt eine perspektivische Ansicht der in Fig. 15D dargestellten Halbleiterchip-Packung von unten.
Fig. 16A-16D zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird.
Fig. 16E zeigt eine perspektivische Ansicht der in Fig. 16D dargestellten Halbleiterchip-10 Packung von unten.
Figs. 17A-17D zeigen Querschnittsansichten einer anderen Halbleiterchip-Packung wie sie gebildet wird.
Fig. 17E zeigt eine perspektivische Ansicht der in Fig. 17D dargestellten Halbleiterchip-Packung von unten. 15 Fig. 18 A-1 ist eine perspektivische Ansicht einer Leiterrahmenstruktur von unten.
Fig. 18A-2 ist eine perspektivische Ansicht einer Leiterrahmenstruktur von unten, die teilweise geätzt wurde.
Fig. 18B-1 ist eine perspektivische Ansicht eines vorgeformten Substrates von unten. Fig. 18B-2 ist eine perspektivische Ansicht eines vorgeformten Substrates von oben. 20 Fig. 18C ist eine perspektivische Ansicht eines vorgeformten Substrates mit zwei darauf befestigten Halbleiterchips von oben.
Fig. 18D ist eine perspektivische Ansicht einer Halbleiterchip-Packung von oben, die ein vorgeformtes Substrat aufweist.
Fig. 19A ist eine perspektivische Ansicht eines vorgeformten Leiterrahmensubstrates 25 von oben, das darauf befestigte Halbleiterchips aufweist.
Fig. 19B zeigt in perspektivischer Ansicht von unten das vorgeformte
Leiterrahmensubstrat von Fig. 18A.
Fig. 20A ist eine Draufsicht eines vorgeformten Substrates gemäß einer Ausfuhrungsform der Erfindung. 30 Fig. 20B zeigt in perspektivischer Ansicht von oben ein vorgeformtes Substrat gemäß einer Ausfuhrungsform der Erfindung.
Fig. 20C zeigt eine seitliche Querschnittsansicht eines vorgeformten Substrates gemäß einer Ausfuhrungsform der Erfindung. * Η -8- ·· · · • · ·· · • · · · · • · · ···· • · · · ·· ·«· · ···· .. · *·«· • ·· · ··· · ··· # · · ··· #·· ···
Fig. 20D zeigt in perspektivischer Ansicht von unten ein vorgeformtes Substrat gemäß einer Ausführungsform der Erfindung.
Fig. 20E ist eine Draufsicht eines vorgeformten Substrates gemäß einer Ausführungsform der Erfindung. 5 Fig. 20F ist eine seitliche Querschnittsansicht eines vorgeformten Substrates gemäß einer Ausführungsform der Erfindung.
Fig. 20G zeigt in einer perspektivischen Ansicht von oben ein vorgeformtes Substrat gemäß einer Ausführungsform der Erfindung.
Fig. 20H zeigt in perspektivischer Ansicht von unten ein vorgeformtes Substrat gemäß 10 einer Ausführungsform der Erfindung.
Fig. 21A zeigt in perspektivischer Ansicht von oben eine Rahmenstruktur.
Figs. 21B und 21C sind perspektivische Ansichten von vorgeformten Substraten gemäß Ausführungsformen der Erfindung.
Figs. 21D und 21E zeigen in perspektivischen Ansichten von oben vorgeformte 15 Substrate, die in Rahmen befestigt sind. Halbleiterchips sind auf den vorgeformten Substraten angebracht.
Fig. 21F zeigt in perspektivischer Ansicht von unten ein vorgeformtes Substrat, das in einem Rahmen befestigt ist.
Fig. 21G zeigt eine Seitenansicht eines vorgeformten Substrates, das an einem Rahmen 20 angebracht ist.
Figs. 22A-22D zeigen im seitlichen Querschnitt, in perspektivischer Ansichten von hinten, oben und von vome eine geformte Chip-Packung gemäß einer Ausführungsform der Erfindung.
Fig. 23 ist ein Schaltbild für einen synchronen Abwärtswandler, der der in Fig. 24C 25 gezeigten Packung entspricht.
Fig. 24A zeigt eine Seitenansicht einer Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung.
Fig. 24B zeigt in Draufsicht eine Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung. 30 Fig. 24C zeigt in perspektivischer Ansicht eine Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung.
Fig. 24D zeigt in perspektivischer Ansicht von unten eine Leiterrahmenstruktur. -9- • « • ♦ · ··· • ···♦ « • · β ··· · *·· ·· ···· • ···· ·· « • ··· • · • · ··· ···
Fig. 24Ε zeigt in seitlicher perspektivischer Ansicht eine Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung.
Fig. 25 zeigt eine Seitenansicht einer anderen Ans führungsform der Erfindung. In dieser Ausführungsform ist Formmaterial innerhalb eines Leiterrahmens angeordnet und 5 isoliert einen Chip von leitfahigen Bereichen der Leiterrahmenstruktur.
DETAILIERTE BESCHREIBUNG
Ausführungsformen der Erfindung sind auf Halbleiterchip-Packungen und Verfahren 10 zur Herstellung von Halbleiterchip-Packungen gerichtet. Eine Halbleiterchip-Packung gemäß einer Ausführungsform der Erfindung umfasst ein Substrat und einen Halbleiterchip, der auf dem Substrat angebracht ist. Der Halbleiterchip kann an das Substrat mit einem Kleber oder jedem anderen geeigneten Befestigungsmaterial angebracht werden. In der Halbleiterchip-Packung kann die untere Fläche und/oder die 15 obere Fläche des Halbleiterchips elektrisch mit leitfahigen Regionen des Substrates verbunden sein. Ein Kapselmaterial kann den Halbleiterchip umkapseln. Wie weiter unten im Detail erklärt, können die Substrate gemäß den Ausführungsformen der Erfindung verschiedene Konfigurationen in verschiedenen Ausführungen aufweisen. 20 Das Substrat kann jede geeignete Konfiguration aufweisen. Bei bevorzugten Ausführungsformen der Erfindung umfasst das Substrat jedoch eine Leiterrahmenstruktur und ein Formmaterial. Typischerweise ist zumindest eine Fläche der Leiterrahmenstruktur im Wesentlichen koplanar mit einer Außenfläche des Formmaterials. In manchen Ausführungsformen sind die beiden entgegengesetzten 25 Hauptflächen der Leiterrahmenstruktur im Wesentlichen koplanar mit den entgegengesetzten Außenflächen des Formmaterials im Substrat. In anderen Ausführungsformen ist nur eine Hauptfläche der Leiterrahmenstruktur im Wesentlichen koplanar mit einer Außenfläche des Formmaterials. 30 Der Ausdruck „Leiterrahmenstruktur“ kann sich auf eine Struktur beziehen, die von einem Leiterrahmen abgeleitet ist. Leiterrahmenstrukturen können zum Beispiel durch Stanzprozesse, wie sie aus dem Stand der Technik bekannt sind, gebildet werden. Eine beispielhafte Leiterrahmenstruktur kann auch durch Ätzen eines durchgehenden 10 10 ··_ · · ····
• · · · · ·· ♦·· · ··· • ···· ·· · • ··· leitfahigen Blattes gebildet werden, um vorbestimmte Muster zu bilden. Bei Ausführungsformen der Erfindung kann daher die Leiterrahmenstruktur in einer Halbleiterchip-Packung eine durchgehende metallische Struktur oder eine unterbrochene metallische Struktur sein. 5
Eine Leiterrahmenstruktur gemäß einer Ausfuhrungsform der Erfindung kann ursprünglich eine von vielen Leiterrahmenstrukturen in einem Array von Leiterrahmenstrukturen gewesen sein, die miteinander durch Bindestege verbunden sind. Während des Vorgangs der Herstellung einer Halbleiterchip-Packung kann das 10 Leiterrahmenstrukturarray geschnitten werden, um individuelle Leiterrahmenstrukturen voneinander zu trennen. Als Ergebnis dieses Schneidens können Teile einer Leiterrahmenstruktur (wie zum Beispiel ein Sourceleiter und ein Gateleiter) in einer fertigen Halbleiterchip-Packung elektrisch und mechanisch voneinander entkoppelt sein. In anderen Ausfuhrungsformen wird kein Array von Leiterrahmenstrukturen bei 15 der Herstellung von Halbleiterchip-Packungen gemäß Ausfuhrungsformen der Erfindung verwendet.
Eine Leiterrahmenstruktur gemäß einer Ausfuhrungsform der Erfindung kann jedes geeignete Material umfassen, jede geeignete Form aufweisen und jede geeignete Dicke 20 haben. Beispielsweise umfassen Leiterrahmenstrukturmaterialien Metalle wie zum Beispiel Kupfer, Aluminium, Gold, etc. und Legierungen daraus. Die Leiterrahmenstrukturen können auch plattierte Schichten wie zum Beispiel plattierte Schichte aus Gold, Chrom, Silber, Palladium, Nickel, etc. umfassen. 25 Eine Leiterrahmenstruktur gemäß einer Ausführungsform der Erfindung kann auch jede geeignete Konfiguration aufweisen. Zum Beispiel kann die Leiterrahmenstruktur auch jede geeignete Dicke einschließlich Dicken von weniger als etwa 1 mm (z.B. weniger als etwa 0,5 mm) aufweisen. Zusätzlich kann die Leiterrahmenstruktur einen Chipbefestigungsbereich aufweisen, der einen Chipsbefestigungspad (DAP) bilden 30 kann. Leiter können sich seitlich vom Chipbefestigungsbereich weg erstrecken. Sie können auch Flächen haben, die koplanar und/oder nicht koplanar mit der Fläche, die den Chipbefestigungsbereich bildet, sein. Beispielsweise können in manchen Beispielen die Leiter in Bezug auf den Chipbefestigungsbereich abwärts gebogen sein. -11 - -11 - • · • · • · ·· · • ♦ • · · • · • ···· • · • · ·· ··· · ···· • ··· ·· · • ··· ··· ···
Wenn sich die Leiter der Leiterrahmenstruktur nicht seitlich nach außen über das Formmaterial erstrecken, kann das Substrat als „leiterloses“ Substrat betrachtet werden und eine Packung, die das Substrat umfasst, könnte als „leiterlose“ Packung betrachtet 5 werden. Wenn sich die Leiter der Leiterrahmenstruktur über das Formmaterial hinaus erstrecken, kann das Substrat ein „mit Leitern versehenes“ Substrat und die Packung eine „mit Leitern versehene“ Packung sein.
Das Formmaterial, das im Substrat verwendet wird, kann jedes geeignete Material 10 enthalten. Geeignete Formmaterialien umfassen auf Biphenyl basierende Materialien und multifunktionale vernetzte Epoxyharz-Verbundmaterialien. Geeignete
Formmaterialien werden in flüssiger oder halbfester Form an der Leiterrahmenstruktur deponiert und danach ausgehärtet. 15 Der Halbleiterchip, der auf dem Substrat befestigt wird, kann jeden geeigneten Halbleiterbauteil umfassen. Geeignete Bauteile können vertikale oder horizontale Bauteile umfassen. Vertikale Bauteile haben zumindest einen Eingang an einer Seite des Chips und einen Ausgang an der anderen Seite des Chips, sodass Strom vertikal durch den Chip fließen kann. Horizontale Bauteile umfassen zumindest einen Eingang an 20 einer Seite des Chips und zumindest einen Ausgang an derselben Seite des Chips, sodass Strom horizontal durch den Chip fließen kann. Halbleiterbauteile werden beispielsweise in der US Patentanmeldung Nr. 11/026,276, eingereicht am 29. Dezember 2004, beschrieben, die durch Bezugnahme in ihrer Gänze für alle Zwecke in diese Beschreibung aufgenommen wird. 25
Vertikale Leistungstransistoren umfassen VDMOS-Transistoren und vertikale Bipolartransistoren. Ein VDMOS-Transistor ist ein MOSFET, der zwei oder mehrere Halbleiterregionen aufweist, die durch Diffusion gebildet wurden. Er besitzt eine Sourceregion, eine Drainregion und ein Gate. Das Bauteil wird dadurch vertikal, dass 30 die Sourceregion und die Drainregion an entgegengesetzten Flächen des Halbleiterchips angeordnet sind. Das Gate kann eine getrenchte Gatestruktur oder eine planare Gatestruktur sein und ist an derselben Fläche gebildet wie die Sourceregion. Getrenchte Gatestrukturen sind bevorzugt, weil getrenchte Gatestrukturen enger sind und weniger -12- -12- ·##· ·· · • · ·♦ • · · • · ♦ • · · ·· ··· • · • · ··· ···♦ * • · • »·· ♦ ···· ·· ♦ • ♦#· • » ♦ ♦♦ ff«
Platz beanspruchen als planare Gatestrukturen. Während des Betriebs ist der Stromfluss von der Sourceregion zur Drainregion in einem VDMOS-Bauteil im Wesentlichen normal zu den Chipflächen. 5 Eine Kapselmaterial kann verwendet werden, um den Halbleiterchip zu verkapseln. Das Kapselmaterial kann dieselben oder eine unterschiedliche Art von Material umfassen wie das zuvor beschriebene Formmaterial. Das Kapselmaterial bedeckt oder bedeckt zumindest teilweise das Substrat in manchen Ausfuhrungsformen und einen oder mehrere Halbleiterchips auf dem Substrat. Das Kapselmaterial kann dazu verwendet 10 werden, den einen oder die mehreren Halbleiterchips vor möglichen Schäden aufgrund von Umgebungseinflüssen zu schützen.
Jedes geeignete Verfahren kann verwendet werden, um den (die) Halbleiterchip(s) und/oder das Substrat, das den (die) Halbleiterchip(s) trägt, zu verkapseln. 15 Beispielsweise können Halbleiterchip und Substrat in einer Gussform angeordnet sein und ein Kapselmaterial kann rund um zumindest einen Teil des Halbleiterchips und/oder des Substrats ausgebildet werden. Spezifische das Formen betreffende Konditionen sind den Fachleuten bekannt. 20 I. Chip-Packungen umfassend Substrate, die Schnittisolierungsbereiche aufweisen.
Mit der Verringerung der Größe von Micro-Lead-Packungs-(MLP)Komponenten werden die Designs durch den Metall-Metall Abstand und Dimensionstoleranzen, die durch Ätz- und Halbätz-Rahmentechnologien möglich sind, beschränkt. 25 Ausfuhrungsformen der Erfindung offenbaren ein vorgeformtes Rahmenlayout, das zwei Reihen für exponierte Anschlüsse unterbringen kann. Ein zweireihiges MLP besitzt eine kleinere Packungsgröße im Vergleich zu einem einreihigen MLP für dieselbe Anzahl von Leitern. In Ausfuhrungsformen der Erfindung wird die Leiterrahmenstruktur vorgeformt und dann gesägt, um zwei leitfähige Anschlüsse 30 voneinander zu isolieren.
Eine Ausfuhrungsform der Erfindung ist auf ein Verfahren gerichtet, das das Erhalten eines vorgeformten Substrates einschließt, das eine Leiterrahmenstruktur und ein Η -13- ·· • · • · • · ··♦ • ···· ·· · • ··♦ • ♦ ·♦· ··#
Formmaterial umfasst, wobei die Leiterrahmenstruktur einen ersten leitfähigen Teil, einen zweiten leitfahigen Teil und einen Zwischenteil zwischen dem ersten leitfahigen Teil und dem zweiten leitfahigen Teil aufweist. Das Formmaterial im Substrat kann eine Dicke aufweisen, die im Wesentlichen der Dicke der Leiterrahmenstruktur entspricht. 5 Beispielsweise kann die Dicke des Formmaterials im Wesentlichen gleich der Dicke des ersten leitfahigen Teils und/oder des zweiten leitfahigen Teils sein.
Der Zwischenteil wird dann geschnitten, um den ersten leitfahigen Teil vom zweiten leitfahigen Teil elektrisch zu isolieren. Der erste und der zweite leitfahige Teil können 10 verschiedene Anschlüsse in einer Chip-Packung bilden. Z.B. können der erste und der zweite leitfahige Teil aus einer Gruppe ausgewählt sein, die aus einem Gateleiter, einem Sourceleiter und einem Drainleiter bestehen, wobei der erste und der zweite leitfahige Teil verschieden sind. Viele Sets von ersten und zweiten leitfähigen Teilen können Reihen von leitfahigen Bereichen bilden. 15
Nach dem Schneiden der Leiterrahmenstruktur wird zumindest ein Halbleiterchip an dem Substrat angebracht. Ein geeigneter Kleber oder ein Lötmittel kann verwendet werden, um den Halbleiterchip an dem Substrat anzubringen. Der Halbleiterchip kann von der oben beschriebenen Art sein. Die Leiterrahmenstruktur kann ein Halbleiterchip 20 sein, der einen Leistungs-MOSFET umfasst.
Nachdem der Halbleiterchip an dem Substrat angebracht ist, kann der Halbleiterchip mit dem ersten und zweiten leitfahigen Teil elektrisch gekoppelt werden. Der Halbleiterchip und der erste und zweite leitfähige Teil können z.B. miteinander verdrahtet werden. 25 Alternativ können leitfahige Clips verwendet werden, um den Halbleiterchip mit dem ersten und zweiten leitfähigen Teil elektrisch zu koppeln.
Nachdem der Halbleiterchip mit dem ersten und zweiten Teil im vorgeformten Substrat elektrisch gekoppelt ist, kann ein Kapselmaterial über dem Halbleiterchip deponiert 30 werden, um diesen zu verkapseln. Das Kapselmaterial kann von derselben oder einer unterschiedlichen Art von Material wie das oben beschriebene Formmaterial sein. -14- ·· ···· • · • · ··· ···· • ··· · ·· · • ··· • ·· ·Μ
Die gebildete Halbleiterchip-Packung kann Leiter aufweisen, die sich nicht über eine Außenfläche des Formmaterials hinaus erstrecken. In manchen Ausführungen kann die gebildete Halbleiterchip-Packung als „Micro-Lead-Packung“ oder MLP Packung bezeichnet werden. 5
Beispielhafte Verfahren und Chip-Packungen werden mit Bezugnahme auf die Figs. 1A-IL beschrieben.
Fig. 1A zeigt eine Leiterrahmenstruktur 14 gemäß einer Ausführungsform der 10 Erfindung. Die Leiterrahmenstruktur 14 ist in diesem Beispiel ohne einen Chipbefestigungspad (DAP). Wie unten erläutert wird besitzt das Substrat, das die Leiterrahmenstruktur 14 umfasst, einen Chipbefestigungsbereich, der aus einem Formmaterial gebildet wird. Die Leiterrahmenstruktur 14 hat eine erste Fläche 14(e), die entgegengesetzt zu einer zweiten Fläche 14(f) der Leiterrahmenstruktur 14 15 angeordnet ist.
Die Leiterrahmenstruktur 14 umfasst einen ersten leitfähigen Teil 14(a), einen zweiten leitfahigen Teil 14(b) und einen Zwischenteil 14(c) zwischen dem ersten leitfähigen Teil 14(a) und dem zweiten leitfähigen Teil 14(b). Wie dargestellt sind die Dicken des 20 ersten und zweiten leitfähigen Teils 14(a), 14(b) im Wesentlichen gleich, aber die Dicke des Zwischenteils 14(c) ist geringer als die Dicke der ersten und zweiten leitfahigen Teile 14(a), 14(b). Aufgrund dieser unterschiedlichen Dicken wird ein Zwischenraum 16 durch den ersten leitfahigen Teil 14(a), den zweiten leitfahigen Teil 14(b) und den Zwischenteil 14(c) definiert. 25
Die Leiterrahmenstruktur 14 kann mit jedem geeigneten Verfahren gebildet werden. Z.B. kann die Leiterrahmenstruktur 14 unter Verwendung von Fotolack und Ätzprozessen oder Stanzprozessen gebildet werden. Diese Verfahren und andere Verfahren sind dem Fachmann bestens bekannt. Beispielsweise kann der in Fig. 1A 30 dargestellte Zwischenraum unter Verwendung der bestens bekannten Fotolithographie und Ätzprozessen gebildet werden. In der Fotolithographie und bei Ätzvorgängen kann eine blanke Metallstruktur (nicht gezeigt) mit einer Schicht Fotolack beschichtet werden. Diese Schicht aus Fotolack kann belichtet und entwickelt werden. Belichtete «* -15-
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Bereiche der Metallstruktur können mit nassen oder trockenen Ätzverfahren geätzt werden. Die Aussparung 16 kann mit einem nassen oder trockenen Ätzverfahren gebildet werden. 5 Wie in Fig. 1A dargestellt kann ein Stück des Bandes 12 an die erste Fläche 14(e) der Leiterrahmenstruktur 14 angebracht werden, nachdem die Leiterrahmenstruktur 14 gebildet wurde. Das Stück Band 12 bedeckt die erste Fläche 14(e) der Leiterrahmenstruktur 14, sodass das Formmaterial, dass zur Bildung des Substrates verwendet wird, die erste Fläche 14(e) nicht bedeckt. 10
Wie in Fig. 1B dargestellt kann ein Formmaterial 18, wie zum Beispiel ein Epoxy-Formmaterial an der Leiterrahmenstruktur 14 deponiert und verfestigt werden, nachdem das Band 12 auf die erste Fläche 14(e) der Leiterrahmenstruktur 14 angebracht wurde. Das Formmaterial 18 füllt den Zwischenraum 16 der Leiterrahmenstruktur 14 und die 15 Lücken zwischen den verschiedenen ersten und zweiten leitfahigen Teilen 14(a), 14(b). Das überschüssige Formmaterial kann entfernt werden, so dass die zweite Fläche 14(f) nicht mit dem Formmaterial bedeckt ist. Jedoch wird der Bereich zwischen den ersten und zweiten Flächen 14(e), 14(f) der Leiterrahmenstruktur 14 in diesem Beispiel mit dem Formmaterial 18 gefüllt. 20
Wie in Fig. 1B gezeigt kann eine Außenfläche 18(a) des Formmaterials 18 im Wesentlichen koplanar mit den Außenflächen 14(a)-l, 14(b)-l des ersten und zweiten leitfähigen Teils 14(a), 14(b) sein. Wie dargestellt, ist die Dicke des Formmaterials 18 an bestimmten Stellen im Wesentlichen gleich der Dicke der ersten und zweiten 25 leitfahigen Teile 14(a), 14(b).
Wie in Fig. IC dargestellt schneidet nach dem Formvorgang ein erstes Schneidelement 20 den Zwischenteil 14(c) der Leiterrahmenstruktur 14, um dadurch eine oder mehrere Aussparung(en) 24 im Substrat 22 zu bilden. Die eine oder mehreren Aussparung(en) 30 24 können sich zur Gänze durch den Zwischenteil 14(c) erstrecken und zum Teil in das
Formmaterial 18 ragen. Die Aussparungen 24 können durch die Hälfte der Dicke (oder weniger) der Dicke des Substrates 22 hindurch gebildet sein. Durch das Schneiden des Zwischenteils 14(c) können die ersten und zweiten leitfahigen Teile 14(a), 14(b) -16- • · ···· -16- • · ···· • ··· elektrisch und mechanisch voneinander isoliert werden. Wie weiter unten im Detail erläutert, können die isolierten ersten und zweiten leitfahigen Teile 14(a), 14(b) später als separate elektrische Anschlüsse (z.B. elektrische Verbindungspads) in der resultierenden Halbleiterchip-Packung dienen. 5
Jedes geeignete erste Schneidelement 20 kann verwendet werden, um den Zwischenteil 14(c) zu schneiden. Z.B. kann das erste Schneidelement 20 ein Wasseijet, eine Säge, Ätzmaterial oder ein Laser sein. 10 Wie in Fig. ID dargestellt ist nach dem Schneiden ein vorgeformtes Substrat 22 ausgebildet. Das Substrat 22 hat Aussparungen 24 an den Stellen, an denen geschnitten wurde. Die Aussparungen 24 entkoppeln die ersten und zweiten leitfahigen Bereiche 14(a), 14(b), sodass sie mechanisch und elektrisch voneinander isoliert sind. 15 Das gebildete vorgeformte Substrat 22 kann, muss aber nicht, Leiter aufweisen, die sich über die seitlichen Ränder des Formmaterials 18 erstrecken. In einem spezifischen Substrat 22 entsprechen die Leiter der Leiterrahmenstruktur 14 den ersten und zweiten leitfahigen Bereichen 14(a), 14(b). In anderen Ausführungsformen kann das Substrat 22 Leiter aufweisen, die sich seitlich außerhalb der seitlichen Ränder der 20 Leiterrahmenstruktur 14 erstrecken und nach unten gebogen sein können, aber nicht müssen, um Anschlussverbindungen zu bilden.
Wie in Fig. IE dargestellt kann (können) ein oder mehrere Halbleiterchip(s) 25 danach an dem Substrat 22 befestigt werden. Das Substrat 22 kann eine erste Fläche 22(a) und 25 eine der ersten Fläche 22(a) gegenüberliegende zweite Fläche 22(b) aufweisen. In diesem Beispiel sind zumindest zwei Halbleiterchips 25 direkt am Formmaterial 18 befestigt. Es kann eine Vielzahl an Halbleiterchips 25 am Substrat 22 befestigt werden, wenn eine Vielzahl von Halbleiterchip-Packungen gebildet werden soll. Wie unten erklärt können verbundene Packungen gebildet werden und diese können 30 gegebenenfalls mit einem Trennverfahren voneinander getrennt werden.
Jedes geeignete Material kann verwendet werden, um den einen oder mehrere Halbleiterchip(s) 25 am Substrat 22 zu befestigen. Z.B. kann Lötmittel oder ein -17- ···· • · · ··· ··· leitfähiger oder nichtleitfahiger Kleber verwendet werden, um den einen oder die mehreren Halbleiterchip(s) 25 am Substrat 22 zu befestigen. Geeignete Kleber umfassen gefüllte oder ungefüllte Epoxykleber. 5 Der eine oder die mehreren Halbleiterchip(s) 25 kann (können) an jeder geeigneten Stelle am Substrat 22 befestigt werden. Wie in Fig. IE dargestellt, wird/werden der eine oder die mehreren Halbleiterchip(s) 25 an einem isolierenden Material wie zum Beispiel dem Formmaterial 18 befestigt. In anderen Ausführungsformen kann die Leiterrahmenstruktur 14 einen oder mehrere leitfahige Chipbefestigungspads (nicht 10 dargestellt) umfassen und der eine oder die mehreren Halbleiterchip(s) 25 kann (können) an dem einen oder mehreren Chipbefestigungspads befestigt werden.
Der Halbleiterchip 25 kann jeder der oben beschriebenen Halbleiterchips sein. Z.B. kann jeder Chip 25 eine erste Fläche 25(a) und eine zweite Fläche 25(b) aufweisen, 15 wobei die zweite Fläche 25(b) näher am Substrat 22 ist als die erste Fläche 25(a). In manchen Ausführungsformen kann die erste Fläche 25(a) einen Sourceanschluss, einen Gateanschluss und einen Drainanschluss aufweisen, während die zweite Fläche 25(b) keine Anschlüsse aufweist. In anderen Ausführungsformen kann die erste Fläche 25(a) einen Source- und/oder Gateanschluss aufweisen, während die zweite Fläche 25(b) 20 einen Drainanschluss (oder vice versa) aufweist. In diesem Fall kann/können ein oder mehrere Halbleiterchip(s) 25 an leitfähigen Chipbefestigungspads (nicht dargestellt) anstelle auf dem Formmaterial 18 befestigt werden.
Nach dem Befestigen eines oder mehrerer Halbleiterchips 25 können Drähte 30 an den 25 elektrischen Anschlüssen an der ersten Fläche 25(a) der Halbleiterchips 25 und den ersten und zweiten leitfähigen Teilen 14(a), 14(b) angebracht (und daher elektrisch miteinander gekoppelt) werden. Die Drähte 30 können alternativ als „Verdrahtungen“ bezeichnet werden. Die Drähte können aus einem Edelmetall, wie zum Beispiel Gold, Silber, Platin, etc. gebildet sein oder ein Übergangsmetall, wie zum Beispiel Kupfer, 30 Aluminium, etc. umfassen. In manchen Ausführungsformen können die Drähte in Form von beschichteten Drähten (z.B. ein Kupferdraht, der mit einem Edelmetall, wie zum Beispiel Gold oder Platin, beschichtet ist) sein. Alternativ oder zusätzlich können leitfahige Clips verwendet werden, um die elektrischen Anschlüsse an der ersten Fläche ···· s. -18- • Μ ·' 25(a) des Halbleiterchips 25 mit den ersten und zweiten leitfahigen Teilen 14(a), 14(b) elektrisch zu koppeln.
Bezugnehmend auf Fig. 1F kann ein Kapselmaterial 32 auf die erste Fläche 22(a) des 5 Substrates 22 und auf die Halbleiterchips 25, die an der ersten Fläche 22(a) des Substrates 22 befestigt sind, aufgebracht werden. Das Kapselmaterial 32 füllt die zuvor gebildeten Zwischenräume 24 im Substrat 22. Das Füllen der Aussparungen 24 im Substrat 22 durch das Kapselmaterial 32 „verriegelt“ vorteilhafterweise das Kapselmaterial 32 mit dem Substrat 22. Das Kapselmaterial 32 kann auch so geformt 10 werden, dass es sich nicht über die Seitenränder des Substrates 22 hinaus erstreckt.
Bezugnehmend auf Fig. IG kann nach dem Aufbringen des Kapselmaterials 32 ein zweites Schneidelement 42 (das dasselbe Schneidelement wie oben beschrieben oder ein unterschiedliches sein kann) verwendet werden, um die gebildeten Packungen 40(a), 15 40(b) voneinander zu trennen. Das zweite Schneidelement 42 kann durch das
Kapselmaterial 32 und das Substrat 22 durchschneiden. Dieser Prozess kann auch als „Singulation“ bezeichnet werden.
Fig. 1H zeigt eine seitliche Querschnittsansicht einer Halbleiterchip-Packung 40(a) 20 gemäß einer Ausführungsform der Erfindung nach der Singulation. Wie in Fig. 1H dargestellt sind bei der Packung 40(a) die Seiten des Kapselmaterials 32 koextensiv mit den Seiten des Substrates 22. Das Kapselmaterial 32 bedeckt auch den Halbleiterchip 25 genauso wie die Drähte 30. Die ersten und zweiten leitfahigen Teile 14(a), 14(b) sind voneinander elektrisch isoliert und bilden elektrische Anschlüsse an der Unterseite der 25 Packung 40(a).
Wie in Fig. II dargestellt können die ersten und zweiten leitfahigen Teile 14(a), 14(b) elektrische Anschlüsse an der Unterseite der Packung 40(a) bilden. Die Anschlüsse, die den ersten und zweiten leitfahigen Teilen 14(a), 14(b) entsprechen, können den 30 leitfahigen Anschlussflächen auf einer Leiterplatte (nicht dargestellt) entsprechen.
Die in Fig. II dargestellte Halbleiterchip-Packung 40(a) kann leicht auf einer Leiterplatte (nicht dargestellt) befestigt werden, um eine elektrische Baugruppe zu -19- -19-
·· * ···· • ···· • · ·· • • · ··· ···· · • • ·.· • • · • • • ··· ··· ··· bilden. Lötmittel kann auf den exponierten Flächen der ersten und zweiten leitfahigen Teile 14(a), 14(b) und/oder auf den entsprechenden leitfahigen Anschlussflächen auf der Leiterplatte aufgebracht werden. Die Halbleiterchip-Packung 40(a) kann dann an der Leiterplatte wie ein Flip-Chip befestigt werden. 5
Fig. 1J zeigt eine Schienenstruktur 50, die viele Substrate 22 während des Bildungsprozesses der Packungen halten kann. Die Schienenstruktur 50 umfasst viele Bezugsrillen 50(a) fürs Schneiden. Die Rillen 50(a) können verwendet werden, um das zuvor beschriebene erste Schneidelement 20 so zu fuhren, dass eine optimale 10 Schnitttiefe bestimmt werden kann, bevor der Zwischenteil zwischen dem ersten und zweiten leitfahigen Teil geschnitten wird. Die Rillen 50(a) können in manchen Fällen auch als „Sägestraßen-Referenzen“ bezeichnet werden.
Fig. 1K zeigt eine Seitenansicht einer Bezugsrille 50(a) in einer Schienenstruktur 50. 15 Wie dargestellt erstreckt sich die Rille 50(a) durch einen Teil der Dicke der Rahmenstruktur 50.
Fig. 1L zeigt horizontale und vertikale Schneidlinien. Diese Linien 62 definieren Schneidpfade für das erste Schneidelement, wenn es den Zwischenteil, der den ersten 20 und zweiten leitfahigen Teil der Leiterrahmenstruktur im Substrat 20 isoliert, schneidet.
Beim Schneidvorgang durch die Schneidlinien kann z.B. ein Sägeblatt nur durch einen Teil der Schienenstrukturen 50 schneiden, sodass sie intakt bleiben und die verschiedenen Substrate 22 weiter verarbeitet werden können. Als Alternative zur 25 Verwendung einer Säge und Bezugsrillen 50(a) kann ein Laser verwendet werden, um die zuvor beschriebenen Zwischenteile, die sich zwischen den ersten und zweiten leitfahigen Teilen befinden, zu schneiden. Ein Laserstrahl kann verwendet werden, um speziell die Zwischenteile ohne Verwendung von Bezugsrillen zu schneiden. 30 Die oben beschriebenen Ausfuhrungsformen besitzen mehrere Vorteile. Wie oben erwähnt kann durch das Erhalten einer Aussparung zwischen den ersten und zweiten leitfahigen Teilen der Leiterrahmenstruktur und das darauf folgende Ausfullen mit einem Kapselmaterial das Kapselmaterial mit dem vorgeformten Substrat „verriegeln“.
Dies hilft zu gewährleisten, dass die gebildete Chippackung fest und robust ist. Auch Chippackungen mit vielen elektrischen Anschlüssen können schnell und effizient geformt werden, wenn Ausfuhrungsformen der Erfindung verwendet werden. Zusätzlich können bei Ausfuhrungsformen der Erfindung zumindest zwei Reihen von MLP 5 Packungen mit minimierter Packungsgröße und ohne exponierten Chipbefestigungspads (DAPs) gebildet werden.
In den Ausfuhrungsformen, die mit Bezugnahme auf die Fig. 1A-1L beschrieben wurden, befindet sich der Halbleiterchip innerhalb eines Bereiches, der durch die 10 internen Teile der Leiter definiert wird. In anderen Ausfuhrungsformen der Erfindung ist es möglich eine Halbleiterchip-Packung bereitzustellen, die eine Konfiguration aufweist, bei der der Halbleiterchip mit Teilen der Leiter überlappt. Diese Art von Halbleiterchip-Packung kann auch eine zweireihige MLP Packung sein. Die verbesserte zweireihige MLP Packung ermöglicht eine höhere Pinanzahl bei derselben 15 Packungsgröße, ohne die thermische Leistungsfähigkeit zu verlieren. Die verbesserte zweireihige MLP Packung ist auch kleiner als vergleichbare Packungen mit derselben Anzahl an Pins, ohne die thermische Leistungsfähigkeit zu verlieren. Diese zusätzlichen Ausfuhrungsformen werden unter Bezugnahme auf die Figs. 2A-2E beschrieben. 20 Fig. 2A zeigt eine Unteransicht einer Halbleiterchip-Packung 700 gemäß einer Ausführungsform der Erfindung. Die Halbleiterchip-Packung 700 umfasst eine Leiterrahmenstruktur 720 mit einer Vielzahl von inneren ersten leitfähigen Teilen 702(a) und einer Vielzahl von äußeren zweiten leitfähigen Teilen 702(b). Wie dargestellt umgeben die zweiten leitfähigen Teile 702(b) die ersten leitfähigen Teile 25 702(a). Wie in den vorangehenden Ausfuhrungsformen bildet ein Formmaterial 704 mit der Leiterrahmenstruktur 720 ein Substrat 721. Außenflächen des Formmaterials 704 sind im Wesentlichen koplanar mit den Außenflächen der ersten und zweiten leitfähigen Teile 702(a), 702(b) der Leiterrahmenstruktur 720. 30 Eine seitliche Querschnittsansicht der Halbleiterchip-Packung 700 ist in Fig. 2B dargestellt. Fig. 2B ist eine Querschnittsansicht entlang der Linie 2B-2B in Fig. 2A. Die Halbleiterchip-Packung 700 umfasst einen Halbleiterchip 710, der an einem Substrat 721 mit einem Chipbefestigungsmaterial 712 wie zum Beispiel Lötmittel oder einem
-21 - ···· ··· ··· nicht-leitfähigen Kleber befestigt ist. In diesem Beispiel ist die Unterseite des Halbleiterchips 710 nicht elektrisch mit dem ersten leitfahigen inneren Teil 70(a) gekoppelt. Wie in den Ausführungsformen oben umfasst das Substrat 721 das Formmaterial 704 und die Leiterrahmenstruktur 720 und es sind im Substrat 721 5 ausgebildete Aussparungen 703 vorgesehen. Die Aussparungen 703 befinden sich jeweils zwischen einem ersten und einem zweiten leitfahigen Teil 702(a), 702(b) und werden durch Schneiden der Zwischenteile der Leiterrahmenstruktur 720 gebildet, die sich zwischen ersten und zweiten leitfahigen Teilen 702(a), 702(b) befinden. Schneidverfahren wurden oben anhand der Figs. IC und ID beschrieben und jedes der 10 oben beschriebenen Schneidverfahren kann hier verwendet werden.
Danach können Verfahrensschritte umfassend Chipbefestigung, Verdrahtung, Verkapselung und Singulation durchgeführt werden. Solche Verfahrensschritte wurden oben unter Bezugnahme auf die Figs. 1E-1H beschrieben. Diese Beschreibungen 15 werden hier aufgenommen.
Anders als bei der zuvor beschriebenen Packung, die in Fig. IG dargestellt ist, ist bei dieser Ausführungsform der Halbleiterchip 710 an dem Substrat 721 derart befestigt, dass er über und mit den inneren ersten leitfahigen Teilen 702(a) und einem geätzten 20 Bereich 720(a) der Leiterrahmenstruktur 720 überlappend angeordnet ist. Drahte 711 verbinden den Halbleiterchip 710 mit den oberen Flächen der ersten und zweiten leitfahigen Teile 702(a), 702(b) elektrisch.
Fig. 2C ist eine Unteransicht der Leiterrahmenstruktur 720, die im Substrat 721 25 verwendet wird. Wie dargestellt, werden die ersten und zweiten leitfahigen Teile 702(a), 702(b) nach dem Ätzvorgang gebildet. Zwischenteile 702(c) befinden sich zwischen den ersten und zweiten Teilen 702(a), 702(b). Zusammen können der erste und zweite leitfahige Teil 702(a), 702(b) und ein Zwischenteil 702(c) zwischen dem ersten und dem zweiten Teil 702(a), 702(b) einen Zwischenraum bilden. Wie oben erwähnt, wird 30 der Zwischenteil 702(c) gegebenenfalls geschnitten und mit einem Kapselmaterial gefüllt. Die Leiterrahmenstruktur 720 umfasst auch geätzte Regionen 720(a), an denen Material von der Leiterrahmenstruktur 720 entfernt wurde. -22- ♦ «· • · ·♦·· ···· ··· ··· : ··· ··· ··«*
Fig. 2D zeigt eine Unteransicht einer Halbleiterchip-Packung 730 gemäß einer anderen Ausführungsform der Erfindung. Wie in den vorangegangenen Ausfuhrungsformen umfasst die Halbleiterchip-Packung 730 eine Leiterrahmenstruktur 740 und ein Formmaterial 746. Zusammen bilden diese Komponenten ein Substrat 741. Die 5 Leiterrahmenstruktur 740 umfasst einen zentralen Teil 736, der einen Chipbefestigungsbereich mit einem Chipbefestigungspad (DAP) aufweisen kann, als auch innere erste leitfähige Teile 732(a) und äußere zweite leitfahige Teile 732(b). Die zweiten leitfähigen Teile 732(b) können die inneren ersten leitfähigen Teile 732(a) umgeben und die ersten und zweiten leitfahigen Teile 732(a), 732(b) können wie oben 10 beschrieben elektrisch voneinander isoliert sein.
Wie in Fig. 2E dargestellt, ist ein Halbleiterchip 752 an dem Chipbefestigungsbereich des zentralen Teils 736 unter Verwendung eines Chipbefestigungsmaterials oder ähnlichem befestigt. Der Halbleiterchip 752 überlappt mit vielen der ersten leitfahigen 15 Teile 732(a) sowie auch mit dem zentralen Teil 736. Jeder der zweiten leitfahigen Teile aus der Vielzahl von zweiten leitfahigen Teilen 732(b) ist von einem entsprechenden ersten leitfahigen Teil aus der Vielzahl von ersten leitfahigen Teilen 732(b) elektrisch isoliert. Fig. 2E ist eine Querschnittsansicht entlang der Linie 2E-2E in Fig. 2D. Die zuvor beschriebenen Drähte wurden in Fig. 2E aus Gründen der Klarheit weggelassen. 20
Die mit Bezugnahme auf die Fig. 2A-2E beschriebenen Ausführungsformen besitzen eine Vielzahl von Vorteilen. Ausführungsformen der Erfindung ermöglichen eine höhere Pinanzahl ohne die thermische Leistungsfähigkeit zu schmälern. Alternativ können Ausführungsformen der Erfindung können kleiner sein als eine vergleichbare 25 Packung mit derselben Anzahl an Pins, ohne die thermische Leistungsfähigkeit zu schmälern. Z.B. kann eine kleine Packung unter Verwendung solcher Ausführungsformen gebildet werden, selbst wenn der in der Packung verwendete Chip relativ groß ist. Andere Designs können einen großen Halbleiterchip nicht in der Packung aufnehmen, ohne die Packungsgröße zu erhöhen. Der Grund dafür liegt darin, 30 dass bei anderen Designs der Halbleiterchip auf einem DAP (Chipbefestigungspad) von vergleichbarer Größe angeordnet wird. In den oben beschriebenen Ausführungsformen kann jedoch der Halbleiterchip seitliche Dimensionen aufweisen, die größer sind als ein DAP oder überhaupt keinen DAP aufweisen, während er mit zumindest einem der <r% \. -23-
• · ·· · · • · · · ·· • ···· • · ·*· · ··· ···· :··· • ··· ··· ··· leitfahigen Teile (Leiter) der Leiterrahmenstruktur überlappt. Die thermische Leistungsfähigkeit wird nicht geschmälert und kann verbessert werden, weil Wärme nicht nur durch einen DAP, sondern auch durch die Leiter (leitfahige Teile) der Leiterrahmenstruktur abgeleitet wird. 5
Tabelle 1 illustriert die Vorteile der besonderen anhand der Fig. 2A-2E beschriebenen Ausführungsformen im Vergleich zu den besonderen Ausführungsformen, die anhand der Fig. 1A-1L (Ausführungsform 1) oben beschrieben wurden. Wie in Tabelle 1 dargestellt können die speziell mit Bezugnahme auf die Fig. 2A-2E (Ausführungsform 10 2) beschriebenen Ausführungsformen kleiner sein, eine höhere Pinanzahl aufweisen und bessere thermische Eigenschaften aufweisen als die speziell anhand der Fig. 1A-1L beschriebenen Ausführungsformen.
Tabelle 1 Merkmal Ausführungsform 1 Ausführungsform 2 Größe (Abstand) 7 mm x 6 mm (0,65 mm Abstand) 6 mm x 5 mm (0,4 mm-0,5 mm Abstand) Pinanzahl 56 Pins 80 Pins Limit des Abstandes Min 0,5 mm Min 0,4 mm Thermischer Widerstand -Einzelplatte (Grad C/W) DAP nicht gelötet mit 56 Pins - 82,6 DAP nicht gelötet mit 80 Pins-78.7 DAP nicht gelötet mit 64 Pins-72,1 Thermischer Widerstand -Mehrfachplatte (Grad C/W) DAP nicht gelötet mit 56 Pins-45,1 DAP nicht gelötet mit 80 Pins - 35,3 DAP nicht gelötet mit 64 Pins - 32,8 15 II. Chip-Packungen umfassend eine Vielzahl von Halbleiterchips
Mit abnehmender Größe von MLP (Micro-Lead-Packungen) Komponenten werden die Designs durch den Metall-Metall Abstand und Dimensionstoleranzen, die mit Ätz- und Halbätz-Rahmen-Technologien möglich sind, beschränkt. Dies führte zur Einführung 20 der Bump-Chip-Träger (BCC) Technologie, die zur Zeit keine Layoutbeschränkungen mit sich bringt, aber üblicherweise unter Verwendung von Nassätzprozessen verwendet wird. Die Verwendung von Nassätzverfahren wird nicht bevorzugt. ···· -24- • · ··· ···· .: :··· : ··· .:. ...*
Ausführungsformen der Erfindung verwenden vorgeformte Substrate mit Leiterrahmenstrukturen. Die Substrate können eine Vielzahl von Halbleiterchips unterbringen. Üblicherweise ist bei einer Multichippackung die Verwendung eines bestimmten Substratlayouts notwendig. Ein bestimmtes Substratlayout ist üblicherweise S nur diese besondere Multichip-Packung spezifisch. Ausführungsformen der Erfindung können diese Beschränkung durch die Wiederverwendung desselben vorgeformten Substratdesigns überwinden, um eine Vielzahl von Halbleiterchip-Layouts unterzubringen. Ein Layout von exponierten Pads kann auch verwendet werden, um die thermische Leistungsfähigkeit der Halbleiterchip-Packung in Ausführungsformen der 10 Erfindung zu verbessern. Andere Layoutkonzepte umfassen die Fähigkeit der Halbleiterchip-Packung, Zugang zum Drainkontakt des Halbleiterchips zu gewähren (z.B. wenn der Halbleiterchip einen vertikalen Leistungs-MOSFET umfasst).
In einer Ausführungsform der Erfindung wird ein vorgeformtes Substrat mit einer ersten 15 Fläche und einer zweiten Fläche bereitgestellt. Das vorgeformte Substrat umfasst eine Leiterrahmenstruktur und ein Formmaterial. Die Leiterrahmenstruktur umfasst eine Padregion. Eine Außenfläche der Padregion und eine Außenfläche des Formmaterials sind im Wesentlichen koplanar und fallen mit der zweiten Fläche des vorgeformten Substrates zusammen. Zumindest zwei Halbleiterchips werden an dem Substrat 20 angebracht. Vorzugsweise werden die zumindest zwei Halbleiterchips an dem
Formmaterial des Substrates angebracht und mit den Leitern an den seitlichen Rändern des Substrates unter Verwendung von Verbindungsdrähten und/oder leitfahigen Clips verbunden. 25 Die Figs. 3A-3E zeigen Schritte in der Ausbildung einer Halbleiterchip-Packung mit einem vorgeformten Substrat und vielen Halbleiterchips.
Fig. 3A zeigt eine Draufsicht eines vorgeformten Substrates 100 gemäß einer Ausführungsform der Erfindung. Das vorgeformte Substrat 100 umfasst ein 30 Formmaterial 102 und eine Leiterrahmenstruktur 104. Zumindest eine Außenfläche des Formmaterials 102 und eine Außenfläche der Leiterrahmenstruktur 104 sind im Wesentlichen koplanar. Die Leiterrahmenstruktur 104 umfasst eine Anzahl von Leitern 104(a), die sich an den/die äußeren seitlichen Randbereiche des Substrates 100 befinden
• IM -25- ··· ' i « ··· :·· : ··· ··· ··#* und anschließen. Die Leiter 104(a) sind in diesem Beispiel an jedem der vier seitlichen Randbereiche des Substrates 100 vorgesehen und sind bloßgelegt und erstrecken sich nicht über das Formmaterial 102 hinaus. Außenflächen der Leiter 104(a) können im Wesentlichen koplanar mit der Außenfläche des Formmaterials 102 sein. 5
Wie anhand der punktierten Linien in Fig. 3A dargestellt, umfasst die Leiterrahmenstruktur 104 eine herabgesetzte zentrale Region, die sich innerhalb der Leiter 104(a) befindet. Die herabgesetzte zentrale Region kann durch einen teilweisen Ätzvorgang gebildet werden. Die obere Fläche der herabgesetzten zentralen Region ist 10 mit dem Formmaterial 102 bedeckt.
Die obere Fläche des Formmaterials 102 kann den Chipbefestigungsbereich 100(a) bilden, an dem zwei oder mehrere Halbleiterchips (nicht dargestellt) befestigt werden können. Da die obere Fläche des Formmaterials 102 als Chipbefestigungsbereich 106 15 verwendet wird und keine leitfähige Chipbefestigungspads als Befestigungsflächen in der dargestellten Ausführungsform verwendet werden, kann das vorgeformte Substrat eine Vielzahl von Halbleiterchips tragen, ohne dass ein besonderes Layout dieser Chips notwendig wäre. Mehrere Multichipkonfigurationen können verwendet werden, ohne das Layout der externen Leiter zu verändern. 20
Bezugnehmend auf Fig. 3B können nach der Bildung des Substrates Halbleiterchips 110,112,114 am Chipbefestigungsbereich 106 des Substrates 100 befestigt werden. Ein nichtleitfähiger (oder leitfähiger) Kleber kann verwendet werden, um die Halbleiterchips 110, 112, 114 an den Chipbefestigungsbereich 106 anzubringen. Die 25 Halbleiterchips können von jeder der oben beschriebenen Arten sein. Vorteilhafterweise können die Chips 110, 112 , 114 am Formmaterial 102 des Substrates 100 in jeder geeigneten Anordnung platziert werden.
Bezugnehmend auf Fig. 3C können nach der Befestigung der Halbleiterchips 110, 112, 30 114 an dem Substrat 100 die oberen Flächen der Halbleiterchips 100, 112, 114 elektrisch mit den Leitern 104 (a) verbunden werden, um eine Halbleiterchip-Packung 121 zu schaffen. Falls gewünscht kann optional ein Kapselmaterial über den Halbleiterchips 110, 112, 114 sowie jeder anderen leitfahigen Struktur (z.B. Drähte, -26- ·· ···· ··· ···
Clips, etc.), die verwendet wird, um die Leiter 104 (a) mit den oberen Flächen der Halbleiterchips 110,112,114zu verbinden, aufgebracht und gehärtet werden.
Fig. 3C zeigt im Besonderen eine Anzahl von Verdrahtungen 118, die die Anschlüsse 5 (nicht dargestellt) an den oberen Flächen der Halbleiterchips 110, 112, 114 mit den seitlichen Leitern 104 (a) der Leiterrahmenstruktur 104 elektrisch verbinden. Die Verdrahtungen 118 können durch im Stand der Technik bekannte Verdrahtungsverfahren gebildet werden. Als Alternative können leitfahige Clips und Lötmittel verwendet werden, um die elektrischen Anschlüsse an der oberen Fläche der 10 Halbleiterchips 110,112,114 mit den Leitern 104 (a) zu verbinden.
Fig. 3D zeigt eine Unteransicht des Substrates 100. Die Unterseite des Substrates 100 und der Leiterrahmenstruktur 104 umfassen eine Padregion 104 (b), die dem Chipbefestigungsbereich 106 gegenüberliegt. Die Padregion 104 (b) ist groß und nimmt 15 einen großen Teil der zweiten Fläche 100 (b) des Substrates 100 ein und ist in Bezug auf die Leiter 104 (a) an den Rändern des Substrates 100 herabgesetzt. In diesem Beispiel können die exponierten Padregionen 104 (b) zumindest etwa 50 % des seitlichen Bereiches des Substrates 100 einnehmen. Die große Padregion 104 (b) verleiht der gebildeten Packung gute Wärmeübertragungseigenschaften, da die große 20 Padregion 104 (b) der Leiterrahmenstruktur 104 als Wärmesenke wirkt.
Fig. 3E zeigt eine seitliche Querschnittsansicht des Substrates 100 entlang der Linie 3E-3E in Fig. 3A. Die Padregion 104 (b) besitzt eine Außenfläche 104(b)-l, die einen wesentlichen Teil der unteren Fläche des Substrates 100 einnimmt- Die Außenfläche 25 104(b)-l der Padregion 104 (b) ist exponiert an und im Wesentlichen koplanar mit einer
Außenfläche 102 (a) des Formmaterials im Substrat 100. In diesem Beispiel isoliert das Formmaterial die Halbleiterchips 110, 112, 114 von der Padregion 104 (b) elektrisch. Die exponierte Padregion 104 (b) kann mit einer Leiterplatte (nicht dargestellt) verlötet werden, wenn es erwünscht ist, einen thermischen Pfad von den Halbleiterchips 110, 30 112,114 zur Leiterplatte zu legen.
Wie in Fig. 3E dargestellt besitzen die Leiter 104 (a) eine Dicke, die im Wesentlichen gleich ist zur maximalen Dicke des Formmaterials 102. Zusätzlich ist im Substrat 100 -27- ·· • * : : • · ·· • ·· • • ···· • • ·· ··· • • • • ·· • • · ·»· • • ··· • • • • ··· • •I· ··· ··· eine interne Fläche der Padregion 104 (b) der Leiterrahmenstruktur 104 durch das Formmaterial 102 bedeckt. Das Formmaterial 102 besitzt eine Dicke „T“ und in diesem Beispiel entspricht die Dicke „T“ und die Dicke der Padregion 104 (b) miteinander kombiniert der Dicke des Substrates 100. 5
Die anhand der Figuren 3A-3E beschriebenen Ausführungsformen besitzen eine Vielzahl von Vorteilen. Erstens verbessert die große exponierte Padregion 104 (b) die thermische Leistungsfähigkeit der gebildeten Halbleiterchip-Packung durch Bereitstellung eines großen Wärmeleitungspfades von den Halbleiterchips 110, 112, 10 114. Zusätzlich besitzt der große Chipbefestigungsbereich 106 des Substrates 100 keine leitfähigen Pads, sodass verschiedene Multichiplayouts in einer Packung vorgesehen sein können, selbst wenn nur ein Substratdesign verwendet wird.
Die Figuren 4A - 4F illustrieren ein Verfahren zur Bildung einer anderen 15 Ausführungsform der Erfindung.
Fig. 4A zeigt ein anderes vorgeformtes Substrat 100 gemäß einer Ausführungsform der Erfindung. Das Substrat 100 umfasst eine Leiterrahmenstruktur 104, die eine Padregion 104 (b) und Leiter (a) und ein Formmaterial 102 aufweist. Ein Chipbefestigungsbereich 20 106 an einer oberen Fläche 100 (a) des vorgeformten Substrates 100 kann eine Fläche der Padregion 104 (b) umfassen und eine Anzahl von Halbleiterchips (nicht dargestellt) tragen. Die punktierten Linien in Fig. 4B zeigen die Kontur der Leiterrahmenstruktur 104 und die Leiterrahmenstruktur 104 kann durch partielle Ätzvorgänge gebildet werden. 25
Anders als beim oben anhand der Fig. 3A beschriebenen Substrat 100 besitzt die Padregion 104 (b) in diesem Beispiel gegenüberliegende Flächen, die mit den gegenüberliegenden Flächen des Substrates 100 zusammenfallen. In dieser Ausführungsform umfasst der Chipbefestigungsbereich 106 sowohl eine Außenfläche 30 der Padregion 104 (b) als auch eine Außenfläche des Formmaterials 102.
In diesem Beispiel erstreckt sich die Padregion 104 (b) durch die gesamte Dicke des Substrates 100 und sorgt für einen leitfähigen und/oder thermischen Pfad für einen -28- • · · · · ···· ··· · • ·· • 9 * · • · · · · · ·
Halbleiterchip (nicht dargestellt) auf der Padregion 104 (b) durch das Substrat 100 und zu einer darunter liegenden Leiterplatte (nicht dargestellt). In manchen Ausführungsformen kann die Padregion 104 (b) elektrisch mit einem Eingangs- oder Ausgangsanschluss eines elektrischen Bauteils in einem Halbleiterchip (in Fig. 4A nicht 5 dargestellt) gekoppelt sein. Z.B. kann die Padregion 104 (b) elektrisch mit der Drainregion eines MOSFET in einem Halbleiterchip verbunden sein.
Wie in Fig. 4B dargestellt kann eine Anzahl von Halbleiterchips 110, 112, 114 auf dem Chipbefestigungsbereich 106 angeordnet sein. Einer der Halbleiterchips, Halbleiterchip 10 112, kann auf der Padregion 104 (b) befestigt sein, während die anderen Halbleiterchips 110,114 am Formmaterial 102 befestigt sein können. Der Halbleiterchip 112 könnte ein vertikaler Bauteil, z.B. ein vertikaler MOSFET, sein. Wie oben beschrieben besitzen solche vertikalen Bauteile einen Eingang an einer Fläche des Chips und einen Ausgang an einer anderen entgegengesetzten Fläche des Chips. Die anderen Halbleiterchips 110, 15 114 können horizontale Bauteile umfassen. Wie oben erwähnt besitzt ein horizontaler
Bauteil einen Eingang und einen Ausgang auf derselben Fläche des Chips.
Bezugnehmend auf Fig. 4C wird eine Anzahl von Verdrahtungen 118 gebildet, nachdem die Halbleiterchips 110, 112, 114 auf das Substrat 100 befestigt wurden, um 20 die Leiter 104 (a) mit den oberen Flächen der Halbleiterchips 110, 112, 114 zu verbinden. Es entsteht dann eine Halbleiterchip-Packung 121.
Fig. 4D zeigt eine Unteransicht des Substrates 100. Wie in Fig. 4D dargestellt ist die exponierte Fläche der Padregion 104 (b) an der Unterseite 100 (b) des Substrates 100 25 größer als die exponierte Fläche der Padregion 104 (b) an der Oberseite 100 (a) des Substrates 100. In anderen Ausfuhrungsformen kann die exponierte Fläche der Padregion 104 (b) an der Oberseite 100 (a) des Substrates 100 größer oder gleich groß sein wie die exponierte Fläche der Padregion 104 (b) an der Unterseite des Substrates 100.
Fig. 4E zeigt eine Seitenansicht des in Fig. 4A dargestellten Substrates 100. Wie in Fig. 4E dargestellt sind die einander entgegengesetzten, ersten und zweiten Flächen 104 (b)-1,104 (b)-2 der Padregion 104 (b) im Wesentlichen koplanar mit den Außenflächen des 30 -29- ·· • • ··♦ • · ·· • · • · • • · · ·· • · • • · • • ··· • ··· ··· « « ···
Fomimaterials 102. Das Formmaterial 102 kann eine Dicke „T“ an einem geätzten Teil der Padregion 104 (b) aufweisen. Daher kann das Formmaterial 102 eine Dicke aufweisen, die an manchen Stellen ist gleich der Dicke des Substrates 100, und eine Dicke „T“ an anderen Stellen aufweisen. 5
Die anhand der Fig. 4A - 4E beschriebenen Ausführungsformen weisen eine Anzahl von Vorteilen auf. Erstens verbessert die große exponierte Padregion 104 (b) die thermische Leistungsfähigkeit der gebildeten Halbleiterchip-Packung durch das Bereitstellen eines großen Wärmeleitungspfades ausgehend von den Halbleiterchips 10 110, 112, 114. Zusätzlich kann der große Chipbefestigungsbereich 106 des Substrates 100 als leitfahiger und thermischer Pfad für einen oder mehrere Halbleiterchips, die auf dem Substrat 100 befestigt sind, dienen.
Die in den Figuren 3A-3E und 4A-4E dargestellten Ausfuhrungsformen weisen 15 zusätzlich zu den bereits erwähnten weitere Vorteile auf. Erstens - da ein DAP nicht erforderlich ist - können verschiedene Halbleiterchipkonfigurationen verwendet werden, ohne die externen Leiteikonfigurationen zu verändern. Der Abstand zwischen Chips auf dem Substrat kann minimiert weiden, weil ein DAP nicht erforderlich ist, wodurch eine kompaktere Packung geschaffen werden kann. Zweitens - da ein DAP 20 nicht erforderlich ist - ist ein Vefbindungssteg, der zur Verbindung des DAP während der Herstellung verwendet wird, nicht erforderlich. Dies kann die Herstellung vereinfachen. Drittens kann der Bereich, der durch einen mit dem exponierten Pad im Substrat gemäß einer Ausführungsform der Erfindung assoziierten Bereich eingenommen wird, maximiert werden. Wie oben gezeigt kann der exponierte Pad 25 beinahe die gesamte Rückseite des Substrates, das die Halbleiterchips trägt, einnehmen. Viertens - wie oben gezeigt - kann die Leiterrahmenstruktur eine exponierte Fläche im Substrat aufweisen, um den Drain oder andere Anschlüsse in einem elektrischen Bauteil in einem Halbleiterchip, der auf dem Substrat angebracht ist, zu verbinden. Dies kann gemacht werden, während der exponierte Padbereich an der entgegengesetzten Seite des 30 Substrates, das gegebenenfalls an eine geeignete Leiterplatte gelötet wird, maximiert wird. III. Verfahren zur Herstellung einer Halbleiterchip-Packung unter Verwendung einer gestanzten Leiterrahmenstruktur.
Manche der Ausfuhrungsformen mit den vorgeformten Substraten, wie oben 5 beschrieben, verwenden eine geätzte Leiterrahmenstruktur (z.B. die anhand der Figuren 1A-1H beschriebenen Ausfuhrungsformen) und werden unter Verwendung eines teuren Abdeckbandes gebildet. Die Verwendung von geätzten Leiterrahmen und Abdeckband ist teuer. Das Band ist eine relativ teure Komponente im Herstellungsprozess und das Abdecken und die Ätzprozesse erhöhen die Herstellungszeit, die Komplexität und die 10 Kosten eines vorgeformten Substrates. Es wäre daher wünschenswert, ein Verfahren zur Bildung eines vorgeformten Substrates bereitzustellen, das nicht auf die Verwendung eines Abdeckbandes oder geätzter Leiterrahmenstrukturen angewiesen ist. Zur Lösung dieser Probleme können Ausfuhrungsformen dieser Erfindung eine Vorrichtung für gestanzte Leiterrahmenstrukturen verwenden, um ein vorgeformtes Substrat zu bilden. 15 Abdeckband und geätzte Leiterrahmen werden nicht benötigt, um das vorgeformte Substrat zu bilden, sodass die fertig hergestellte Packung weniger teuer ist als eine Packung, die unter Verwendung eines geätzten Leiterrahmens und eines Abdeckbandes gebildet wird. Aufgrund der Herstellungseffektivität, die durch die Verwendung von Ausführungsformen der Erfindung erzielt wird, können die resultierenden 20 Halbleiterchip-Packungen, die gemäß Ausfuhrungsformen der Erfindung hergestellt wurden, etwa 42% weniger kosten als vergleichbare Halbleiterchip-Packungen, die vorgeformte Substrate mit geätzten Leiterrahmenstrukturen verwenden.
Zusätzlich zur Lösung der oben erwähnten Probleme wäre es wünschenswert, die 25 thermische Leistungsfähigkeit einer Halbleiterchip-Packung mit einem vorgeformten Substrat zu verbessern. In Ausfuhrungsformen der Erfindung ist die thermische Leistungsfähigkeit gut, weil die Wärme von einem Halbleiterchip auf die Leiter der Leiterrahmenstruktur übertragen werden kann. 30 Es wäre auch wünschenswert in manchen Fällen den Bereich der Lötverbindung, die verwendet wird um eine Halbleiterchip-Packung auf einer Leiterplatte anzubringen, zu vergrößern. Unter Verwendung von Ausfuhrungsformen der Erfindung kann eine konkave Struktur im Substrat gebildet werden. Mit einer konkaven Struktur ist es -31 - -31 - ···· ♦ ··· ·♦· • · ···· ·· ♦ ♦ • · · ··· • ···· · • · « ··· · ·*φ möglich, die Größe einer Lötverbindung zu erhöhen und ein exponiertes Pad kann vor einem möglichem elektrischen Kurzschluss geschützt werden. Dies wird im Folgenden näher erklärt. 5 Ausführungsformen der Erfindung können auch Flip-Chip Befestigungsverfahren verwenden, die einen nichtleitfahigen Kleber oder eine Löterhebung und Reflow-Verfahren verwenden. Das Leiterrahmenstrukturdesign ist relativ einfach und es ist auch möglich, die Pinanzahl für eine gegebene Packungsgröße zu erhöhen. Es ist auch möglich, einen größeren Chip in der Halbleiterchip-Packung zu verwenden, weil ein 10 DAP (die attach pad) bei Ausführungsformen der Erfindung nicht erforderlich ist.
In einer Ausführungsform umfasst das Verfahren das Bilden eines vorgeformten Substrates. Der Schritt des Bildens des vorgeformten Substrates umfasst (i) das Anordnen einer Leiterrahmenstruktur zwischen zumindest einem ersten Formelement 15 und einem zweiten Formelement, (ii) Kontaktieren der Leiterrahmenstruktur mit dem ersten und zweiten Formelement, und (iii) Ausbilden eines Formmaterials rund um die Leiterrahmenstruktur. Die Leiterrahmenstruktur kann eine nicht geätzte Leiterrahmenstruktur sein und das erste und zweite Formelement können einen Teil eines Formvomchtung oder -Werkzeuges bilden. Nachdem das vorgeformte Substrat 20 gebildet ist, wird ein Halbleiterchip auf dem vorgeformten Substrat angebracht. Verdrahtungen, leitfahige Clips, Lötstrukturen (z.B. Lötkugeln) oder ähnliches können verwendet werden, um den Halbleiterchip mit den Leitern im vorgeformten Substrat zu verbinden. Nachdem der Halbleiterchip elektrisch und mechanisch mit dem vorgeformten Substrat gekoppelt ist, wird der Halbleiterchip in einem Kapselmaterial 25 eingekapselt, um eine Halbleiterchip-Packung zu bilden. Das Kapselmaterial kann dasselbe oder ein verschiedenes Material sein als das zuvor beschriebene Formmaterial. Beispielsweise kann das Kapselmaterial verschieden sein vom zuvor beschriebenen Formmaterial, um die thermische Leistungsfähigkeit der gebildeten Chip-Packung zu verbessern und Herstellungskosten zu verringern.
In einer besonderen Ausführungsform können im Verfahren zur Bildung einer Halbleiterchip-Packung folgende Verfahren verwendet werden: a) ein erstes Formverfahren, um ein vorgeformtes Substrat zu bilden, b) ein 30 -32- -32- ···· • ···· • · ··· ··♦ • · ··· ···· « • · • ···
Substratreinigungsverfahren, das Plasma, einen Laser oder chemisches Ätzen und/oder Deflash-Verfahren verwenden kann, c) ein Chipbefestigungsverfahren, d) ein Plasmareinigungsverfahren, e) ein Verdrahtungsverfahren, e) ein zweites Form- oder Verkapselungsverfahren und f) ein Singulationsverfahren. Jedes dieser speziellen 5 Verfahren wird im Folgenden näher beschrieben.
Fig. 5 zeigt ein Leiterrahmenstrukturarray 201 umfassend eine Anzahl verbundener Leiterrahmenstrukturen 200. Jede Leiterrahmenstruktur 200 im Leiterrahmenstrukturarray 201 umfasst imgeschnittene Leiter 200 (b) und eine 10 Hauptregion 200 (a). Die ungeschnittenen Leiter 200 (b) erstrecken sich auf gegenüberliegenden Seiten der Hauptregion 200 (a). Die Leiterrahmenstrukturen 200 im Leiterrahmenstrukturarray 201 werden gegebenenfalls in individuellen Halbleiterchip-Packungen verwendet und gegebenenfalls voneinander getrennt. Die Leiterrahmenstrukturen 200 und der Leiterrahmenstrukturarray 201 können jedes der 15 Charakteristika oder Merkmale einer jeden oben beschriebenen Leiterrahmenstruktur aufweisen.
Fig. 6A zeigt eine perspektivische Ansicht eines geformten Leiterrahmenstrukturarrays 206 nachdem es in einem Formwerkzeug 202 gebildet wurde. Das Formwerkzeug 202 20 umfasst ein erstes Formelement 202 (a) und ein zweites Formelement 202 (b). Ein Einlass zum Einbringen eines nicht erhärteten Formmaterials und ein Fluidauslass für überschüssiges Formmaterial können im Formwerkzeug 202 vorgesehen sein. In manchen Fällen können auch Heizelemente (nicht dargestellt) vorgesehen sein, um das Formmaterial zu erwärmen, sodass es fließen kann. Im Allgemeinen sind 25 Formwerkzeuge im Stand der Technik gut bekannt.
Um den geformten Leiterrahmenstrukturarray 206 zu bilden, kann der zuvor beschriebene Leiterrahmenstrukturarray 201 zwischen das erste und zweite Formelement 202 (a), 202 (b) eingesetzt werden. Ein Formmaterial 204 wird rund um 30 die Leiterrahmenarraystruktur 200 geformt und verfestigt, um einen geformten Leiterrahmenstrukturarray 206 zu bilden. Das Formmaterial 204 lässt die Außenflächen der Leiter 200 (b) und die Hauptregionen (a) frei. Eine leicht abgehobene Kranzstruktur 204 (a) kann um jede Hauptregion 200 (a) vorgesehen sein. Manche Außenflächen des -33- -33-
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Formmaterials 204 und der Leiterrahmenstrukturen im Leiterrahmenstrukturarray 200 sind zueinander im Wesentlichen koplanar.
Das Formwerkzeug 202 besitzt zwei Formelemente 202 (a), 202 (b) die geeignete 5 Konfigurationen aufweisen können, um das Formmaterial 204 in der gewünschten Art formen können. Die obere Form 202 (b) kann Flächen aufweisen, die in direktem Kontakt mit den Hauptregionen 200 (a), den Flächen der ungeschnittenen Leiter 200 (b) und jeder anderen Fläche stehen, die nicht dazu vorgesehen ist, mit Formmaterial bedeckt zu werden. Durch die Verwendung der Formelemente 202 (a), 202 (b) ist es 10 nicht erforderlich, ein teures Abdeckband oder geätzte Leiterrahmenstrukturen zu verwenden, um das vorgeformte Substrat zu bilden. Dies reduziert die Kosten des vorgeformten Substrates und damit jene der Halbleiterchip-Packung, die aus dem vorgeformten Substrat gebildet wird. Dies reduziert auch die Anzahl der Schritte, die erforderlich sind, um den geformten Teil des vorgeformten Substrates zu bilden, 15 wodurch Prozesszeit und Ausgaben gespart werden. Schlussendlich ist es durch die Verwendung von Formelementen 202 (a), 202 (b) möglich, einen Kranz aus Formmaterial rund um die Hauptregion 200 (a) zu bilden und dadurch eine konkave Struktur zu bilden. 20 Wie in Fig. 6B dargestellt kann ein Reinigungsverfahren verwendet werden, um die Adhäsion von Kapselmaterial auf dem Formmaterial 204 und den ffeigelegten Leitern 200 (b) zu erhöhen. Jedes geeignete Reinigungsverfahren kann verwendet werden. Beispielsweise ein Plasmareinigungsverfahren, ein Laserreinigungsverfahren, ein chemisches Ätzverfahren, ein mechanisches Deflash-Verfahren, etc. verwendet werden. 25 Geeignete Reinigungsverfahrensparameter können durch den Fachmann bestimmt werden. Fig. 6B zeigt in besonderem eine Reinigungsvorrichtung 216, wie es die obere Fläche des geformten Leiterrahmenarrays 206 reinigt.
Wie in Fig. 6C dargestellt kann nach der Reinigung des geformten Leiterrahmenarrays 30 206 mit der Reinigungsvorrichtung 216 ein Kleber 218 (oder Lötmittel oder ähnliches) an den Außenflächen der Hauptregionen 200 (a) unter Verwendung einer Kleberaufbringungsvorrichtung 217 aufgebracht werden. Der Kleber 218 kann jeden geeigneten kommerziell erhältlichen Kleber mit einem Epoxykleber umfassen. Der ···· »··· -34- ··· ······
Kleber 218 kann gefüllt oder ungefüllt sein und kann, muss aber nicht, ein leitfahiges Material umfassen.
Wie in Fig. 6D dargestellt wird (werden) nach der Aufbringung des Klebers 218 auf die 5 Hauptregionen 208 (a) ein oder mehrere Halbleiterchip(s) 216 an den Hauptregionen 200 (a) angebracht. Der Halbleiterchip 226, der elektrisch mit jeder Hauptregion 200 (a) verbunden wird, kann über und auch überlappend mit den Leitern 200 (b) positioniert werden. Der Halbleiterchip 226 kann jedoch aufgrund des Vorhandenseins des Kranzes aus Formmaterial 204 (a) elektrisch von den Leitern 200 (b) isoliert sein. Da der 10 Halbleiterchip 226 tatsächlich über einen Teil der Leiter 200 (b) positioniert werden kann, ist die Größe des Halbleiterchips 226 nicht auf die Größe der Hauptregionen 200(a) limitiert. Dies erlaubt die Inkorporation größerer Halbleiterchips in die Halbleiterchip-Packung gemäß Ausführungsformen der Erfindung. 15 Wie auch in Fig. 6D dargestellt, werden dann Verdrahtungen 228 zwischen elektrischen Anschlüssen (nicht dargestellt) an der Oberseite des Halbleiterchips 226 und den Leitern 200 (b) gebildet. In anderen Ausführungsformen können anstelle von Verdrahtungen 228 leitfahige Clips verwendet werden, um die Leiter 200 (b) mit den oberen Flächen des Halbleiterchips 226 elektrisch und mechanisch zu verbinden. 20
Wie in Fig. 6E dargestellt wird die resultierende Anordnung dann mit einem Kapselmaterial 230 überformt, um eine überformte Anordnung 232 zu erhalten. Fig. 6E zeigt die überformte Anordnung 232 in perspektivischer Ansicht von oben. 25 Jedes geeignete Formverfahren kann verwendet werden, um die überformte Anordnung 232 zu bilden. Beispielsweise kann ein Formwerkzeug mit Formelementen verwendet werden, um die überformte Anordnung zu bilden. Wie in früheren Ausführungsformen kann das Kapselmaterial 230 dasselbe Material wie das Formmaterial sein, das zur Bildung des vorgeformten Substrates in der Halbleiterchip-Packung verwendet wird, 30 oder ein davon verschiedenes.
Fig. 6F zeigt in perspektivischer Ansicht von unten die entgegengesetzte Seite der in Fig. 6F dargestellten überformten Anordnung 232. Wie dargestellt können zweite ·· 35 • ♦♦ • · • · ·♦ ·♦♦
Kränze 204 (b) aus Formmaterial um die unteren Flächen der Hauptregionen 208 (a) der Leiterrahmenstrukturen vorgesehen sein. Wie im Folgenden näher erläutert können diese konkave Strukturen bilden. 5 Fig. 6G zeigt die überformte Anordnung 232 einschließlich eines Formmaterials 230, wie es mit einem Laser 238 oder einem anderen geeigneten Markierungselement markiert wird. Die überformte Anordnung 232 umfasst eine Anzahl von verbundenen Halbleiterchip-Packungen. Nach dem Markieren können die verbundenen Packungen mit einem geeigneten Schneidelement (nicht dargestellt) in einzelne Stücke zerlegt 10 werden, um die gebildeten Packungen voneinander zu trennen. Geeignete Schneidelemente umfassen Laser, Sägen, Stanzvorrichtungen oder ähnliches.
Fig. 6H zeigt in perspektivischer Ansicht von oben eine gebildete Packung 246, während Fig. 61 die gebildete Packung 246 in perspektivischer Ansicht von unten zeigt. 15 Wie in Fig. 61 dargestellt, können der zweite Kranz 204 (b) und die exponierte Fläche der Hauptregion 208 (b) eine konkave Struktur bilden. Die konkave Struktur kann Lötmittel beinhalten (nicht dargestellt) und umgedreht und dann auf einer Leiterplatte befestigt werden. Die konkave Struktur kann verwendet werden, um Lötmittel auf eine besondere Stelle zu begrenzen und der zweite Kranz 204 (b) aus Formmaterial kann 20 eine Barriere zwischen dem Lötmittel, das auf die Hauptregion 204 (b) aufgebracht wurde, und den Leitern 200 (b) bilden. Wie dargestellt sind die seitlichen Ränder der Leiter 200 (b) im Wesentlichen koplanar mit den und erstrecken sich nicht über die seitlichen Flächen des Formmaterials 204. Die unteren Flächen der Leiter 200 (b) sind ebenfalls im Wesentlichen koplanar mit den Flächen des Formmaterials 204, das sich 25 zwischen den Leitern 200 (b) befindet.
Die Figuren 7A - 7D zeigen Seitenansichten einer Halbleiterchip-Packung bei der Herstellung. Das in den Figuren 7A — 7D dargestellte Verfahren ist dem in den Figuren 6A - 61 dargestellten Verfahren ähnlich.
Fig. 7A zeigt eine Leiterrahmenstruktur 302 mit einer ersten Fläche 302 (a) und einer zweiten, der ersten Fläche 302 (a) gegenüberliegenden Fläche 302 (b). In diesem Beispiel weist die Leiterrahmenstruktur 302 eine Anzahl von Zwischenräumen 303 auf, 30 -36- -36-
• ···· • ···· • • ·· • • · #·· ···· · m • ··· • · • • • ··· ··· ··· die sich zwischen den Leitern 305 und einem zentralen Hauptteil 333 der Leiterrahmenstruktur 302 befinden. Der zentrale Hauptteil 333 ist zwischen einem Set von Leitern 305 vorgesehen. Die Leiterrahmenstruktur 302 kann dieselben oder unterschiedliche Merkmale als die oben beschriebenen Leiterrahmenstrukturen 5 aufweisen. Beispielsweise können die Leiterrahmenstrukturen 302 ein Material wie zum Beispiel Kupfer umfassen und können plattiert sein.
Fig. 7B zeigt eine Leiterrahmenstruktur 302, nachdem ein Formmaterial 302 darauf geformt wurde. Dies stellt einen ersten Formprozess dar. Ein vorgeformtes Substrat 301 10 wird danach gebildet. Das Formmaterial 302 hat zwei Teile 304 (a), 304 (b), die einen Kranz aus Formmaterial 304 bilden können. Wie in Fig. 7B dargestellt, wird durch die Formmaterialteile 304 (a), 304 (b) und die untere Fläche des zentralen Hauptteils 333 der Leiterrahmenstruktur eine konkave Struktur 307 gebildet. 15 Wie in Fig. 7C dargestellt wird nach dem Bilden des vorgeformten Substrates 301 ein Halbleiterchip 310 an dem vorgeformten Substrat 301 unter Verwendung eines Haftmittels 308 angebracht, das einen leitfahigen oder nicht leitfahigen Kleber, Lötmittel, etc. umfassen kann. Der Halbleiterchip 310 kann wie oben beschrieben ein horizontales oder vertikales Bauteil umfassen. Wenn ein vertikaler Bauteil vorhanden 20 ist, kann der Haftmittel 308 leitfahig sein, sodass Strom zur oder von der oberen Fläche des Chips 310 zum Haftmittel 308, zum zentralen Hauptteil 333 der Leiterrahmenstruktur 302 und zu einem geeigneten Pad auf einer Leiterplatte (nicht dargestellt) passieren kann. 25 Dann werden Verdrahtungen 314 zwischen den Leitern 305 und der
Leiterrahmenstruktur 302 und den elektrischen Anschlüssen (nicht dargestellt) an der oberen Fläche der Halbleiterchips 310 gebildet. Die obere Fläche des Halbleiterchips 310 kann weiter vom vorgeformten Substrat 301 entfernt sein als die entgegengesetzte Fläche des Halbleiterchips 310. Ein Kapselmaterial 318 wird dann um den 30 Halbleiterchip 310 und die Verdrahtungen 314 gebildet. Wie in Fig. 7C dargestellt, können die seitlichen Flächen des Kapselmaterials 318 koplanar mit den seitlichen Flächen der Leiter 305 und der Leiterrahmenstruktur 302 sein. -37- ·· • · • · • · • · ·· • • • • • · • ···· • • • ···· •M«
In perspektivischer Ansicht von unten ist in Fig. 7D die resultierende Halbleiterchip-Packung 330 dargestellt. Die Halbleiterchip-Packung 330 umfasst ein Kapselmaterial 318 und eine Leiterrahmenstruktur 302. Ein Kranz aus Formmaterial 304 ist um den zentralen Hauptteil 333 der Leiterrahmenstruktur 302 angeordnet, um eine konkave 5 Struktur 301 zu bilden. Wie dargestellt, werden die Bereiche zwischen den Leitern der Leiterrahmenstruktur 302 mit Formmaterial 304 gefüllt und die Flächen des Formmaterials 304 an diesen Stellen sind im Wesentlichen koplanar mit den Flächen der Leiter. 10 Andere Halbleiterchip-Packungen gemäß Ausführungsformen der Erfindung können vorgeformte Substrate ohne konkave Strukturen umfassen. Solche Ausführungsformen werden anhand der Figuren 8A - 8E beschrieben.
Fig. 8A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 320 15 mit einem Zwischenraum 321. Die Leiterrahmenstruktur 320 umfasst auch eine erste Fläche 320 (a) und eine zweite Fläche 320 (b) und Leiter 324 an gegenüberliegenden Seiten des Zwischenraumes 321.
Fig. 8B zeigt die Leiterrahmenstruktur 320 nach der Durchführung des Formverfahrens. 20 Dies stellt ein erstes Formverfahren dar. Wie in Fig. 8B dargestellt, wird ein Formmaterial 322 innerhalb des Zwischenraumes 321 deponiert und die Außenflächen des Formmaterials 322 sind im Wesentlichen koplanar mit der ersten und zweiten Fläche 320(a), 320(b) der Leiterrahmenstruktur 320. Das resultierende vorgeformte Substrat 363 besitzt erste und zweite einander entgegengesetzte Flächen 363(a), 363(b), 25 die mit den Außenflächen des Formmaterials 322 und der ersten und zweiten Fläche 320(a), 320(b) der Leiterrahmenstruktur 320 zusammenfallen. Anders als beim in Fig. 7B dargestellten Substrat ist keine konkave Struktur im in Fig. 8B dargestellten vorgeformten Substrat 363 ausgebildet. 30 Wie in Fig. 8C dargestellt, wird ein Halbleiterchip 328 unter Verwendung eines Klebers 344 auf dem Substrat 363 angebracht, nachdem das Substrat 363 gebildet wurde. In diesem Beispiel kann der Halbleiterchip 328 eine obere Fläche mit elektrischen Anschlüssen umfassen, wobei die elektrischen Anschlüsse einen Teil eines horizontalen -38- -38-
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Bauteils im Halbleiterchip 328 bilden. Der Kleber 344 kann ein Epoxykleber oder jede andere geeignete Art von Kleber sein und kann gefüllt oder ungefüllt sein.
Nach dem Anbringen des Halbleiterchips 328 auf dem Substrat 363 werden 5 Verdrahtungen 329 zwischen den Leitern 324 des Substrates 363 und der oberen Fläche des Halbleiterchips 328 gebildet. Als Alternative können bei anderen Ausführungsformen der Erfindung leitfähige Clips verwendet werden.
Wie in Fig. 8D dargestellt, wird nach der Bildung der Verdrahtung 329 zwischen der 10 oberen Fläche des Halbleiterchips 328 und den Leitern 324 ein Kapselmaterial 332 über dem Halbleiterchip 328 ausgebildet, um eine Halbleiterchip-Packung 330 zu schaffen. Dies stellt ein zweites Formverfahren dar. In diesem Beispiel erstreckt sich das Kapselmaterial 332 nicht über die äußeren Ränder des Substrates 363 hinaus. Wie in früheren Ausfuhrungsformen kann das Kapselmaterial 332 dasselbe oder ein 15 unterschiedliches Material als das Formmaterial 322 sein.
Fig. 8E zeigt in perspektivischer Ansicht von unten die Halbleiterchip-Packung 330 aus Fig. 8D. Wie in Fig. 8E dargestellt ist die untere Fläche der Halbleiterchip-Packung 330 flach. Die unteren Flächen der Leiter 324 sind im Wesentlichen koplanar zu den unteren 20 Flächen des Formmaterials 322.
Fig. 9A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 320 mit einem Zwischenraum 321. Die Leiterrahmenstruktur 320 umfasst auch eine erste Fläche 320(a) und eine zweite Fläche 320(b) und Leiter 324 an gegenüberliegenden 25 Seiten des Zwischenraumes 321.
Fig. 9B zeigt die Leiterrahmenstruktur 320, nachdem der Formprozess durchgeführt wurde. Wie dargestellt füllt das gebildete Formmaterial 322 den Zwischenraum 321 und bedeckt einen Teil der ersten Fläche 320(b) der Leiterrahmenstruktur 320, um ein 30 Substrat 363 zu bilden. Das Formmaterial 322 bedeckt in diesem Beispiel jedoch nicht die erste Fläche 320(a) der Leiterrahmenstruktur 320. 39 39
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Bezugnehmend auf Fig. 9C wird nach der Bildung des Substrates 363 ein Halbleiterchip 328 mit einem Haftmittel 344 auf das Substrat 363 angebracht. Verdrahtungen 329 werden zwischen der oberen Fläche des Halbleiterchips 328 und den Leitern 324 der Leiterrahmenstruktur 320 im Substrat 363 gebildet. Wie in frühren Ausfuhrungsformen 5 können anstelle von Verdrahtungen 329 leitfahige Clips verwendet werden.
Bezugnehmend auf Fig. 9D wird nach der Anbringung des Halbleiterchips 328 auf das Substrat 363 ein Kapselmaterial 332 über dem Substrat 363 und dem Halbleiterchip 328 gebildet, um eine Halbleiterchip-Packung 330 zu bilden. Wie dargestellt, erstrecken sich 10 die Leiter 324 der Leiterrahmenstruktur 320 nicht über das Kapselmaterial 332 hinaus.
Fig. 9E zeigt in perspektivischer Ansicht von unten eine Halbleiterchip-Packung 330 aus Fig. 9D. Wie dargestellt, ragt das Formmaterial 322 aus der zweiten Fläche 320(b) der Leiterrahmenstruktur 320 hervor. 15
Fig. 10A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 320 mit einem Zwischenraum 321. Die Leiterrahmenstruktur 320 umfasst auch eine erste Fläche 320(a) und eine zweite Fläche 320(b) und Leiter 324 an gegenüberliegenden Seiten des Zwischenraumes 321. 20
Wie in Fig. 10B dargestellt, füllt ein Formmaterial 322 den Zwischenraum 321 der Leiterrahmenstruktur 320 und bedeckt auch einen Teil der ersten Fläche 320(a) der Leiterrahmenstruktur 320, um ein vorgeformtes Substrat 363 zu bilden. Das Formmaterial 322 bedeckt nicht die zweite Fläche 320(b) der Leiterrahmenstruktur 320 25 in diesem Beispiel.
Wie in Fig. IOC dargestellt, wird ein Halbleiterchip 328 auf dem Substrat 363 mit einem Haftmittel 344 angebracht. Verdrahtungen 329 oder ähnliches können gebildet werden, um die Anschlüsse (nicht dargestellt) an der oberen Fläche des Halbleiterchips 30 328 mit den Leitern 324 der Leiterrahmenstruktur 320 des Substrates 363 elektrisch zu verbinden. -40- -40- ·♦ • · * ·· : ·· ··· .· .: : :··· : :.:.··· ··* · ···*
Wie in Fig. 10D dargestellt, bedeckt ein Kapselmaterial 332 den Halbleiterchip 328 bis zu den Leitern des Substrates 363, um eine Halbleiterchip-Packung 330 zu bilden. Wie dargestellt, ist die Unterseite der Halbleiterchip-Packung 330 flach. 5 Fig. 10E zeigt in perspektivischer Ansicht von unten die in Fig. 10D dargestellte Halbleiterchip-Packung 330.
Fig. 11A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 320 mit einem Zwischenraum 321. Die Leiterrahmenstruktur 320 umfasst auch eine erste 10 Fläche 320(a) und eine zweite Fläche 320(b) und Leiter 324 an gegenüberliegenden Seiten des Zwischenraumes 321.
Fig. 11B zeigt eine seitliche Querschnittsansicht eines Substrates 363, nachdem die Leiterrahmenstruktur 320 einem Formverfahren ausgesetzt wurde. Das Substrat 363 15 umfasst ein Formmaterial 322, das den Zwischenraum 321 füllt und einen Teil der ersten und zweiten Flächen 320(a), 320(b) der Leiterrahmenstruktur 320 bedeckt.
Fig. 11C zeigt die Befestigung eines Halbleiterchips 328 auf dem Substrat 363 unter Verwendung eines Haftmittels 344. Verdrahtungen 329 oder ähnliches werden zwischen 20 der oberen Fläche des Halbleiterchips 328 und den Leitern 324 des Substrates 363 gebildet.
Wie in Fig. 1 ID dargestellt, wird dann ein Kapselmaterial 332 über dem Substrat 363 und dem Halbleiterchip 328 gebildet, um eine Halbleiterchip-Packung 330 zu bilden. 25 Wir dargestellt, ragt das Formmaterial 322 über die untere Fläche der Leiter 324 hervor.
Fig. 11E zeigt in perspektivischer Ansicht von unten die Halbleiterchip-Packung 330 aus Fig. 11D. Wie dargestellt, sind die Außenfläche des Formmaterials 322, das sich zwischen den Leitern 324 befindet, und die Außenflächen der Leiter 320 im 30 Wesentlichen koplanar. Jedoch ist der zentrale Teil des Formmaterials 322 zwischen gegenüberliegenden Sets von Leitern 324 im Bezug auf die Außenfläche der Leiter 320 erhöht. -41 - ··· -41 - ··· ···· I ···· · • · ·· ;· ··· · ♦ ·· ···· . • · · ; • ··· ··· ···
Fig. 12A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 320 mit Zwischenräumen 321. Die Leiterrahmenstruktur 320 umfasst auch eine erste Fläche 320(a) und eine zweite Fläche 320(b). Leiter 324 sind an gegenüberliegenden Seiten der Zwischenräume 321 vorgesehen. Ein zentraler Hauptteil 333 befindet sich zwischen den 5 Zwischenräumen 321.
Fig. 12B zeigt die Leiterrahmenstruktur 320 aus Fig. 12A nach der Durchführung des Formverfahrens. Wir dargestellt, wird ein Formmaterial 322 innerhalb der Zwischenräume 321 und auf zumindest einem Teil der zweiten Fläche 320(b) der 10 Leiterrahmenstruktur 320 gebildet, um ein vorgeformtes Substrat 363 gemäß einer Ausführungsform der Erfindung zu bilden. Das Formmaterial 322 umfasst einen ersten Teil 322(a) und einen zweiten Teil 322(b). Der erste Teil 322(a), der zweite Teil 322(b) und der zentrale Hauptteil 333 der Leiterrahmenstruktur 320 zwischen dem ersten und zweiten Teil 322(a), 322(b) können eine konkave Struktur 337 ausbilden. 15
Wie in Fig. 12C dargestellt, wird ein Halbleiterchip 328 auf dem Substrat 363 mit einem Haftmittel 344 befestigt. Die Oberfläche des Substrates 363, auf der der Halbleiterchip 328 befestigt wird, ist flach. Dann werden Verdrahtungen 329 (oder ähnliches) zwischen den Leitern 324 des Substrates 363 und den elektrischen 20 Anschlüssen auf der oberen Fläche des Halbleiterchips 328 gebildet.
Wie in Fig. 12D dargestellt, wird nach der Befestigung des Halbleiterchips 328 auf dem Substrat 363 ein Kapselmaterial auf dem Substrat 363 und über dem Halbleiterchip 328 gebildet, um eine Halbleiterchip-Packung 330 zu bilden. 25
Fig. 12E zeigt in perspektivischer Ansicht von unten die in Fig. 12D dargestellte Halbleiterchip-Packung 330. Wie in Fig. 12E dargestellt, umfasst das Formmaterial 322 einen Kranz aus Formmaterial 322, das den Hauptteil umgibt und eine konkave Struktur mit dem Hauptteil 333 der Leiterrahmenstruktur 320 ausbildet.
Die anhand der Figuren 6-12 beschriebenen Ausführungsformen weisen Verdrahtungen oder ähnliches auf, um die elektrischen Anschlüsse an der Oberfläche eines Halbleiterchips, die der Befestigungsfläche am vorgeformten Substrat abgewandt ist, 30 -42- • · • · • 9· • • • ••1 • • • · • Ml • · • · • • 9 · • •0· ··· • • # ·· • ··· • • • • 9* • ··· « • • •1 mit Leitern im vorgeformten Substrat elektrisch zu verbinden. Die Figuren 13-17 illustrieren, dass Ausführungsformen der Erfindung mit einem Chip des Flip-Chip Typs verwendet werden können, um eine Flip-Chip Halbleiterchip-Packung zu bilden. 5 Fig. 13A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 340 mit einem Zwischenraum 339. Die Leiterrahmenstruktur 340 umfasst auch eine erste Fläche 340(a) und eine zweite Fläche 340(b). Leiter 366 befinden sich an gegenüberliegenden Seiten des Zwischenraums 339. 10 Fig. 13B zeigt die Leiterrahmenstruktur 340 aus Fig. 13A, nachdem sie einem Formprozess ausgesetzt wurde, um ein vorgeformtes Substrat 349 zu bilden. Wie darin gezeigt, füllt das Formmaterial 342 den Zwischenraum 339, aber erstreckt sich nicht über die erste und zweite Fläche 340(a), 340(b) der Leiterrahmenstruktur 340 hinaus. Das resultierende vorgefonnte Substrat 349 besitzt gegenüberliegende planare 15 Oberflächen.
Fig. 13C zeigt einen Halbleiterchip 346 mit einer Anzahl an Löterhebungen 348. Die Löterhebungen 348 können mit elektrischen Anschlüssen in einem Halbleiterbauteil im Halbleiterchip 346 verbunden sein. 20
Die Löterhebungen 348 können jedes geeignete Lötmaterial einschließlich Pb-Sn Lötmittel, Pb-freies Lötmittel, etc., umfassen. Alternativ können leitfahige Säulen, die ein leitfähiges Material wie zum Beispiel Kupfer umfassen, anstelle oder zusätzlich zu den Löterhebungen 348 verwendet werden. 25
Wie in Fig. 13C dargestellt, wird der Halbleiterchip 346 auf das vorgeformte Substrat 349 mit einem Haftmittel 344 befestigt. Das Haftmittel kann auf dem Substrat 349 unter Verwendung eines jeden geeigneten Verfahrens einschließlich Laminieren, Aufträgen mit einem Roller, Aufträgen mit einem Schaber, etc. deponiert werden. Jeder geeignete 30 Kleber einschließlich eines Epoxyklebers kann verwendet werden.
Fig. 13D zeigt die gebildete Halbleiterchip-Packung 350, nachdem der Halbleiterchip 346 auf das Substrat 349 angebracht wurde. Wie dargestellt, füllt der Kleber 344 den ! -43- -43- ···· Ι·Μ ♦ ·# : ···· · • · ·· • · ··· · ···· · • · · ; * ··· ··· Mf
Raum zwischen dem Halbleiterchip 346 und dem vorgeformten Substrat 349 und kann teilweise außerhalb der Peripherie des Halbleiterchips 346 liegen. In der Halbleiterchip-Packung 350 verbinden die Löterhebungen 348 Anschlüsse im Halbleiterchip 346 (nicht dargestellt) mit den Leitern 366 der Leiterrahmenstruktur 340. 5
Obwohl die Figs. 13C und 13D ein Haftmittel zeigen, das zuerst auf einem Substrat deponiert wird, und ein Halbleiterchip 346 danach auf dem Substrat 349 angebracht wird, ist es selbstverständlich, dass andere Ausführungsformen möglich sind. Beispielsweise ist es möglich den Halbleiterchip 346 zuerst auf das Substrat 349 zu 10 befestigen und dann den Raum zwischen dem Halbleiterchip 346 und dem Substrat 349 mit einem Unterfütterungsmaterial zu füllen. Unterfütterungsmaterialen sind kommerziell erhältlich. In anderen Ausführungsformen ist ein Unterfütterungsmaterial oder ein zusätzlicher Kleber nicht notwendig, da das Lötmittel 348 den Halbleiterchip 346 mit dem vorgeformten Substrat 349 verbindet. 15
Fig. 13E zeigt in perspektivischer Ansicht von unten die in Fig. 13D dargestellte Halbleiterchip-Packung 350. Wie dargestellt, fallt die untere Fläche der Halbleiterchip-Packung 350 mit der zweiten Fläche 340(b) der Leiterrahmenstruktur 340 zusammen. An der Unterseite der Halbleiterchip-Packung 350 ist die Außenfläche der 20 Leiterrahmenstruktur 340 im Wesentlichen koplanar mit der Außenfläche des
Formmaterials 342.
Fig. 14A zeigt ein andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 340 mit einem Zwischenraum 339. Die Leiterrahmenstruktur 340 umfasst auch eine erste 25 Fläche 340(a) und eine zweite Fläche 340(b). Leiter 366 befinden sich an gegenüberliegenden Seiten des Zwischenraumes 339.
Fig. 14B zeigt die Leiterrahmenstruktur 340, nachdem sie einem Formprozess unterzogen wurde. Das Formmaterial 342 füllt den Zwischenraum 339 und bedeckt 30 zumindest einen Teil der zweiten Fläche 340(b) der Leiterrahmenstruktur 340, um ein vorgeformtes Substrat 349 zu bilden. Die erste Fläche 340(a) ist in dieser Ausführungsform nicht durch das Formmaterial 342 bedeckt. -44- ·· • · • · • · • · « + ·· ♦ ·· • · • · ·Μ ·*·· ··· ···· ··· ··#
Fig. 14C zeigt einen Halbleiterchip 346 mit Löterhebungen 348 wie er auf dem Substrat 349 mit einem Kleber 344 befestigt wird. Wie im vorangegangenen Ausfuhrungsbeispiel durchdringen die Löterhebungen 348 die Klebeschicht 344, um die Leiterrahmenstruktur 340 zu kontaktieren. Wie in den vorangegangenen 5 Ausfuhrungsformen können die Löterhebungen 348 jedes geeignete Lötmittel einschließlich Pb-Sn, Pb-freies Lötmittel, etc., umfassen. Leitfahige Säulen können zusätzlich oder anstelle des Lötmittels verwendet werden.
Fig. 14D zeigt die Halbleiterchip-Packung 350 nach der Befestigung des Halbleiterchips 10 346 auf dem Substrat 349. Fig. 14E zeigt in perspektivischer Ansicht von unten die in
Fig. 14D dargestellte Halbleiterchip-Packung 350. Wie in Fig. 14D und 14E dargestellt, ragt das Formmaterial 342 von der zweiten Fläche 340(b) der Leiterrahmenstruktur 340 nach unten. Wie in Fig. 14E dargestellt, ist das Formmaterial 342, das sich zwischen benachbarten Leitern 366 befindet, im Wesentlichen koplanar mit den Außenflächen der 15 Leiter 366.
Fig. 15A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 340 mit einem Zwischenraum 339. Die Leiterrahmenstruktur 340 umfasst auch eine erste Fläche 340(a) und eine zweite Fläche 340(b). Leiter 366 befinden sich an 20 gegenüberliegenden Seiten des Zwischenraumes 339.
Fig. 15B zeigt die Leiterrahmenstruktur 340, nachdem sie einen Formprozess unterzogen wurde. Das Formmaterial 342 füllt den Zwischenraum 339 und bedeckt die erste Fläche 340(a) bzw. die zweite Fläche 340(b) der Leiterrahmenstruktur 340 nicht. 25
Fig. 15C zeigt den Halbleiterchip 346 wie er auf dran Substrat 349 angebracht wird. Wie bei den vorangegangenen Ausfuhrungsformen besitzt der Halbleiterchip 346 eine Anzahl von Löterhebungen 348, die an Anschlüssen (nicht dargestellt) im Halbleiterchip 346 angebracht sind.
Wie in Fig. 15D dargestellt, kann nach dem Anbringen des Halbleiterchips 346 an dem vorgeformten Substrat 349 ein Kapselmaterial 352 über und unter dem Halbleiterchip 346 ausgebildet werden, um eine Halbleiterchip-Packung 350 zu bilden. Das 30 -45- ···· • · ··· ·♦·· φ • · • ••i ··· • · · · ··
Kapselmaterial 352 kann dieselben oder unterschiedliche Materialien zum zuvor beschriebenen Formmaterial 342 verwenden.
Fig. 15E zeigt in perspektivischer Ansicht von unten die Halbleiterchip-Packung 350. 5 Wie dargestellt, ist die Außenfläche des Formmaterials 342 im Wesentlichen koplanar mit den unteren Außenflächen der Leiter 366.
Die Halbleiterchip-Packung 350 kann umgedreht und auf einer Leiterplatte befestigt werden. Falls gewünscht kann Lötmittel auf den exponierten Flächen der Leiter 366 10 aufgebracht werden, bevor die Halbleiterchip-Packung 350 auf die Leiterplatte befestigt wird.
Anders als in den vorangegangenen Ausfuhrungsformen ist vor der Befestigung des Halbleiterchips 346 auf dem Substrat 349 keine Haftmittelschicht auf dem Substrat 349 15 vorhanden. Anstelle dessen bedeckt das Kapselmaterial 350 beide, die oberen und unteren Flächen des Halbleiterchips 346.
Fig. 16A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 340 mit einem Zwischenraum 339. Die Leiterrahmenstruktur 340 umfasst auch eine erste 20 Fläche 340(a) und eine zweite Fläche 340(b). Leiter 366 befinden sich an gegenüberliegenden Seiten des Zwischenraumes 339.
Fig. 16B zeigt die Leiterrahmenstruktur 340 nachdem sie einem Formprozess unterzogen wurde. Das Formmaterial 342 füllt den Zwischenraum 339 und bedeckt 25 zumindest einen Teil der zweiten Seite 340(b), um ein vorgeformtes Substrat 349 zu bilden.
Fig. 16C zeigt den Halbleiterchip 346 wie er auf dem vorgeformten Substrat 349 befestigt wird. Der Halbleiterchip 346 umfasst eine Vielzahl von Löterhebungen 348. 30 Die Löterhebungen 348 kontaktieren die Leiter 366 nach der Anbringung. -46- • · ···· ···· • ·· ···· ···
Wie in Fig. 16D dargestellt, kann nach der Befestigung des Halbleiterchips 346 auf dem Substrat 349 ein Kapselmaterial 352 über und unter dem Halbleiterchip 346 ausgebildet werden, um eine Halbleiterchip-Packung 350 zu schaffen. 5 Fig. 16E zeigt in perspektivischer Ansicht von unten die in Fig. 16D dargestellte Halbleiterchip-Packung 350. Wie dargestellt, ist das Formmaterial 342, das sich zwischen benachbarten Leitern 366 befindet, im Wesentlichen koplanar mit den Außenflächen dieser Leiter 366. Ein großer Teil des Formmaterials 342 ragt über die Leitern 366 hinaus. 10
Fig. 17A zeigt eine andere seitliche Querschnittsansicht einer Leiterrahmenstruktur 340 mit zumindest zwei Zwischenräumen 339. Die Leiterrahmenstruktur 340 umfasst auch eine erste Fläche 340(a) und eine zweite Fläche 340(b). Ein zentraler Hauptteil 333 befindet sich zwischen den Zwischenräumen 339. Leiter 366 erstrecken sich von den 15 Zwischenräumen 339 nach außen.
Fig. 17B zeigt die Leiterrahmenstruktur 340, nachdem sie einem Formprozess unterzogen wurde. Wie in Fig. 17B dargestellt, füllt das Formmaterial 342 die Zwischenräume 339 und bedeckt zumindest einen Teil der zweiten Fläche 340(b), um 20 ein vorgeformtes Substrat 349 zu bilden. Das Formmaterial 342 umfasst einen ersten Teil 342(a) und einen zweiten Teil 342(b), die zusammen mit einem zweiten des zentralen Hauptteiles 333 der Leiterrahmenstruktur 340 ein konkave Struktur 351 bildet.
Fig. 17C zeigt den Halbleiterchip 346 wie er auf dem Substrat 349 befestigt wird. Der 25 Halbleiterchip 346 umfasst eine Anzahl von Lötstrukturen 348, die an seiner Unterseite angebracht sind. Die Lötstrukturen 348 verbinden elektrische Anschlüsse im Halbleiterchip 348 mit den Leitern 366 der Leiterrahmenstruktur 340 elektrisch.
Wie in Fig. 17D dargestellt, kann nach der Befestigung des Halbleiterchips 346 am 30 Substrat 349 ein Kapselmaterial 352 über und unter dem Halbleiterchip 346 geformt werden, um eine Halbleiterchip-Packung 350 zu bilden. -47-
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Fig. 17E zeigt in perspektivischer Ansicht von unten die in Fig. 17D dargestellte Halbleiterchip-Packung 350. Wie in Fig. 17E dargestellt, ist um den zentralen Hauptteil 333 ein Kranz aus Formmaterial 342 ausgebildet. Zusammen bilden sie eine konkave Struktur. 5
Die anhand der Figs. 5-17 beschriebenen Ausführungsformen sorgen für eine Anzahl von Vorteilen. Erstens können die Halbleiterchip-Packungen billiger hergestellt werden, weil teure Abdeckbänder und geätzte Leiterrahmenstrukturen nicht erforderlich sind, um eine Halbleiterchip-Packung zu schaffen. In diesen Ausführungsformen werden eine 10 geätzte Leiterrahmenstruktur und ein Abdeckband nicht benötigt, um eine vorgeformtes Substrat zu bilden, weil ein Formwerkzeug mit Formelementen verwendet wird, um das vorgeformte Substrat zu bilden. In manchen Fällen kann dies die Kosten einer Halbleiterchip-Packung im Vergleich zu Halbleiterchip-Packungen, die unter Verwendung von teurem Abdeckband hergestellt werden, um 42% verringern. Zweitens 15 - wie durch viele der vorangegangenen Ausführungsformen gezeigt - können die
Halbleiterchip-Packungen größere Halbleiterchips verwenden. Wie oben illustriert, muss die Größe der Halbleiterchips nicht durch die Größe der Chipbefestigungspads in der Leiterrahmenstruktur, die im Substrat verwendet werden, beschränkt sein. Drittens ist es bei Ausführungen der Erfindung möglich, die Anzahl der Pinleiter zu erhöhen, 20 ohne die Größe der Halbleiterchip-Packung zu erhöhen. Viertens, wenn eine konkave Struktur gebildet wird, ist es möglich, die Zuverlässigkeit der Lötverbindungen zu erhöhen. Die konkaven Strukturen können Lötmittel beinhalten, das dazu verwendet wird, die gebildete Halbleiterchip-Packung auf einer Leiterplatte oder ähnlichem anzubringen. 25 IV. Design und Verfahren zur Herstellung eines Hochleistungsmoduls
Hochleistungsmodule werden in einer Vielzahl von Elektronikanwendungen verwendet. Manche Hochleistungsmodule sind „elegante“ Leistungsmodule. Diese 30 Leistungsmodule umfassen zumindest einen Leistungshalbleiterchip und zumindest einen Steuerhalbleiterchip. Der Steuerhalbleiterchip (z.B. eine Driver-integrierte Schaltung oder ein Driverchip) kann verwendet werden, um den Betrieb des Leistungshalbleiterchips zumindest teilweise zu steuern. ···· -48- ···· -48- • · • · • · • · ··· ···· β • · ··· ··· • ···
Zusätzliche Ausführungsformen sind auf Hochleistungsmodule und Verfahren zur Herstellung von Hochleistungsmodulen gerichtet. In einer Ausführungsform wird ein Substrat bereitgestellt, das eine Leiterrahmenstruktur und ein Formmaterial umfasst. 5 Eine Oberfläche des Formmaterials und der Leiterrahmenstruktur sind im Wesentlichen koplanar. Das Substrat umfasst einen ersten Chipbefestigungsbereich und einen zweiten Chipbefestigungsbereich. Ein erster Halbleiterchip wird an dem ersten
Chipbefestigungsbereich und eine zweiter Halbleiterchip an dem zweiten Chipbefestigungsbereich angebracht. Der erste Halbleiterchip kann einen 10 Leistungstransistor umfassen. Der zweite Halbleiterchip kann einen Steuerchip (oder Driver-IC oder einen Driver-integrierten Schaltkreis) umfassen. Zusätzliche Leistungstransistoren und zusätzliche elektronische Komponenten können ebenfalls in einem Hochleistungsmodul vorhanden sein. 15 Fig. 18A-1 zeigt eine Leiterrahmenstruktur 402 umfassend einen ersten Chipbefestigungsbereich 402(b)-l, einen zweiten Chipbefestigungsbereich 402(b)-2 und einen dritten Chipbefestigungsbereich 402(b)-3. Die Bereiche zwischen den verschiedenen Chipbefestigungsbereichen 402(b)-l, 402(b)-2, 402(b)-3 können durch die Erfordernisse der zu bildenden Packung in Bezug auf die Spannung definiert 20 werden.
Die Leiterrahmenstruktur 402 umfasst auch eine Anzahl von Leitern 402(a), die sich von dem ersten, zweiten und dritten Chipbefestigungsbereich 402(b)-l, 402(b)-2, 402(b)-3 weg erstrecken. In diesem Beispiel erstrecken sich die Leiter 402(a) von dem 25 ersten, zweiten und dritten Chipbefestigungsbereich 402(b)-l, 402(b)-2, 402(b)-3 weg in eine einzige Richtung. In anderen Beispielen können sie sich von den verschiedenen Chipbefestigungsbereichen in mehr als eine Richtung erstrecken. In diesem Beispiel kann der dritte Chipbefestigungsbereich 402(b)-3 einem Chip-Paddel für einen Driver-Halbleiterchip entsprechen, während die anderen Chipbefestigungsbereiche 402(b)-l, 30 402(b)-2 Chip-Paddel für Leistungshalbleiterchips entsprechen können.
Fig. 18A-2 zeigt die Rückseite der Leiterrahmenstruktur 402. Die Leiterrahmenstruktur 402 umfasst eine halb-geätzte Region 402(c)-l und eine zweite halb-geätzte Region -49- -49-
• · ··· ···· I • « • ··· 402(c)-2. In Ausführungsformen der Erfindung können die geätzten Regionen durch teilweises Ätzen durch die Dicke einer Leiterrahmenstruktur gebildet werden. Eine „halb-geätzte“ Struktur kann sich auf einen Teil einer Leiterrahmenstruktur beziehen, die dadurch gebildet wird, dass etwa die Hälfte der Dicke der Leiterrahmenstruktur 5 entfernt wird.
Die halb-geätzten Regionen 402(c)-l, 402(c)-2 können mit einem Standardätzverfahren gebildet werden. Beispielsweise können die Flächen, die den halb-geätzten Regionen 402(c)-l, 402(c)-2 entsprechen, vor dem Ätzen mit einem Material wie zum Beispiel 10 Fotolack oder einem Band (z.B. Polymidband) bedeckt werden. Dann wird Ätzmaterial (z.B. ein flüssiges Ätzmittel oder ein trockenes Ätzmittel) verwendet, um die Regionen der Leiterrahmenstruktur 402, die nicht durch das Abdeckmaterial bedeckt sind, zu ätzen. Bezugnehmend auf beide Figs. 18A-1 und 18A-2 können in diesem Beispiel der erste halb-geätzte Bereich 402(c)-l und der erste Chipbefestigungsbereich 402(b)-l Teil 15 derselben Struktur sein. Auch können in diesem Beispiel der zweite halb-geätzte Bereich 402(c)-2 und der zweite Chipbefestigungsbereich 402(b)-2 Teil derselben Struktur sein.
Fig. 18B-1 zeigt die Leiterrahmenstruktur 402 nach Durchführung des Formprozesses. 20 Nachdem ein Formprozess (z.B. ein Transferformprozess) durchgeführt wurde, wird ein Formmaterial 404 rund um die Leiterrahmenstruktur 402 geformt, wodurch ein vorgeformtes Substrat 405 gebildet wird. In einem beispielhaften Transferformprozess können Flächen der Leiterrahmenstruktur 402, die nicht durch ein Formmaterial bedeckt werden sollen, mit einem Band (z.B. Polymidband) bedeckt werden, um während des 25 Formens Mold-Bleeding zu verhindern. Nachdem die Leiterrahmenstruktur 402 mit einem Band bedeckt ist, kann Formmaterial auf der Leiterrahmenstruktur 402 deponiert werden. Das Band wird in der Folge entfernt, sodass es die zuvor bedeckten Teile der Leiterrahmenstruktur 402 durch das geformte Formmaterial hindurch freilegt. In anderen als den oben erwähnten Ausführungsformen können vorgeformte Substrate 30 unter Verwendung von Formwerkzeugen ohne Verwendung von Abdeckbändem gebildet werden. ··· · ··· ··· ··· -50- -50- • ···· ·· ι : ... ... .: : :··· : :.:.···. • * , ··· · ···
Wie dargestellt, wird das Formmaterial 404 so ausgebildet, dass die Außenflächen des Formmaterials 404 im Wesentlichen koplanar mit den Außenflächen des ersten, zweiten und dritten leitfähigen Chipbefestigungsbereichs 402(b)-l, 402(b)-2, 402(b)-3 sind. Wie in Fig. 18B-1 dargestellt, erstrecken sich die Leiter 402(a) von einem seitlichen Rand 5 des Formmaterials 404 weg. In anderen Ausführungsformen können sich die Leiter, die sich von den leitfähigen Chipbefestigungsbereichen 402(b)-l, 402(b)-2, 402(b)-3 erstrecken, von zwei oder mehreren seitlichen Rändern des Formmaterials 404 weg erstrecken. 10 Fig. 18B-2 zeigt in perspektivischer Ansicht von unten das vorgeformte Substrat 405. Wie dargestellt, sind die Außenflächen der ersten und zweiten halb-geätzten Region 402(c)-l, 402(c)-2 durch das Formmaterial 404 hindurch freigelegt.
Die vorgeformte integrierte Leiterrahmenstruktur gemäß den Ausführungsformen der 15 Erfindung zeigen weniger Durchbiegung und höhere Festigkeit im Vergleich zu manchen konventionellen Substraten. Wie aus der Beschreibung unten ersichtlich wird, ist bei Ausführungsformen der Erfindung wie SIP (System in einer Packung) Modulen keine gesonderte Wärmesenke oder ein Substrat, wie direkt angebundenes Kupfer oder isoliertes Metallsubstrat, erforderlich. Die thermische Leistungsfähigkeit der 20 Halbleiterchip-Packung kann durch Verwendung von Leiterrahmenstrukturen mit geeigneter Dicke erreicht werden. Die elektrische Verschaltung des vorgeformten Substrates kann während des Formungsablaufes definiert werden.
Wie in Fig. 18C dargestellt, sind der erste, zweite und dritte Halbleiterchip 408(a), 25 408(b), 408(c) auf dem Substrat 405 unter Verwendung eines Klebers oder anderen geeigneten Materials befestigt. Wie in früheren Ausführungsformen kann ein epoxyartiger Kleber oder jeder andere geeignete kommerziell erhältliche Kleber verwendet werden, um die Halbleiterchips 408(a), 408(b), 408(c) auf das vorgeformte Substrat 405 anzubringen.
Wie in den vorgehend beschriebenen Ausführungsformen können auch Verdrahtungen (nicht dargestellt) zwischen den Leitern 402(a) und den Anschlüssen an den oberen Flächen der Halbleitchips 408(a), 408(b), 408(c) gebildet werden, falls gewünscht. 30 ···· -51 - ···· • ···
Verdrahtungen können auch verwendet werden, um die verschiedenen Halbleiterchips miteinander zu verbinden. Beispielsweise kann der Halbleiterchip 408(b) ein Driver IC-Chip sein, während die Halbleiterchips 408(a), 408(c) Leistungs-IC-Chips sein können.
Der Driver IC-Chip kann mit dem Leistungs-IC-Chip über Drähte elektrisch verbunden 5 sein und diesen ansteuem. In anderen Ausführungsformen können andere leitfähige Strukturen wie zum Beispiel leitfahige Clips anstelle von Verdrahtungen verwendet werden.
Wie in Fig. 18D dargestellt, wird ein Kapselmaterial 410 über den ersten, zweiten und 10 dritten Halbleiterchip 408(a), 408(b), 408(c) geformt, um eine Halbleiterchip-Packung 400 zu bilden. Das Kapselmaterial 410 kann unter Verwendung eines Standardformverfahrens gebildet werden. In einer beispielhaften Halbleiterchip-Packung 400 erstrecken sich die Leiter 402(a) von nur einer Seite des Kapselmaterials 410 weg. 15
Nach der Durchführung des Verkapselungsprozesses kann die gebildete Packung zugeschnitten und zu geeigneten Dimensionen verarbeitet werden.
Die Figs. 19A und 19B zeigen Ansichten einer SPM (smart power module)-artigen 20 Packung, die unter Verwendung desselben allgemeinen Prozessablaufes, der in Bezug auf die Fig. 18A-D beschrieben wurde, hergestellt werden kann.
Fig. 19A zeigt eine perspektivische Ansicht einer Rahmenstruktur 502, die als Rahmen für ein Substrat 504 mit einer Leiterrahmenstruktur dient. Fig. 19B zeigt eine 25 Unteransicht der Rahmenstruktur 502 und des Substrates 504. Ein erster und zweiter
Halbleiterchip 506(a), 506(b) befinden sich auf dem Substrat 504. Wie zuvor 1
beschrieben, wird das Substrat 504 unter Verwendung einer Leiterrahmenstruktur I 504(a) und eines Formmaterials 504(b) gebildet. Wie in den vorangegangenen 1
Ausführungsformen können Teile der Leiterrahmenstruktur 504(a) teilweise geätzt sein 1 30 und das Formmaterial 504(a) Außenflächen aufweisen, die im Wesentlichen koplanar | mit den Außenflächen des Formmaterials 504(a) sind. fl -52- -52- ···· ···· ··· ·· · * • · · ··· • ···· . • · ! *·· · ···
Wie oben beschrieben, können Ausführungsformen der Erfindung halb oder partiell geatzte Leiterrahmenstrukturen aufweisen, die vordefinierte Chip-Paddel für Leitungsund Driver IC Halbleiterchips aufweisen. Der isolierende Abstand zwischen den Chipbefestigungspaddeln kann durch die Erfordernisse der Halbleiterchip-Packung in 5 Bezug auf die Spannung kontrolliert werden. Zusätzlich können die Leiterrahmenstrukturen vorgeformt sein und die Leiterrahmenstrukturen können hinten mit einem Band bedeckt sein, um während des Formens Mold-Bleeding zu verhindern· Auch kann die Außenfläche des Formmaterials im Wesentlichen koplanar mit den Außenflächen der Chipbefestigungspaddel im vorgeformten Substrat sein. 10
Wie oben erwähnt zeigt das vorgeformte, integrierte Leiterrahmensubstrat eine geringere Durchbiegung und eine über das gesamte Element höhere Festigkeit als andere Substrate. Zusätzlich besteht kein Erfordernis für eine zusätzliche Wärmesenke oder ein Substrat, wie direkt angebundenes Kupfer oder isoliertes Metallsubstrat, weil 15 die thermische Leistungsfähigkeit der Packung durch die Verwendung von Leiterrahmenstrukturen mit unterschiedlichen Dicken erreicht werden kann. Dickere Leiterrahmenstrukturen können verwendet werden, wenn ein höherer Wärmeübergang erwünscht ist. In Ausführungsformen der Erfindung kann eine Unteranordnung eines Panels zu einer fertigen Packungsdimension geformt werden und die fertige Packung 20 kann dann zugeschnitten und gebildet werden.
Die Halbleiterchip-Packungen, die oben beschrieben wurden, können Packungen mit hoher thermischer Effizienz sein und in Packungen wie zum Beispiel LCD (liquid crystal display) TV-Modulpackungen verwendet werden. 25 V. Substrate für Hochleistungsmodule
Andere Ausführungsformen der Erfindung sind auf vorgeformte Substrate für Halbleiterchip-Packungen, Verfahren zur Herstellung der vorgeformten Substrate und 30 Halbleiterchip-Packungen mit vorgeformten Substraten gerichtet.
In einer Ausfuhrungsform werden eine erste Leiterrahmenstruktur und eine zweite Leiterrahmenstruktur bereitgestellt. Dann werden die erste und zweite -53- -53- ···· ·· · · • · · ··· • < ►·· ··♦ • ♦··♦ a • t | ·♦♦ · ·♦·
Leiterrahmenstruktur unter Verwendung einer Haftmittelschicht aneinander befestigt. Dann wird ein Formmaterial auf die erste Leiterrahmenstruktur, die zweite Leiterrahmenstruktur oder die Haftmittelschicht aufgetragen. 5 Fig. 20A zeigt eine Oberflächenansicht eines Substrates 700 gemäß einer Ausführungsform der Erfindung. Fig. 20B zeigt in perspektivischer Ansicht von oben das in Fig. 20A dargestellte Substrat 700. In diesem Beispiel weist die obere Fläche des Substrates 700 vier leitfahige Regionen 752 auf, die getrennt und durch isolierende Regionen 754 abgegrenzt sind. Die isolierenden Regionen 754 umfassen ein 10 Formmaterial, das die Zwischenräume 758 zwischen den leitfahigen Regionen 752 auffiillt. Die leitfahigen Regionen 752 können als leitfahige Chipbefestigungsbereiche dienen. Die vier leitfahigen Regionen 752 können Teil einer einzigen Leiterrahmenstruktur sein. Wenn die Zwischenräume zwischen den vier leitfahigen Regionen 752 mit Formmaterial gefüllt sind, besitzt das Formmaterial eine 15 Außenfläche, die im Wesentlichen koplanar mit den Außenflächen der leitfahigen Regionen 752 ist. Diese Kombination kann ein vorgeformtes Substrat, wie oben beschrieben bilden.
Fig. 20C zeigt eine seitliche Querschnittsansicht des in den Fig. 20A, 20B dargestellten 20 Substrates 700. Wie in Fig. 20C dargestellt, umfasst das Substrat 700 zwei, halb-geätzte Leiterrahmenstrukturen 702, die einander zugewandt sind. Die zwei, halb-geätzten Leiterrahmenstrukturen 702 können Kupfer, eine Kupferlegierung oder jedes andere geeignete leitfahige Material umfassen. Die beiden halb-geätzten (oder partiell geätzten) Leiterrahmenstrukturen 702 können aus zwei 10-20 mil dicken Leiterrahmenstrukturen 25 gebildet sein, die jede für sich teilweise auf eine Dicke von etwa 5-10 mil an bestimmten Stellen geätzt wurde. In anderen Ausführungsformen können die Leiterrahmenstrukturen 702 eine Dicke von etwa 20-40 mil aufweisen und können halbgeätzt eine Dicke von etwa 10-20 mil an bestimmten Stellen aufweisen. Die Leiterrahmenstrukturen 702 haben vorzugsweise dieselbe Dicke und Konfiguration. 30 Jedoch ist dies nicht in allen Fällen erforderlich.
Jede Leiterrahmenstruktur 702 kann in einem vorgeformten Substrat vorgesehen sein. Die vorgeformten Substrate und ihre entsprechenden Leiterrahmenstrukturen 702 sind -54- -54- .: ···· : ···. . · ·..... .: : :··· ·*· · ··.· laminiert und verbunden mit einer Haftmittelschicht 704, die zwischen den Leiterrahmenstrukturen 702 angeordnet ist. Nach der Laminierung ist ein Sandwichverbund ausgebildet. 5 Die Haftmittelschicht 704 kann jede geeignete Form annehmen und jede geeignete Dicke aufweisen. Beispielsweise kann in manchen Ausführungsformen die Dicke der Haftmittelschicht 704 etwa 1-3 mils aufweisen. Auch die Haftmittelschicht 704 kann in Form einer kontinuierlichen oder diskontinuierlichen Schicht vorliegen. 10 Die Haftmittelschicht 704 kann jedes geeignete Material umfassen, das das zuvor beschriebene vorgeformte Substrat und die Leiterrahmenstruktur 702 miteinander verbinden kann. Zum Beispiel kann die Haftmittelschicht 704 eine Polymerschicht wie eine Polymidschicht (Polymidband) aufweisen. In anderen Ausfuhrungsformen ist es möglich, ein FR4 Laminat oder High-K Haftmittelfilme zu verwenden, um jeden CTE 15 (Koeffizient der thermischen Ausdehnungj-Mismatch zwischen der Haftmittelschicht 702 und jede Scherspannung einer Zwischenfläche zu reduzieren, wenn das gebildete vorgeformte Substrat besonders groß ist.
Die Leiterrahmenstruktur 702 und das gebildete Haftmittelschichtlaminat können 20 symmetrisch sein, um potentielle Durchbiegung zu verringern. Beispielsweise können wir in Fig. 20C dargestellt, die Regionen 702(a), die durch den zuvor beschriebenen teilweisen Ätzprozess gebildet werden, im gebildeten Substrat 700 nach innen und zueinander schauen. Die beiden Leiterrahmensubstrate 702 können auch symmetrisch geätzte Muster und ähnliche Geometrien aufweisen, sodass sie im Substrat 700 25 symmetrisch angeordnet sind.
Das Sandwichlaminat wird weiters mit einem Formmaterial 706 vorgeformt, das um die Ränder der Leiterrahmenstrukturen 702 ausgebildet wird. Das Formmaterial 706 kann ein Epoxyformmaterial oder jeden anderen geeigneten Typ von Formmaterial 30 aufweisen. Ein Transferformprozess oder ein anderer Prozess können verwendet werden, um das Formmaterial 706 um die Ränder der Leiterrahmenstrukturen 702 und die entsprechenden vorgeformten Substrate zu bilden. Zum Beispiel kann das Sandwichlaminat zwischen zwei Formelementen angeordnet werden und Formmaterial -55-
·· ··· 9 9 9 » ···· • Μ* ·♦· ·· »··· kann - wie dargestellt - unter Verwendung bestens bekannter Formprozesse geformt werden. Das Formmaterial 706 reduziert Spannungen an den freien Rändern und Zwischenflächen des gebildeten Laminats. 5 Nach dem Überformen des Sandwichlaminats mit dem Formmaterial 706 können die Flächen der leitfahigen Regionen 752 weiter verarbeitet werden, wenn erwünscht. Zum Beispiel, wenn die freiliegenden leitfahigen Regionen 752 an der Oberseite des Substrates 724 als leitfähige Chipbefestigungsbereiche für Leistungs IC Halbleiterchips verwendet werden sollen, dann können die freiliegenden Flächen der leitfahigen 10 Regionen 752 plattiert oder auf andere Weise mit einem Underbump-Verbund wie zum Beispiel Ni/Pd/Au oder anderen metallischen Schichten beschichtet werden. Solche zusätzlichen Schichten können einen lötfahigen Pad zum Löten von Halbleiterchips auf die leitfahigen Bereiche 752 bilden. In einem anderen Beispiel können, wenn die exponierten Flächen der leitfähigen Regionen 752 isoliert werden sollen, die 15 exponierten oberen Flächen der leitfahigen Regionen 752 eloxiert werden. Jede geeignete bekannte Eloxierprozress kann verwendet werden.
Fig. 20D zeigt in perspektivischer Ansicht von unten das Substrat 700, das in den vorangegangenen Figuren erläutert wurde. 20
Die Substrate 700 und 710 können in Form von Panelen wie in MLP-artigen Packungen hergestellt und danach unter Verwendun z.B. einer Wafersäge singuliert werden und dann in nachfolgenden Anordnungen verwendet werden. Wie im folgenden genauer beschrieben, können solche Amführungsformen unter Verwendung gemeinsamer 25 Leiterrahmenstrukturen für eine flexible Modulanordnung konstruiert werden. SIP (Single in line Packungen) können ebenfalls unter Verwendung solcher Ausfuhrungsformen gebildet werden.
Andere Ausführungsformen sind möglich. In den zuvor anhand der Figs. 20A-20D 30 beschriebenen Amführungsformen werden Leiterrahmenstrukturen teilweise geätzt und es werden dann Formprozesse durchgeführt um vorgeformte Substrate zu bilden. Die vorgeformten Substrate weisen Leiterrahmenstrukturen mit Außenflächen auf, die im Wesentlichen koplanar mit den Außenflächen des Formmaterials sind. Die -56- • · ·· · • · · • ···· • · ··· * ··· ···· ·«· ···· ··· ··· ··· vorgeformten Substrate werden dann mit einer Haftmittelschicht zusammen laminiert, um einen Sandwichverbund zu bilden. Der resultierende Sandwichverbund wird dann randgeformt, um ein Substrat zu bilden. 5 In anderen Ausführungen ist es jedoch möglich, zwei teilweise geätzte Leiterrahmenstrukturen zu erhalten und diese dann mit einer Haftmittelschicht zusammen zu laminieren, ohne zuerst ein vorgeformtes Substrat zu bilden. Dann können die laminierten Leiterrahmenstrukturen mit einem Formmaterial geformt werden, um ein Substrat zu bilden, das dieselbe allgemeine Konfiguration wie zuvor 10 beschrieben aufweist.
Obwohl die Verwendung von zwei teilweise geätzten Leiterrahmenstrukturen im Detail beschrieben wurde, ist es selbstverständlich, dass zwei oder mehrere geätzte Leiterrahmenstrukturen kombiniert werden können, um ein kombiniertes Substrat 15 gemäß einer Ausfuhrungsform der Erfindung zu erhalten.
Die Figs. 20E-20H illustrieren andere Substrate gemäß anderen Ausfuhrungsformen der Erfindung. 20 Fig. 20E zeigt eine Oberflächenansicht eines Substrates 710 gemäß einer
Ausfuhrungsform der Erfindung. Das Substrat 710 umfasst eine Leiterrahmenstruktur 712 (z.B. eine Kupferleiterrahmenstruktur) und ein Formmaterial 714, das die Zwischenteile der Leiterrahmenstruktur 712 füllt. Daher kann eine dicke
Leiterrahmenstruktur mit Formmaterial, wie zum Beispiel Epoxyformmaterial, 25 vorgeformt werden, um die Metailpads im Substrat 712 elektrisch zu isolieren.
Die Figs. 20F, 20G und 20H zeigen in einer seitlichen Querschnittsansicht, einer perspektivischen Ansicht von oben und einer perspektivischen Ansicht von unten das Substrat 710. Wie in Fig. 20F dargestellt ist die Dicke des Formmaterials 714 im 30 Wesentlichen gleich der Dicke der Leiterrahmenstruktur 712. Die Ränder der
Leiterrahmenstruktur 712 werden ebenso durch das Formmaterial 714 eingefasst, sodass das Formmaterial den äußeren Rand des Substrates 710 bildet. -57- ·· · · • · ·· · ί ! · · · • · · ···· • · · Λ ·* ··· · ·»« ♦··· ··· ·Μ· ··· ·· ··· ···
In Ausführungsformen der Erfindung können die zuvor beschriebenen Substrate 700, 710 unabhängig in Halbleiterchip-Packungen verwendet werden. Wie in früheren Ausführungsformen können die Halbleiterchips auf den Substraten angebracht werden. Fall erwünscht, können Eingangs- und Ausgangsanschlüsse zwischen den angebrachten 5 Halbleiterchips und dem Substrat und/oder externen Eingangs- und/oder Ausgangsquellen gebildet werden. Die gebildeten Packungen können dann auf einer Leiterplatte befestigt werden.
In anderen Ausführungsformen können Substrate 700, 702 des zuvor beschriebenen 10 Typs jedoch an Rahmenstrukturen befestigt werden, um die Substrate 700, 702 mit externen Leitern zu versehen. Diese Ausführungsformen sind in den Figs. 21 und 22 dargestellt und werden im folgenden näher beschrieben.
Fig. 21A zeigt eine Rahmenstruktur 550, die einen Rahmenteil 550(a) und eine Anzahl 15 von Leitern 550(b) umfasst. Eine zentrale Region 550(c) kann ein Substrat gemäß einer Ausführungsform der Erfindung aufiiehmen.
Jedes geeignete Substrat kann in der zentralen Region 550(c) angeordnet werden. Zum Beispiel können die Substrate, die in der zentralen Region 550(c) aufgenommen 20 werden, das Substrat 710 aus Fig. 20E oder das Substrat 700 aus Fig. 20C sein. Fig. 21B zeigt eine Draufsicht auf ein besonderes Substrat 552, das in der zentralen Region 550(c) der Rahmenstruktur 550 platziert werden kann. Fig. 21C zeigt in perspektivischer Ansicht von unten das in Fig. 21B dargestellte Substrat 552. 25 Wie in den Figs. 21B und 21E dargestellt, können eine Anzahl von Halbleiterchips 554 auf dem Substrat 552 befestigt werden, bevor oder nachdem das Substrat 552 auf die Rahmenstruktur 550 angebracht wurde. Wie oben beschrieben, kann jedes geeignete leitfahige Haftmittel verwendet werden, um die Halbleiterchips 554 an dem Substrat anzubringen. Zusätzlich können die Halbleiterchips jedes oben beschriebene Merkmal 30 aufweisen. Zum Beispiel kann zumindest einer der Halbleiterchips 554 einen Driver IC-Halbleiterchip umfassen, während zumindest einer der Halbleiterchips 554 einen Leistungs-IC-Halbleiterchips umfassen kann. Nachdem die Halbleiterchips 554 an dem Substrat 554 befestigt wurden, wird danach eine Halbleiterchipanordnung 560 gebildet. -58- ·· • · • · • · ·♦ • • ··· ·· • • • • • ··· • ···· • ♦ ··· • ··♦ ·· ··· ··· ··· ···
Wie dargestellt, kann das Substrat 552 einschließlich der Halbleiterchips 554 an die Leiter 550(b) der Rahmenstruktur 550 angebracht werden. Die unteren Flächen der Leiter 550(b) können gelötet oder auf andere Weise mit den oberen, leitfahigen Flächen 5 des Substrates 552 verbunden werden.
In einer alternativen Ausführungsform kann das Substrat 552 ohne Halbleiterchips 554 an die Leiter 550(b) der Rahmenstruktur 550 angebracht werden. Nachdem das Substrat 552 an den Leitern 550(b) der Rahmenstruktur 550 angebracht wurde, können die 10 Halbleiterchips 554 auf dem Substrat 552 befestigt werden.
Fig. 21F zeigt in perspektivischer Ansicht von unten die Halbleiterchipanordnung 560. Fig. 21G zeigt eine seitliche Querschnittsansicht einer Halbleiterchipanordnung 560. 15 Nachdem die Halbleiterchipanordnung 560 gebildet wurde, kann ein Kapselmaterial 576 über die Halbleiterchips 554 geformt werden. Fig. 22A zeigt eine seitliche Querschnittsansicht der Halbleiterchip-Packung 577. In diesem Beispiel ist die Halbleiterchip-Packung 577 eine Single-in-line Packung (SIP). Die Figs. 22B, 22C und 22D zeigen in einer perspektivischen Ansicht von oben, einer Oberflächenansicht und 20 einer perspektivischen Ansicht von oben die Halbleiterchip-Packung 577. Die resultierende Packung kann eine thermisch hochleistungsfähige Packung sein und in einer LCD TV -Modulpackung enthalten sein.
Es ist selbstverständlich, dass die oben beschriebene Technik auch verwendet werden 25 kann, um eine Dual-in-line Packung (DIP) auszubilden. Um eine Dual-in-line Packung zu bilden, würde die zuvor beschriebene Rahmenstruktur 550 zwei Sets von Leitern aufweisen, die nach innen zur zentralen Region 550(c) gewandt sind. Beide Sets von Leitern würden dann am Substrat angebracht (mit oder ohne daran befestigten Halbleiterchips) und dann würde die resultierende Anordnung wie oben beschrieben 30 verkapselt werden, um eine DIP-artige Halbleiterchip-Packung zu bilden.
Die oben beschriebenen Ausführungsformen besitzen eine Anzahl an Vorteilen gegenüber konventionellen Strukturen. Zum Beispiel sind Ausführungsformen der -59- ·· • · • · • · ·· ·· ··· • · ···· ···· ···· ··· ·· ··· ··· ···
Erfindung im Vergleich zu direkt angebundenen Kupfer(DBC)-Substraten weniger teuer, weil DBC-Substrate die Verwendung teurer Basismaterialien und hoher Prozesstemperaturen erfordern. Auch können in einem DBC-Substrat thermische Unterschiede zwischen Kupfer und Keramik im DBC hohe Spannungen in der 5 Grenzfläche induzieren und die Zuverlässigkeit der Packung in Frage stellen. Zusätzlich können die erforderlichen höheren Prozesstemperaturen, um DBC Substrate zu bilden, eine höhere Durchbiegung des Panels verursachen.
Thermal Clad Boards stellen einen anderen Typ von Substrat dar. Sie verwenden eine 10 Kombination aus Aluminium (1-1,5 mm), einem Dielektrikum (50-80 Mikrometer), Kupfer (35-400 Mikrometer) und chemischem Nickel (3-5 Mikrometer).
Ausführungsformen der Erfindung besitzen eine Anzahl von Vorteilen in Bezug auf Thermal Clad Boards. Zum Beispiel erfordern Ausführungsformen der Erfindung im 15 Vergleich zu Thermal Clad Boards weniger Schichten und sind daher kostengünstiger herzustellen. Zusätzlich besitzen Thermal Clad Boards einen höheren thermischen Widerstand als Ausfuhrungsformen der Erfindung und können mehr, auf dem CTE-Mismatch beruhende Probleme verursachen. Thermischer Mismatch kann hohe Spannungen an den Grenzflächen verursachen und Probleme in Bezug auf die 20 Zuverlässigkeit der Packung aufwerfen.
Schließlich können, wie oben gezeigt, Ausfuhrungsformen der Erfindung mit einer gemeinsamen Leiterrahmenstruktur für eine flexible Modulanordnung konstruiert werden. 25 VI. System in einer Packung umfassend einen Spannungsregulator
Viele der oben beschriebenen Ausfuhrungsformen beziehen sich auf die Formation und die Verwendung von vorgeformten Substraten in einer Halbleiterchip-Packung. Die 30 vorangegangenen Halbleiterchip-Packungsausführungsformen sind auf besondere Konfigurationen für Leistungshalbleiterchip-Packungen gerichtet Die Halbleiterchip-Packungen können mit Energieversorgem und/oder Spannungsregulatoren verwendet werden. Die unten beschriebenen Ausführungsformen können jedes der oben 60- 60- ·· • · 9 9 • · • · ·· : :*·· • * · ··· : ··,*· · - ··· · t.i ·:· ·· ···· ··· *·· beschriebenen vorgeformten Substrate verwenden oder jedes andere geeignete Substrat, das einen oder mehrere Halbleiterchips tragen kann.
Mit der Erhöhung des Bedarfs an Breitbandanwendungen werden die 5 Designerfordemisse von Mikroprozessoren komplexer. Dies hat zu einer Erhöhung der CPU Taktfrequenzen geführt und dies hat in einer Erhöhung des Energieverbrauchs resultiert. Im allgemeinen werden Spannungsregulatoren mit den folgenden zu berücksichtigenden Erfordernissen entworfen: (1) Der Spannungsregulator weist ein hohes Ansprechverhalten auf, arbeitet bei einer reduzierten Spannung und passt hohe 10 Strompegel an (z.B. von einem 1,3V und 70A Ausgang zu einem 0,8V und 150A Ausgang); und (2) der Spannungsregulator besitzt erhöhte Effizienz bei höheren Schaltfrequenzen, um jegliche Leistungsverluste auf geringem Niveau zu halten.
Um einen Spannungsregulator kombiniert mit Hochfrequenz- und Hocheffizienzbetrieb 15 zu schaffen, ist es wünschenswert, jeden einzelnen Bauteil, die in den LeistungsMOSFETS inkorporiert sind, zu verbessern und auch die parasitäre Induktivität der Verdrahtung zwischen den Bauteilen zu verringern. Durch die Integration eines Driver ICs und High- und Low-Side-LeistungsMOSFETS in eine einzelne Packung kann eine wesentliche Steigerung in der Effizienz mit signifikanter 20 Miniaturisierung erreicht werden.
Konventionelle Packungen für synchrone Buckkonverter oder ähnliches besitzen üblicherweise drei Chip-Paddel jeweils für einen Driver IC, einen High-Side-MOSFETchip und einen Low-Side-MOSFETchip. In einer konventionellen Packung ist 25 die High-Side-MOSFET-Source mit einer Low-Side-MOSFET-Drain über Verdrahtungen verbunden. Dies verursacht hohe parasitäre Induktivität. Zusätzlich wird die Verbindung in konventionellen Packungen zwischen dem Driver IC und der High-und Low-Side-MOSFET-Gate, -Source und -Drain ebenfalls unter Verwendung von Verdrahtungen durchgeführt. Die Verwendung individueller Paddel erfordert die 30 Verwendung längerer Drähte. Solche Faktoren verringern die Hochfrequenz-Leistungseffizienz und die thermische Leistungsfähigkeit von konventionellen Packungen. Im allgemeinen besitzen Multichip-Paddelpackungen einen geringeren Packungszuverlässigkeitsgrad als Ausführungsformen der Erfindung. -61 - ·· • ♦ V · • · • · ·· .: : :··· .: ···· : ; :.. • · « f ··· · ··· • I ·♦· Mt
Ein synchroner Buckkonverter kann einen Driver IC, einen High-Side-Leistungs MOSFET und einen Low-Side-LeistungsMOSFET verwenden. Fig. 23 zeigt ein vereinfachtes schematisches Diagramm eines typischen synchronen Buckkonverters. 5 Synchrone Buckkonverter (SBC) 670 umfassen einen High-Side-Metalloxidhalbleiterfeldeffekttransistor (MOSFET) 672 und einen Low-Side-MOSFET 674. Die Drain D des Low-Side-MOSFET 674 ist elektrisch mit der Source S des High-Side-MOSFET 672 verbunden. Die meisten kommerziell erzeugten MOSFETs sind vertikale Bauteile und sind so gepackt, dass die externen Anschlusspunkte zum Gate, 10 zur Drain und zur Source auf derselben geographischen Ebene des Bauteils vorgesehen sind.
Die Verbindung zwischen der Source S und der Drain D des High- und Low-Side-MOSFETs 672 und 674 im SBC 670 weisen wünschenswerter Weise sehr geringe 15 Induktivität auf, um den SBC 670 bei moderaten bis hohen Betriebs-/Schaltffequenzen verwenden zu können. Dort wo MOSFETs 672 und 674 als diskrete Bauteile konfiguriert werden, wird das Design des Schaltkreislayouts vom SBC 670 wünschenswerter Weise optimiert, um parasitäre Induktivitäten zu verringern. Alternativ dazu können SBC 670 als voll integrierte synchrone Buckkonverter in einem 20 einzelnen Konverter in einer einzigen Packungen konfiguriert werden und der vom Design her ausgelegt ist, um parasitäre Induktivitäten in der Verbindung zwischen der Source S und der Drain D des High- und Low-Side-MOSFETs 672 und 674 zu verringern. Solche voll integrierten Bauteile tendieren jedoch ganz dazu, Applikationsund/oder designspezifische Bauteile zu sein, die oft nicht kompatibel mit anderen 25 Applikationen und/oder Designs sind. Weiters sind die Leiterplattenpfade/Leiter, die die MOSFETs verbinden, üblicherweise nicht gut geeignet, moderate bis hohe Strompegel zu leiten.
In Ausführungsformen der Erfindung kann eine neue duale gemeinsame Paddelpackung 30 (z.B. eine 9x5 mm - 26-Pin zweitseitig flache, anschlussfreie Packung) die Probleme der konventionellen Packungen lösen. Ausführungsformen der Erfindung können folgende Merkmale aufweisen: -62- ·· .: : :··· ··· · ···* ·· ···· ··· ···... • Ein Driver IC, ein High-Side-MOSFET und ein Low-Side-MOSFET können sich ein gemeinsames Paddel teilen. 5 10 15 • Der High-Side-MOSFET kann in Art eines Flip-Chips auf den Chip-Paddel befestigt werden, während für den Low-Side-MOSFET in konventioneller Weise ein konventionelles weiches Lötmittelchipbefestigungsmaterial verwenden werden kann. • Die Source des High-Side-MOSFET ist daher automatisch mit der Drain des Low-Side-MOSFET über den Chipbefestigungspaddel verbunden. • Die Drain des High-Side-MOSFET kann mit externen Pins mit einem oder mehreren Metallstreifen-Clipverbindungen oder einer oder mehreren Drahtverbindungen verbunden werden. • Der Driver IC kann auch zwischen dem High- und dem Low-Side-MOSFET situiert werden, um Drahtlänge zu reduzieren. • Der Driver IC verwendet ein nicht leitfahiges Chipbefestigungsmaterial, um ihn von den MOSFETs zu isolieren. • Die Packungen gemäß Ausführungsformen der Erfindung besitzen eine kleinere Basisfläche (z.B. 70%) und eine kleinere Pinanzahl (z.B. 26) im Vergleich zu konventionellen Packungen wie zum Beispiel 8x8 QFN Packungen. 20 Ein beispielhaftes Verfahren gemäß einer Ausführungsform der Erfindung umfasst das Bereitstellen eines Substrates, das eine leitfähige Chipbefestigungsfläche umfasst, und das Anbringen eines High-Side-Transistors, der einen High-Side-Transistoreingang aufweist, auf das Substrat. Der High-Side-Transistoreingang ist mit der leitfähigen Chipbefestigungsfläche verbunden. Ein Low-Side-Transistor, der einen Low-Side-25 Transistorausgang aufweist, ist ebenfalls auf dem Substrat angebracht. Der Low-Side-Transistoreingang ist mit der leitfahigen Chipbefestigungsfläche verbunden.
Fig. 24A zeigt eine seitliche Querschnittsansicht einer Halbleiterchip-Packung 600 gemäß einer Ausführungsform der Erfindung. Die Halbleiterchip-Packung 600 weist 30 einen Low-Side-Transistor 606, einen High-Side-Transistor 602 und einen Steuerchip 604 auf, die auf einem Substrat 610 angebracht sind. 63 ·· • · • · • · • · ··
Fig. 24B zeigt eine Oberflächenansicht der in Fig. 24A dargestellten Halbleiterchip-Packung 600. Fig. 24C zeigt in perspektivischer Ansicht die in Fig. 24A dargestellte Halbleiterchip-Packung 600. Bezugnehmend auf beide Figs. 24B und 24C besitzt die Halbleiterchip-Packung 600 einen Low-Side-Transistorchip 606, einen High-Side-5 Transistorchip 602 und einen Steuerchip 604, die auf dem Substrat 610 angebracht sind. Der High-Side-Transistor im High-Side-Transistorchip 602 und der Low-Side-Transistor im Low-Side-Transistorchip 606 können Leistungstransistoren wie zum Beispiel vertikale LeistungsMOSFETs sein. Vertikale LeistungsMOSFET-Chips wurden oben näher beschrieben. 10
In diesem Beispiel umfasst das Substrat 610 High- Side- Sourceleiter 610(c), einen High-Side-Gateleiter 610(h), eine leitfahige Chipbefestigungsfläche 610(g), einen Low-Side-Soruceleiter 610(a) und Steuerleitungen 610(b). Das Substrat 610 kann wie oben beschrieben ein vorgeformtes Substrat sein, kann eine einzelne, leitfahige 15 Leiterrahmenstruktur sein oder kann eine andere geeignete Struktur sein. Die leitfahige Chipbefestigungsfläche 610(g) kann einen Teil der Fläche des Substrates 610 oder die gesamte obere Fläche des Substrates 610 einnehmen.
Es kann eine Anzahl von Verbindungen zum High-Side-MOSFET-Chip 602 geben. 20 Zum Beispiel ist ein Drainclip 612 an der Drainregion im High-Side-MOSFET-Chip 602 angebracht. Eine Anzahl von Lötstrukturen 622(a) kann verwendet werden, um die Drainregion im High-Side-MOSFET-Chip 602 mit dem Drainclip 612 elektrisch und mechanisch zu verbinden. Ein oder mehrere Draindrähte können in diesem Beispiel anstelle oder zusätzlich zum Drainclip 612 verwendet werden. 25
Wie in Fig. 24B dargestellt, ist die Gateregion im High-Side-MOSFET-Chip 602 mit einem Gateleiter 610(h) gekoppelt. Eine Lötstruktur 622(b) kann den Gateleiter 610(h) mit der Gateregion im High-Side-MOSFET-Chip 602 koppeln. Die Sourceregion im High-Side-MOSFET-Chip 602 ist mit der leitfähigen Chipbefestigungsfläche 610(g) 30 verbunden. Lötmittel (nicht dargestellt) kann ebenfalls verwendet werden, um die Sourceregion im High-Side-MOSFET-Chip 602 mit der leitfahigen Chipbefestigungsfläche 610(g) zu verbinden. « * -64- • t
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Es kann auch eine Anzahl von Verbindungen zum Low-Side-MOSFET Chip 606 geben. Zum Beispiel können Sourcedrähte 616(a) die Sourceregion im Low-Side-MOSFET-Chip 606 mit den Sourceleitem 610(a) des Substrates 610 verbinden. Als Alternative könnte(n) ein oder mehrere Sourceclip(s) anstelle von oder zusätzlich zu den 5 Sourcedrähten 616(a) verwendet werden. Die Sourcedrähte 616(a) können Kupfer, Gold oder jedes andere geeignete Material umfassen. Die Gateregion des Low-Side-MOSFET-Chips 606 ist mit einem Draht 616(c) mit dem Steuerchip 604 verbunden.
Die Drainregion des Low-Side-MOSFET-Chip 606 ist mit der leitfahigen 10 Chipbefestigungsfläche 610(g) des Substrates 610 durch ein leitfahiges
Chipbefestigungsmaterial wie zum Beispiel Lötmittel oder ähnliches verbunden. Auf Blei basierende oder bleifreie Lötmittel können verwendet werden, um die Drainregion des Low-Side-MOSFET-Chip 606 an der Chipbefestigungsfläche 610(g) anzubringen. 15 Der Steuerchip 604 ist ebenfalls auf der leitfahigen Chipbefestigungsfläche 610(g) des Substrates 610 angebracht, kann aber elektrisch vom Substrat 610 isoliert sein. Eine Anzahl von Verdrahtungen 616(e) kann Anschlüsse im Steuerchip 604 verbinden, um die Leiter 610(b) zu steuern. Ein Draht 602(d) kann auch einen Anschluss im Steuerchip 604 mit der leitfahigen Chipbefestigungsfläche 610(g) verbinden. In manchen Fällen 20 können leitfähige Clips anstelle von Verbindungsdrähten verwendet werden.
Fig. 24D zeigt eine Unteransicht des Substrates 610. Wie in Fig. 24D dargestellt, kann die Unterseite des Subtrates 610 halb-geätzte Teile 610(i) aufweisen. 25 Fig. 24E zeigt eine perspektivische Ansicht der Halbleiterchip-Packung 600.
Fig. 25 zeigt eine seitliche Querschnittsansicht eines Substrates 610 gemäß einer anderen Ausführungsform der Erfindung. Das Substrat 610 umfasst eine Aussparung 690, die mit Formmaterial 692 gefüllt ist. Ein Steuerchip 604 ist auf der Oberseite des 30 Formmaterials 692 vorgesehen. Das Formmaterial 692 isoliert den Steuerchip 604 von den leitfahigen Teilen des Substrates 610 elektrisch. Wie in früheren Ausführungsformen befinden sich ein Low-Side-MOSFET-Chip 606 und ein High-Side-MOSFET-Chip 602 auf dem Substrat 610. -65- • · ·· · · ·· φ • · · · · ·♦♦ · ··· • · · ··♦♦ ♦ ♦ · • ♦ ♦ · ♦ · · ♦ ♦ ♦·· · ··· ··· ···
Die Aussparung 690 kann durch Ätzen, Fräsen oder ähnliches gebildet werden. Das Fomunaterial 692 kann in der Aussparung deponiert und in der Folge ausgehärtet oder verfestigt werden. 5
Die in Fig. 25 dargestellte Ausführungsform besitzt eine Anzahl von Vorteilen. Zum Beispiel isoliert das Fomunaterial 692 den Steuerchip 604 vom High- und Low-Side-Chip 602, 606 ohne die Höhe der gebildeten Halbleiterchip-Packung zu vergrößern. 10 Die Ausführungsformen, die oben beschrieben wurden, besitzen eine Anzahl von Vorteilen. Solche Vorteile beinhalten eine kleinere Basisfläche und bessere thermische und elektrische Leistungsfähigkeit. Solche Ausführungsfoimen können in einer Vielzahl von Packungskonfigurationen verwendet werden einschließlich Single-in-line-Packungen und Dual-in-line-Packungen. 15
Jede der oben beschriebenen Ausfuhrungsformen und/oder jede Merkmale daraus können mit jeder/jeden anderen Ausführungsform(en) und/oder Merkmal(en) kombiniert werden, ohne vom Bereich der Erfindung abzuweichen. Zum Beispiel ist es selbstverständlich, dass, obwohl „System in einer Packung“-artigen Modulen nicht im 20 besonderen im Bezug auf die Ausfuhrungsformen aus den Figs. 1-2 beschrieben wurden, solche Ausfuhrungsformen für „Systeme in einer Packung“-artigen Modulen verwendet werden können, ohne vom Geist und vom Bereich der Erfindung abzuweichen. 25 Die obige Beschreibung ist illustrativ und nicht beschränkend. Viele Varianten der Erfindung werden dem Fachmann nach Durchsicht der Offenbarung ersichtlich. Der Bereich der Erfindung sollte daher nicht mit Bezugnahme auf die obige Beschreibung bestimmt werden, sondern anstelle dessen mit Bezugnahme auf die aufrechten Ansprüche zusammen mit dem vollen Bereich der Äquivalente.
Jede Bezugnahme auf Positionen wie zum Beispiel „oben“, „unten“, „obere“, „untere“, etc. beziehen sich auf die Figuren und wurden zur einfacheren Illustration verwendet, 30 • · ······ -66- • · · · · · sollen aber nicht beschränkend sein. Sie sind nicht dazu geeignet, absolute Positionen anzugeben.
Die oben beschriebenen Halbleiterchip-Packungen können in jedem geeigneten 5 elektrischen Gerät verwendet werden. Zum Beispiel können sie in Personal Computern, Servercomputem, Mobiltelefonen, Haushaltsgeräten, etc. verwendet werden.
Eine Rezitation von „ein“, „einer“ oder „der“ soll heißen „ein oder mehrere“ es sei denn es wurde im besonderen auf das Gegenteil hingewiesen. 10
Alle Patente, Patentanmeldungen, Publikationen und Beschreibungen, die hier erwähnt wurden, werden durch Bezugnahme in ihrer Gänze für alle Zwecke inkorporiert. Keine stellt Stand der Technik dar. 15

Claims (129)

  1. -67- •·Ρ49β*67 Patentansprüche 1. Verfahren umfassend: 5 Erhalten eines vorgeformten Substrates, das eine Leiterrahmenstruktur und ein Formmaterial aufweist, wobei die Leiterrahmenstruktur einen ersten leitfahigen Teil, einen zweiten leitfahigen Teil und einen Zwischenteil zwischen dem ersten leitfahigen Teil und dem zweiten leitfahigen Teil umfasst; Schneiden des Zwischenteils, um den ersten leitfahigen Teil vom zweiten leitfahigen 10 Teil elektrisch zu isolieren; Anbringen eines Halbleiterchips auf das Substrat; und elektrisches Verbinden des ersten und zweiten leitfahigen Teils mit dem Halbleiterchip.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Zwischenteil unter 15 Verwendung eines Ätzvorganges gebildet wird.
  3. 3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Oberflächen des ersten und zweiten leitfahigen Teils im Wesentlichen koplanar zur Außenfläche des Formmaterials sind. 20
  4. 4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das elektrische Verbinden des ersten leitfahigen Teils und des zweiten leitfähigen Teils mit dem Halbleiterchip eine Verdrahtung des ersten leitfahigen Teils mit dem Halbleiterchip und eine Verdrahtung des zweiten leitfahigen Teils mit dem Halbleiterchip umfasst. 25
  5. 5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass zum Schneiden des Zwischenteils das Schneiden die Verwendung einer Säge, eines Lasers oder eines Wasseijets umfasst.
  6. 6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach dem Anbringen des Chips auf dem Halbleitersubstrat der Halbleiterchips unter Verwendung eines Kapselmaterials eingekapselt wird, wobei das Kapselmaterial einen Bereich zwischen dem ersten leitfahigen Teil und dem zweiten leitfahigen Teil füllt.
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  7. 7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass sich das vorgeformte Substrat in einem Array von vorgeformten Substraten befindet.
  8. 8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass sich die leitfahigen Teile nicht über das Formmaterial hinaus erstrecken.
  9. 9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der angebrachte Halbleiterchip mit zumindest einem Teil des ersten leitfahigen Teiles überlappt. 10
  10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Leiterrahmenstruktur einen leitfahigen zentralen Teil innerhalb eines Bereiches umfasst, der durch eine Vielzahl von ersten leitfahigen Teilen definiert wird.
  11. 11. Halbleiterchip-Packung umfassend: ein vorgeformtes Substrat, das eine Leiterrahmenstruktur und ein Formmaterial aufweist, wobei die Leiterrahmenstruktur einen ersten leitfahigen Teil, einen zweiten leitfahigen Teil und eine Aussparung zwischen dem ersten leitfahigen Teil und dem zweiten leitfähigen Teil aufweist; 20 einen Halbleiterchip auf dem vorgeformten Substrat; und ein Kapselmaterial, das den Halbleiterchip bedeckt und die Aussparung zwischen dem ersten leitfahigen Teil und dem zweiten leitfahigen Teil füllt.
  12. 12. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass der 25 Halbleiterchip einen LeistungsMOSFET umfasst.
  13. 13. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass der Halbleiterchip ein vertikales Bauteil umfasst.
  14. 14. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass der Halbleiterchip eine erste, vom Substrat abgewandte Fläche und eine zweite, dem Substrat nahe Fläche aufweist, wobei die Packung weiters eine Verdrahtung umfasst, die die erste Fläche des Chips mit dem Substrat verbindet. -69- -69- ···· • ···· ·· · · ·· · • · t ··· · ··· ·· • ···· · · · • · · · · ··· · ··· ··· ···
  15. 15. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass sich der Halbleiterchip direkt über einem isolierten Teil des Substrates befindet.
  16. 16. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass die Halbleiterchip-Packung keine Leiter aufweist, die sich seitlich vom Kapselmaterial weg erstrecken.
  17. 17. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass die 10 Aussparung durch Schneiden gebildet wird.
  18. 18. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass die Aussparung durch Schneiden unter Verwendung einer Säge, eines Lasers, oder eines Wasseqets gebildet wird. 15
  19. 19. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass der angebrachte Halbleiterchip mit zumindest einem Teil des ersten leitfahigen Teils überlappt.
  20. 20. Halbleiterchip-Packung nach Anspruch 11, dadurch gekennzeichnet, dass die Leiterrahmenstruktur weiters einen leitfahigen zentralen Teil innerhalb eines Bereiches umfasst, der durch eine Vielzahl von ersten leitfahigen Teilen definiert wird.
  21. 21. Verfahren umfassend: 25 Erhalten eines vorgeformten Substrates, das eine erste Fläche und eine zweite Fläche aufweist, wobei das vorgeformte Substrat eine Leiterrahmenstruktur und ein Formmaterial umfasst, und wobei die Leiterrahmenstruktur einen Padbereich umfasst, wobei eine Außenfläche des Padbereiches und eine Außenfläche des Formmaterials im Wesentlichen koplanar sind und mit der zweiten Fläche des vorgeformten Substrates 30 zusammenfallen; und Anbringen von zumindest zwei Halbleiterchips auf die erste Fläche des vorgeformten Substrates. -70- • · • · ···· »··· ··· ··· • « • ···
  22. 22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass die Leiterrahmenstruktur eine Vielzahl von leitfähigen Bereichen aufweist, wobei die Vielzahl von leitfahigen Bereichen an den Randbereichen des Substrates angeordnet sind. 5
  23. 23. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass zumindest zwei Halbleiterchips unter Verwendung von Lötmittel befestigt werden.
  24. 24. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass die zumindest zwei 10 Halbleiterchips unter Verwendung eines Klebers befestigt werden.
  25. 25. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass die Leiterrahmenstruktur einen Chipbefestigungsbereich aufweist, wobei der Chipbefestigungsbereich mit der ersten Fläche des Substrates zusammenfallt und 15 zumindest einer der Chips auf dem Chipbefestigungsbereich angeordnet ist.
  26. 26. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass die Leiterrahmenstruktur Kupfer umfasst.
  27. 27. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass das Substrat keine Leiter aufweist, die sich seitlich über das Formmaterial hinaus erstrecken.
  28. 28. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass zumindest einer der Halbleiterchips einen vertikalen Bauteil umfasst. 25
  29. 29. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass zumindest einer der Chips einen vertikalen MOSFET umfasst.
  30. 30. Verfahren nach Anspruch 21, dadurch gekennzeichnet, dass die 30 Leiterrahmenstruktur eine Vielzahl von leitfahigen Bereichen aufweist, wobei die Vielzahl an leitfahigen Bereichen an den Randbereichen des Substrats angeordnet sind und wobei das Verfahren weiters die Verdrahtung der Chips mit den leitfahigen Bereichen umfasst. -71 - -71 - ···· • ···· • · t β ····· · ··· • · · · · ··· · ··· • · · ···· · • · · · · · · ·· ··· · ··· ··· ···
  31. 31. Halbleiterchip-Packung umfassend: ein vorgeformtes Substrat mit einer ersten Fläche und einer zweiten Fläche, wobei das vorgeformte Substrat eine Leiterrahmenstruktur und ein Formmaterial umfasst, und 5 wobei die Leiterrahmenstruktur einen Padbereich umfasst, wobei eine Außenfläche des Padbereiches und eine Außenfläche des Formmaterials im Wesentlichen koplanar sind und mit der zweiten Fläche des vorgeformten Substrats zusammenfallen; und zumindest zwei Halbleiterchips, die mit der ersten Fläche des vorgeformten Substrates verbunden sind. 10
  32. 32. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass die Leiterrahmenstruktur eine Vielzahl von leitfähigen Bereichen umfasst, wobei die Vielzahl an leitfahigen Bereichen an den Randbereichen des Substrates angeordnet sind.
  33. 33. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass die zumindest zwei Halbleiterchips unter Verwendung von Lötmittel angebracht werden.
  34. 34. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass die zumindest zwei Halbleiterchips unter Verwendung eines Kleber am Substrat angebracht 20 werden.
  35. 35. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass die Leiterrahmenstruktur einen Chipbefestigungsbereich aufweist, wobei der Chipbefestigungsbereich mit der ersten Fläche des Substrates zusammenfällt und 25 zumindest einer der Chips auf dem Chipbefestigungsbereich angeordnet ist.
  36. 36. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass die Leiterrahmenstruktur Kupfer umfasst.
  37. 37. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass das Substrat keine Leiter aufweist, die sich seitlich über das Formmaterial hinaus erstrecken. ·· • • ···· • ···· • • ·· • · ·· • • · • • · ··· • ··· • · • ···· • • • • • · • • ·· ··· • ··· ··· ···
  38. 38. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass zumindest einer der Halbleiterchips einen vertikalen Bauteil umfasst.
  39. 39. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass zumindest 5 einer der Chips einen vertikalen MOSFET umfasst.
  40. 40. Halbleiterchip-Packung nach Anspruch 31, dadurch gekennzeichnet, dass die Leiterrahmenstruktur eine Vielzahl von leitfahigen Bereichen umfasst, wobei die Vielzahl von leitfahigen Bereichen an den Randbereichen des Substrates angeordnet 10 sind und wobei das Verfahren weiters die Verdrahtung der Chips mit den leitfahigen Bereichen umfasst. 4L Verfahren zur Bildung einer Halbleiterchip-Packung, wobei das Verfahren umfasst: das Bilden eines Substrates, wobei die Bildung eines Substrates (i) das Anordnen einer 15 Leiterrahmenstruktur zwischen zumindest einem ersten Formelement und einem zweiten Formelement, (ii) das Kontaktieren der Leiterrahmenstruktur mit dem ersten und dem zweiten Formelement, und (iii) das Ausbilden eines Formmaterials rund um die Leiterrahmenstruktur umfasst; das Anbringen eines Halbleiterchips auf das Substrat; und 20 das Verkapseln des Halbleiterchips in einem Kapselmaterial.
  41. 42. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass der Halbleiterchip unter Verwendung eines Klebers auf dem Substrat angebracht wird.
  42. 43. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass der Halbleiterchip einen LeistungsMOSFET umfasst.
  43. 44. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass das gebildete Substrat zwei konkave Strukturen an entgegengesetzten Seiten des Substrates aufweist. 30
  44. 45. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass das Formmaterial eine Dicke aufweist, die gleich der Dicke der Leiterrahmenstruktur ist. ·· • · ···· • ···· • · ·· · · ·· · • · • · · ··· • ··· • · • ···· · • • · • · · • · ·· ··· · ··· ··· ♦··
  45. 46. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass das gebildete Substrat eine konkave Struktur an einer Seite des Substrates aufweist.
  46. 47. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass sich die 5 Leiterrahmenstruktur in einem Array von Leiterrahmenstrukturen befindet und dass das Verfahren nach dem Verkapseln weiters umfasst: das Trennen der Leiterrahmenstrukturen im Array, um individuelle Chip-Packungen zu bilden.
  47. 48. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass die Leiterrahmenstruktur Kupfer umfasst.
  48. 49. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass es weiters das Bilden von Verdrahtungen umfasst, die den Halbleiterchip mit Leitern in der 15 Leiterrahmenstruktur verbindet.
  49. 50. Verfahren nach Anspruch 41, dadurch gekennzeichnet, dass eine Halbleiterchip-Packung nach dem Einkapseln keine Leiter aufweist, die sich über das Kapselmaterial hinaus erstrecken. 20
  50. 51. Halbleiterchip-Packung umfassend: ein Substrat, wobei die Bildung eines Substrates eine Leiterrahmenstruktur und ein Formmaterial umfasst, und wobei das Substrat zumindest eine konkave Struktur ausbildet; und 25 einen Halbleiterchip auf dem Substrat.
  51. 52. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet, dass sie weiters ein Kapselmaterial über dem Halbleiterchip umfasst.
  52. 53. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet, dass sie weiters Verdrahtungen aufweist, die zwischen dem Halbleiterchip und der Leiterrahmenstruktur im Substrat ausgebildet sind. • · • · MM • ···· • · ·· · · ·· • • · • · · ··· • ··· • · • ···· • • · • · · • • ·· ··· · ··· • M ···
  53. 54. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet, dass das Substrat zwei konkave Strukturen aufweist, die an entgegengesetzten Seiten des Substrates angeordnet sind.
  54. 55. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet, dass die konkave Struktur durch erhöhte Wände des Formmaterials und eine Fläche der Leiterrahmenstruktur gebildet wird.
  55. 56. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet, dass der 10 Halbleiterchip einen Leistungstransistor umfasst.
  56. 57. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet dass der Halbleiterchip einen LeistungsMOSFET umfasst.
  57. 58. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet, dass die Leiterrahmenstruktur Kupfer umfasst.
  58. 59. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet, dass der Halbleiterchip ein erster Halbleiterchip ist und dass die Halbleiterchip-Packung weiters 20 einen zweiten Halbleiterchip auf dem Substrat umfasst.
  59. 60. Halbleiterchip-Packung nach Anspruch 51, dadurch gekennzeichnet, dass sie weiters ein Kapselmaterial auf dem Halbleiterchip umfasst und dass sich die Leiter der Leiterrahmenstruktur nicht über das Kapselmaterial hinaus erstrecken. 25
  60. 61. Verfahren umfassend: Erhalten eines Substrates, das eine Leiterrahmenstruktur und ein Formmaterial umfasst, wobei eine Fläche des Formmaterials und die Leiterrahmenstruktur im Wesentlichen koplanar sind, und wobei das Substrat einen ersten Chipbefestigungsbereich und einen 30 zweiten Chipbefestigungsbereich umfasst; das Anbringen eines ersten Halbleiterchips auf den ersten Chipbefestigungsbereich; und das Anbringen eines zweiten Halbleiterchips auf den zweiten Chipbefestigungsbereich. ·· • • ···· • ···· • • ·· • · ·· · ♦ • • • · ··· • ··· • • • ··*· • · • • • • · • · ·· ··· • ··· ······
  61. 62. Verfahren nach Anspruch 61, dadurch gekennzeichnet, dass der erste Halbleiterchip einen Driver IC und der zweite Halbleiterchip einen Leistungstransistor umfasst.
  62. 63. Verfahren nach Anspruch 61, dadurch gekennzeichnet, dass das Verfahren weiters 5 das Anbringen eines dritten Halbleiterchips auf das Substrat umfasst.
  63. 64. Verfahren nach Anspruch 61, dadurch gekennzeichnet, dass das Verfahren weiters das Verkapseln des ersten und zweiten Halbleiterchips unter Verwendung eines Kapselmaterials umfasst. 10
  64. 65. Verfahren nach Anspruch 61, dadurch gekennzeichnet, dass die Leiterrahmenstruktur Kupfer umfasst.
  65. 66. Verfahren nach Anspruch 61, dadurch gekennzeichnet, dass es weiters das Bilden 15 des Substrates umfasst, wobei das Bilden des Substrates ein teilweises Ätzen der Leiterrahmenstruktur und danach das Formen des Formmaterials um die Leiterrahmenstruktur umfasst, derart, dass eine nicht geätzte Fläche im Wesentlichen koplanar zur Außenfläche des geformten Formmaterials ist.
  66. 67. Verfahren nach Anspruch 61, dadurch gekennzeichnet, dass es weiters das Bilden des Substrates umfasst, wobei das Bilden des Substrates ein teilweises Ätzen der Leiterrahmenstruktur; das Bedecken der nicht geätzten Flächen der Leiterrahmenstruktur mit einem Band und danach das Formen des Formmaterials um die Leiterrahmenstruktur umfasst derart, dass eine nicht geätzte Fläche im Wesentlichen 25 koplanar mit einer Außenfläche des geformten Formmaterials ist.
  67. 68. Verfahren nach Anspruch 61, dadurch gekennzeichnet, dass der Chip einen vertikalen Bauteil umfasst.
  68. 69. Verfahren nach Anspruch 61, dadurch gekennzeichnet, dass zumindest einer der Chips einen LeistungsMOSFET umfasst. -76- -76- Μ·« • ·#·· ·· · • ··· • . • · ··· ··· ·· · · • · ·· · · • · ······ • · · *»·· • · · · ·· ··· · Μ·
  69. 70. Verfahren nach Anspruch 51, dadurch gekennzeichnet, dass die Leiterrahmenstruktur eine Vielzahl von Leitern aufweist, die sich seitlich über eine Seitenaußenfläche des Formmaterials im Substrat erstrecken.
  70. 71. Halbleiterchip-Packung umfassend: ein Substrat, das eine Leiterrahmenstruktur und ein Formmaterial umfasst, wobei eine Fläche des Formmaterials und die Leiterrahmenstruktur im Wesentlichen koplanar sind und wobei das Substrat einen ersten Chipbefestigungsbereich und einen zweiten Chipbefestigungsbereich umfasst; 10 einen ersten Halbleiterchip auf dem ersten Chipbefestigungsbereich; und einen zweiten Halbleiterchip auf dem zweiten Chipbefestigungsbereich.
  71. 72. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass der erste Halbleiterchip einen Driver IC umfasst und dass der zweite Halbleiterchip einen 15 Leistungstransistor umfasst.
  72. 73. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass sie weiters einen dritten Halbleiterchip, der auf dem Substrat angebracht ist, umfasst.
  73. 74. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass sie weiters ein Kapselmaterial umfasst, das den ersten und zweiten Halbleiterchip verkapselt.
  74. 75. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass die Leiterrahmenstruktur Kupfer umfasst. 25
  75. 76. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass das Substrat eine teilweise geätzte Struktur umfasst und dass das Formmaterial um die Leiterrahmenstruktur derart angeordnet ist, dass eine nicht geätzte Fläche im Wesentlichen koplanar zur Außenfläche des geformten Formmaterials ist. 30
  76. 77. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass das Substrat eine teilweise geätzte Struktur aufweist und dass das Formmaterial um die Leiterrahmenstruktur derart angeordnet ist, dass eine nicht geätzte Fläche im ·· • • ···· • ···· • · ·· ♦ · ·· • • » • • · ··♦ • ··· • · • ···· • • · ♦ • ♦ • • ·· ··· • ·«· ··· ··· Wesentlichen koplanar zur Außenfläche des geformten Formmaterials ist und dass die Leiterrahmenstruktur Kupfer umfasst.
  77. 78. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass zumindest 5 einer der Chips einen vertikalen Bauteil umfasst.
  78. 79. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass zumindest einer der Chips einen LeistungsMOSFET umfasst.
  79. 80. Halbleiterchip-Packung nach Anspruch 71, dadurch gekennzeichnet, dass die Leiterrahmenstruktur eine Vielzahl von Leitern umfasst, die sich seitlich über eine Seitenaußenfläche des Formmaterials in das Substrat erstrecken.
  80. 81. Verfahren zur Herstellung eines Substrates für eine Halbleiterchip-Packung, wobei 15 das Verfahren umfasst: Erhalten einer ersten Leiterrahmenstruktur und einer zweiten Leiterrahmenstruktur, Anbringen der ersten und zweiten Leiterrahmenstruktur aneinander unter Verwendung einer Klebeschicht; und das Aufbringen eines Formmaterials auf die erste Leiterrahmenstruktur, die zweite 20 Leiterrahmenstruktur oder die Klebeschicht.
  81. 82. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass das Aufbringen des Formmaterials auf die erste Leiterrahmenstruktur, die zweite Leiterrahmenstruktur und die Klebeschicht das Aufbringen des Formmaterials auf die erste Leiterrahmenstruktur, 25 die zweite Leiterrahmenstruktur und die Klebeschicht umfasst.
  82. 83. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass die erste Leiterrahmenstruktur teilweise geätzt ist und die zweite Leiterrahmenstruktur teilweise geätzt ist. 30
  83. 84. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass die Klebeschicht in Form eines Polymerfilmes ausgebildet ist. -78- • · · · • · • · • · • ♦ • • · · · · • · • • · · · • · • • • · ··· • ···
  84. 85. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass die Klebeschicht in Form eines Polymidfilmes ausgebildet ist.
  85. 86. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass die erste 5 Leiterrahmenstruktur und die zweite Leiterrahmenstruktur symmetrisch an den entgegengesetzten Seiten der Klebeschicht angeordnet sind.
  86. 87. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass die erste und zweite Leiterrahmenstruktur Aussparungen aufweisen und dass die Aussparungen in der ersten 10 und zweiten Leiterrahmenstruktur mit Formmaterial gefüllt sind und dass Ränder der ersten und zweiten Leiterrahmen mit dem Formmaterial bedeckt sind.
  87. 88. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass das Formmaterial im Substrat eine Außenfläche aufweist, die im Wesentlichen koplanar zur Außenfläche der 15 ersten Leiteirahmenstruktur oder der zweiten Leiterrahmenstruktur ist.
  88. 89. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass das Formmaterial im Substrat Außenflächen aufweist, die im Wesentlichen koplanar zu den Außenflächen der ersten Leiterrahmenstruktur und der zweiten Leiterrahmenstruktur sind. 20
  89. 90. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass die erste und zweite Leiterrahmenstruktur Kupfer umfassen.
  90. 91. Substrat für eine Halbleiterchip-Packung, wobei das Substrat umfasst: 25 eine erste Leiterrahmenstruktur; eine zweite Leiterrahmenstruktur; und eine Klebeschicht, die die erste und zweite Leiterrahmenstruktur miteinander verklebt; und ein Formmaterial auf der ersten Leiterrahmenstruktur, der zweiten Leiterrahmenstruktur 30 oder der Klebeschicht. -79- ♦ · ·
  91. 92. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass sich das Formmaterial auf der ersten Leiterrahmenstruktur, der zweiten Leiterrahmenstruktur und der Klebeschicht befindet.
  92. 93. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass die erste Leiterrahmenstruktur teilweise geätzt ist und die zweite Leiterrahmenstruktur teilweise geätzt ist.
  93. 94. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass die Klebeschicht in Form 10 eines Polymerfilmes ausgebildet ist.
  94. 95. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass die erste und die zweite Leiterrahmenstruktur Kupfer umfassen.
  95. 96. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass die Klebeschicht in Form eines Polyimidfilmes ausgebildet ist.
  96. 97. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass das Formmaterial im Substrat eine Außenfläche aufweist, die im Wesentlichen koplanar mit einer 20 Außenfläche der ersten Leiterrahmenstruktur oder der zweiten Leiterrahmenstruktur ist.
  97. 98. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass die erste und die zweite Leiterrahmenstruktur Aussparungen umfassen, und dass die Aussparungen in der ersten und der zweiten Leiterrahmenstruktur mit dem Formmaterial gefüllt sind und dass die 25 Ränder des ersten und zweiten Leiterrahmens mit dem Formmaterial bedeckt sind.
  98. 99. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass das Formmaterial in dem Substrat Außenflächen aufweist, die im Wesentlichen koplanar zu den Außenflächen der ersten Leiterrahmenstruktur und der zweiten Leiterrahmenstruktur sind. 30
  99. 100. Substrat nach Anspruch 91, dadurch gekennzeichnet, dass die erste Leiterrahmenstruktur und die zweite Leiterrahmenstruktur symmetrisch an den entgegengesetzten Seiten der Klebeschicht angeordnet sind. -80- • · ···· • ···· • · • ·'· ·
  100. 101. Verfahren zur Bildung einer Halbleiterchip-Packung umfassend: Erhalten eines vorgeformten Substrates, das eine Leiterrahmenstruktur und ein Formmaterial umfasst, wobei eine Außenfläche der Leiterrahmenstruktur und eine 5 Außenfläche des Formmaterials im Wesentlichen koplanar sind; Anbringen des Substrates an eine Rahmenstruktur, die Leiter umfasst; und Anbringen eines Chips auf das Substrat.
  101. 102. Verfahren nach Anspruch 101, dadurch gekennzeichnet, dass die 10 Leiterrahmenstruktur Kupfer umfasst.
  102. 103. Verfahren nach Anspruch 101, dadurch gekennzeichnet, dass es weiters das Bilden eines Formmaterials um das angebrachte Substrat und das Trennen der Leiter von der Rahmenstruktur umfasst. 15
  103. 104. Verfahren nach Anspruch 101, dadurch gekennzeichnet, dass es weiters das Anbringen einer Vielzahl von Chips auf das Substrat umfasst, bevor oder nachdem das Substrat an der Rahmenstruktur angebracht wurde.
  104. 105. Verfahren nach Anspruch 101, dadurch gekennzeichnet, dass, nachdem das Substrat an die Rahmenstruktur angebracht wurde, das Substrat in Bezug auf einen großen Teil der Rahmenstruktur herabgesetzt wird.
  105. 106. Halbleiterchip-Packung umfassend: 25 ein vorgeformtes Substrat, das eine Leiterrahmenstruktur und ein Formmaterial umfasst, wobei eine Außenfläche der Leiterrahmenstruktur und eine Außenfläche des Formmaterials im Wesentlichen koplanar sind; und einen Halbleiterchip auf dem vorgeformten Substrat; Leiter, die auf das vorgeformte Substrat angebracht sind, wobei die Leiter getrennt aus 30 dem vorgeformten Substrat gebildet wurden.
  106. 107. Halbleiterchip-Packung nach Ansprach 106, dadurch gekennzeichnet, dass die Leiterrahmenstruktur Kupfer umfasst. • · · · • · · ·
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  107. 108. Halbleiterchip-Packung nach Anspruch 106, dadurch gekennzeichnet, dass das Formmaterial entgegengesetzte Flächen aufweist, die im Wesentlichen koplanar mit den entgegengesetzten Flächen der Leiterrahmenstruktur sind. 5
  108. 109. Halbleiterchip-Packung nach Anspruch 106, dadurch gekennzeichnet, dass die Leiter an dem vorgeformten Substrat durch Lötmittel oder eine Schweißverbindung angebracht sind.
  109. 110. Halbleiterchip-Packung nach Anspruch 106, dadurch gekennzeichnet, dass der Halbleiterchip einen vertikalen Bauteil umfasst.
  110. 111. Verfahren umfassend: Erhalten eines Substrats, das eine leitfahige Chipbefestigungsfläche umfasst; 15 Anbringen eines High-Side-Transistors, der einen High-Side-Transistoreingang zum Substrat aufweist, wobei der High-Side-Transistoreingang mit der leitfähigen Chipbefestigungsfläche verbunden ist; und Anbringen eines Low-Side-Transistors, der einen Low-Side-Transistorausgang zum Substrat aufweist, wobei der Low-Side-Transistoreingang mit der leitfahigen 20 Chipbefestigungsfläche verbunden ist.
  111. 112. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass es weiters umfasst: das Bilden eines Kapselmaterials, das um den High-Side-Transistor und den Low-Side-Transistor gebildet wird. 25
  112. 113. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass der High-Side-Transistor ein High-Side-MOSFET und der High-Side-Transistoreingang eine High-Side-Transistorsource Verbindung ist.
  113. 114. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass der Low-Side- Transistor ein Low-Side-MOSFET ist und der Low-Side-Transistorausgang eine Low-Side-Transistordrain Verbindung ist. -82-
  114. 115. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass sich der High-Side-Transistor in einem ersten Chip und der Low-Side-Transistor in einem zweiten Chip befindet.
  115. 116. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass es weiters das Befestigen eines Steuerchips umfasst, der auf dem Substrat befestigt ist.
  116. 117. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass das Substrat ein Formmaterial umfasst, das eine Außenfläche aufweist, die im Wesentlichen koplanar 10 zur leitfahigen Chipbefestigungsfläche ist.
  117. 118. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass die leitfahige Chipbefestigungsfläche Teil eines Leiterrahmens ist.
  118. 119. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass der High-Side- Transistor einen High-Side-Transistorausgang aufweist, wobei der High-Side-Transistorausgang von der leitfahigen Chipbefestigungsfläche abgewandt ist und der High-Side-Transistoreingang in der Nähe zur leitfahigen Chipbefestigungsfläche ist und dass die Packung weiters einen Clip oder eine Verdrahtung umfasst, die den High-Side-20 Transistorausgang mit externen Leitern verbindet und dass der High- und Low-Side-Transistor beide LeistungsMOSFETs sind.
  119. 120. Verfahren nach Anspruch 111, dadurch gekennzeichnet, dass es weiters das Anbringen eines Steuerchips an das Substrat umfasst und dass die leitfahige 25 Chipbefestigungsfläche Teil einer Leiterrahmenstruktur ist.
  120. 121. Halbleiterbauteil-Packung umfassend: ein Substrat, das eine leitfahige Chipbefestigungsfläche umfasst; einen High-Side-Transistor, der einen High-Side-Transistoreingang umfasst, wobei der 30 High-Side-Transistoreingang mit der leitfähigen Chipbefestigungsfläche verbunden ist; und einen Low-Side-Transistor, der eine Low-Side-Transistorausgang umfasst, wobei der Low-Side-Transi storeingang mit der leitfahigen Chipbefestigungsfläche verbunden ist. -83- ····
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  121. 122. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass sie weitres umfasst: ein Kapselmaterial, das um den High-Side-Transistor und den Low-Side-Transistor 5 ausgebildet ist.
  122. 123. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass der High-Side-Transistor ein High-Side-MOSFET und der High-Side-Transistoreingang eine High-Side-Transistorsource Verbindung ist. 10
  123. 124. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass der Low-Side-Transistor ein Low-Side-MOSFET und der Low-Side-Transistorausgang eine Low-Side-Transistordrain Verbindung ist.
  124. 125. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass der High-Side-Transistor ein High-Side-MOSFET ist und der Low-Side-Transistor ein Low-Side-MOSFET und der Low-Side-Transistorausgang eine Low-Side-Transistordrain Verbindung ist.
  125. 126. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass sie weiters einen Steuerchip, der auf dem Substrat befestigt ist, umfasst.
  126. 127. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass die leitfähige Chipbefestigungsfläche Teil eines Leiterrahmens ist. 25
  127. 128. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass das Substrat ein Formmaterial aufweist, dass eine Außenfläche aufweist, die im Wesentlichen koplanar zur leitfahigen Chipbefestigungsfläche ist.
  128. 129. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass der High-Side-Transistor einen High-Side-Transistorausgang aufweist, wobei der High-Side-Transistorausgang von der leitfahigen Chipbefestigungsfläche abgewandt ist und der High-Side-Transistoreingang in der Nähe zur leitfahigen Chipbefestigungsfläche ist,
    -84-
    ···· und wobei die Packung weites einen Clip oder eine Verdrahtung umfasst, die den High-Side-Transistorausgang mit externen Leitern verbindet.
  129. 130. Halbleiterchip-Packung nach Anspruch 121, dadurch gekennzeichnet, dass der 5 High-Side-Transistor einen High-Side-Transistorausgang aufweist, wobei der High-Side-Transistorausgang von der leitfähigen Chipbefestigungsfläche abgewandt ist und der High-Side-Transistoreingang in der Nähe zur leitfahigen Chipbefestigungsfläche ist und dass die Packung weiters einen Clip oder eine Verdrahtung umfasst, die den High-Side-Transistorausgang mit externen Leitern verbindet und dass der High- und Low-Side-Transistor jeweils LeistungsMOSFETs sind. 10
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