KR101298225B1 - 반도체 다이 패키지 및 그의 제조 방법 - Google Patents

반도체 다이 패키지 및 그의 제조 방법 Download PDF

Info

Publication number
KR101298225B1
KR101298225B1 KR1020077030001A KR20077030001A KR101298225B1 KR 101298225 B1 KR101298225 B1 KR 101298225B1 KR 1020077030001 A KR1020077030001 A KR 1020077030001A KR 20077030001 A KR20077030001 A KR 20077030001A KR 101298225 B1 KR101298225 B1 KR 101298225B1
Authority
KR
South Korea
Prior art keywords
delete delete
substrate
die
semiconductor die
lead frame
Prior art date
Application number
KR1020077030001A
Other languages
English (en)
Other versions
KR20080031204A (ko
Inventor
오섭 전
윤화 최
분 후안 구이
마리아 크리스티나 비. 에스타치오
데이비드 청
탄 타이크 켕
시백 남
라제브 조쉬
충-린 우
벤카트 아이어
레이 윕 림
병옥 이
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20080031204A publication Critical patent/KR20080031204A/ko
Application granted granted Critical
Publication of KR101298225B1 publication Critical patent/KR101298225B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/456—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45669—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8501—Cleaning, e.g. oxide removal step, desmearing
    • H01L2224/85013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Abstract

리드 프레임 구조물과 몰딩 물질을 포함하는 프리몰딩된 기판을 포함하는 반도체 다이 패키지가 제공된다. 상기 리드 프레임 구조물은 제 1 전도부, 제 2 전도부 및 패드 영역을 갖는다. 상기 제 1 전도부와 상기 제 2 전도부 사이에 공동이 위치한다. 봉지 물질이 상기 프리몰딩된 기판 위의 반도체 다이를 덮는다. 상기 패드 영역과 상기 몰딩 물질의 외측 표면은 실질적으로 동일 평면상에 있고 상기 프리몰딩된 기판의 표면과 일치한다.

Description

반도체 다이 패키지 및 그의 제조 방법{Semiconductor die package and method for making the same}
<관련 출원의 상호 참조>
본 특허 출원은 다음의 2005년 7월 22일에 출원된 미합중국 가출원 제60/701,781호;, 2005년 6월 30일에 출원된 제60/696,320호, 2005년 6월 30일에 출원된 제60/696,027호, 2005년 6월 30일에 출원된 제60/696,350호, 2005년 7월 22일에 출원된 제60/702,076호, 2005년 6월 30일에 출원된 제60/696,305호, 및 2005년 12월 21일에 출원된 제60/753,040호의 정규 출원이며, 이들의 우선권을 주장한다. 이들 미합중국 가출원들은 모든 목적에서 그 전체가 여기에 인용되어 통합된다.
다양한 반도체 다이 패키지가 알려져 있다.
이러한 패키지들은 유용하지만 개선의 여지가 있다. 예를 들면, 위에서 설명한 패키지들의 많은 것들이 제조하기 어렵거나 및/또는 비용이 많이 든다.
따라서, 개선된 반도체 다이 패키지, 반도체 다이 패키지의 제조 방법, 이러한 다이 패키지의 부품, 이러한 반도체 다이 패키지를 이용한 전기 조립체를 제공하면 바람직할 것이다. 이러한 개선된 반도체 다이 패키지들은 바람직하게 제조 비용이 더 저렴하거나 및/또는 기능적으로 우수할 것이다.
본 발명의 구현예들은 반도체 다이 패키지, 반도체 다이 패키지의 제조 방법 및 상기 반도체 다이 패키지를 포함하는 전기 조립체에 관한 것이다.
본 발명의 일 구현예는 리드 프레임 구조물과 몰딩 물질을 포함하고, 상기 리드 프레임 구조물이 제 1 전도부, 제 2 전도부 및 상기 제 1 전도부와 상기 제 2 전도부 사이의 중간부를 포함하는 프리 몰딩된(premolded) 기판을 얻는 단계; 상기 제 1 전도부와 상기 제 2 전도부를 전기적으로 분리하기 위하여 상기 중간부를 절단하는 단계; 상기 기판에 반도체 다이를 부착하는 단계; 및 상기 반도체 다이에 상기 제 1 전도부와 상기 제 2 전도부를 전기적으로 결합하는 단계를 포함하는 방법에 관한 것이다.
본 발명의 다른 구현예는 리드 프레임 구조물과 몰딩 물질을 포함하고, 상기 리드 프레임 구조물은 제 1 전도부, 제 2 전도부 및 상기 제 1 전도부와 상기 제 2 전도부 사이의 공동(cavity)을 포함하는 프리몰딩된(premolded) 기판; 상기 프리몰딩된 기판 위의 반도체 다이; 및 상기 반도체 다이를 덮고 상기 제 1 전도부와 상기 제 2 전도부 사이의 공동을 채우는 봉지 물질을 포함하는 반도체 다이 패키지에 관한 것이다.
본 발명의 다른 구현예는 제 1 표면과 제 2 표면을 포함하는 프리몰딩된(premolded) 기판으로서, 상기 프리몰딩된 기판이 리드 프레임 구조물과 몰딩 물질을 포함하고, 상기 리드 프레임 구조물이 패드 영역을 포함하며, 상기 패드 영역의 외측 표면과 상기 몰딩 물질의 외측 표면이 실질적으로 동일 평면 상에 있고 상기 프리몰딩된 기판의 제 2 표면과 일치하는 프리몰딩된 기판을 얻는 단계; 및 상기 프리몰딩된 기판의 제 1 표면에 적어도 두 개의 반도체 다이들을 부착하는 단계를 포함하는 방법에 관한 것이다.
본 발명의 다른 구현예는 제 1 표면과 제 2 표면을 포함하는 프리몰딩된(premolded) 기판으로서, 상기 프리몰딩된 기판이 리드 프레임 구조물과 몰딩 물질을 포함하고, 상기 리드 프레임 구조물이 패드 영역을 포함하며, 상기 패드 영역의 외측 표면과 상기 몰딩 물질의 외측 표면이 실질적으로 동일 평면 상에 있고 상기 프리몰딩된 기판의 제 2 표면과 일치하는 프리몰딩된 기판; 및 상기 프리몰딩된 기판의 제 1 표면에 결합된 적어도 두 개의 반도체 다이들을 포함하는 반도체 다이 패키지에 관한 것이다.
본 발명의 다른 구현예는, 기판을 형성하는 단계로서, (i) 적어도 제 1 몰딩 다이와 제 2 몰딩 다이 사이에 리드 프레임 구조물을 위치시키는 단계, (ii) 상기 리드 프레임 구조물을 상기 제 1 몰딩 다이와 상기 제 2 몰딩 다이와 접촉시키는 단계, 및 (iii) 상기 리드 프레임 구조물 주위에 몰딩 물질을 형성하는 단계를 포함하는 기판을 형성하는 단계; 상기 기판에 반도체 다이를 부착하는 단계; 및 상기 반도체 다이를 봉지 물질 내에 봉지하는 단계를 포함하는 반도체 다이 패키지의 형성 방법에 관한 것이다.
본 발명의 다른 구현예는, 기판으로서, 리드 프레임 구조물과 몰딩 물질을 포함하는 기판을 형성하고, 적어도 하나의 오목(concave) 구조를 형성하는 기판; 및 상기 기판 위의 반도체 다이를 포함하는 반도체 다이 패키지에 관한 것이다.
본 발명의 다른 구현예는 리드 프레임 구조물과 몰딩 물질을 포함하는 기판으로서, 상기 몰딩 물질과 상기 리드 프레임 구조물의 표면이 실질적으로 동일 평면 상에 있고, 제 1 다이 부착 영역과 제 2 다이 부착 영역을 포함하는 기판을 얻는 단계; 상기 제 1 다이 부착 영역에 제 1 반도체 다이를 부착하는 단계; 및 상기 제 2 다이 부착 영역에 제 2 반도체 다이를 부착하는 단계를 포함하는 방법에 관한 것이다.
본 발명의 다른 구현예는 리드 프레임 구조물과 몰딩 물질을 포함하는 기판으로서, 상기 몰딩 물질과 상기 리드 프레임 구조물의 표면이 실질적으로 동일 평면 상에 있고, 제 1 다이 부착 영역과 제 2 다이 부착 영역을 포함하는 기판; 상기 제 1 다이 부착 영역 위의 제 1 반도체 다이; 및 상기 제 2 다이 부착 영역 위의 제 2 반도체 다이를 포함하는 반도체 다이 패키지에 관한 것이다.
본 발명의 다른 구현예는 제 1 리드 프레임 구조물과 제 2 리드 프레임 구조물을 얻는 단계; 부착층을 이용하여 상기 제 1 리드 프레임 구조물과 상기 제 2 리드 프레임 구조물을 서로 부착하는 단계; 상기 제 1 리드 프레임 구조물, 상기 제 2 리드 프레임 구조물 또는 상기 부착층에 몰딩 물질을 적용하는 단계를 포함하는 반도체 다이 패키지용 기판의 제조 방법에 관한 것이다.
본 발명의 다른 구현예는 리드 프레임 구조물과 몰딩 물질을 포함하고 상기 리드 프레임의 외부 표면과 상기 몰딩 물질의 외부 표면이 실질적으로 동일 평면 상에 있는 프리몰딩된(premolded) 기판; 상기 프리몰딩된 기판 위의 반도체 다이; 및 상기 프리몰딩된 기판에 부착되고, 상기 프리몰딩된 기판과 별도로(separately) 형성된 리드를 포함하는 반도체 다이 패키지에 관한 것이다.
본 발명의 다른 구현예는 전도성 다이 부착 표면을 포함하는 기판을 얻는 단계; 상기 전도성 다이 부착 표면과 결합된 상측 트랜지스터(high side transistor) 입력을 포함하는 상측 트랜지스터를 상기 기판에 부착하는 단계; 및 하측 트랜지스터(low side transistor) 입력이 상기 전도성 다이 부착 표면과 결합되고 하측 트랜지스터 출력을 포함하는 하측 트랜지스터를 상기 기판에 부착하는 단계를 포함하는 방법에 관한 것이다.
본 발명의 다른 구현예는 전도성 다이 부착 표면을 포함하는 기판; 상측 트랜지스터 입력을 포함하는 상측 트랜지스터로서, 상기 상측 트랜지스터 입력이 상기 전도성 다이 부착 표면과 결합된 상측 트랜지스터; 및 하측 트랜지스터 출력을 포함하는 하측 트랜지스터로서, 상기 하측 트랜지스터 입력이 상기 전도성 다이 부착 표면과 결합된 하측 트랜지스터를 포함하는 반도체 소자 패키지에 관한 것이다.
본 발명의 이들 및 다른 구현예들은 이하에서 상세히 설명된다.
도 1a 내지 도 1h는 본 발명의 일 구현예에 따라 반도체 다이 패키지를 형성하는 동안의 구성부품의 측단면을 나타낸다.
도 1i는 본 발명의 일 구현예에 따른 반도체 다이 패키지의 하부를 나타낸 도면이다.
도 1j는 제조되는 동안 기판의 조립체의 평면도이다.
도 1k는 참조 그루브를 포함하는 레일의 측단면도이다.
도 1l은 절단선을 나타낸 기판의 평면도이다.
도 2a는 본 발명의 일 구현예에 따른 반도체 다이 패키지의 저면도이다.
도 2b는 도 2a에 나타낸 반도체 다이 패키지의 측단면도를 나타낸다.
도 2c는 본 발명의 일 구현예에 따른 리드 프레임 구조물의 저면도를 나타낸다.
도 2d는 본 발명의 다른 구현예에 따른 반도체 다이 패키지의 저면도를 나타낸다.
도 2e는 본 발명의 다른 구현예에 따른 다른 반도체 다이 패키지의 측단면도를 나타낸다.
도 3a 내지 도 3c는 반도체 다이 패키지가 조립될 때의 평면도를 나타낸다.
도 3d는 반도체 다이 패키지의 저면도를 나타낸다.
도 3e는 본 발명의 일 구현예에 따른 기판의 측단면도를 나타낸다.
도 4a 내지 도 4c는 본 발명의 일 구현예에 따른 다른 반도체 다이 패키지의 평면도를 나타낸다.
도 4d는 본 발명의 구현예에 따른 기판의 저면도를 나타낸다.
도 4e는 본 발명의 구현예에 따른 기판의 측단면도를 나타낸다.
도 5는 리드 프레임 구조물 배열의 사시도를 나타낸다.
도 6a 내지 도 6i는 다이 패키지가 형성될 때의 사시도를 나타낸다.
도 7a 내지 도 7c는 다른 반도체 다이 패키지가 형성될 때 측단면도를 나타낸다.
도 7d는 도 7a 내지 도 7c에 나타낸 공정을 이용하여 형성된 반도체 다이 패키지의 사시도를 나타낸다.
도 8a 내지 도 8d는 다른 반도체 다이 패키지가 형성될 때의 측단면도를 나타낸다.
도 8e는 도 8a 내지 도 8d에 나타낸 공정을 이용하여 형성되는 반도체 다이 패키지의 사시도를 나타낸다.
도 9a 내지 도 9d는 다른 반도체 다이 패키지가 형성될 때의 측단면도를 나타낸다.
도 9e는 본 발명의 일 구현예에 따른 다른 반도체 다이 패키지의 사시도를 나타낸다.
도 10a 내지 도 10d는 다른 반도체 다이 패키지가 형성될 때의 단면도를 나타낸다.
도 10e는 본 발명의 일 구현예에 따른 다른 반도체 다이 패키지의 사시도를 나타낸다.
도 11a 내지 도 11d는 다른 반도체 다이 패키지가 형성될 때의 단면도를 나타낸다.
도 11e는 상기 반도체 다이 패키지의 하부 사시도를 나타낸다.
도 12a 내지 도 12d는 다른 반도체 다이 패키지가 형성될 때의 단면도를 나타낸다.
도 12e는 도 12d에 나타낸 반도체 다이 패키지의 하부 사시도를 나타낸다.
도 13a 내지 도 13d는 다른 반도체 다이 패키지가 형성될 때의 단면도를 나타낸다.
도 13e는 도 13d에 나타낸 반도체 다이 패키지의 하부 사시도를 나타낸다.
도 14a 내지 도 14d는 다른 반도체 다이 패키지가 형성될 때의 단면도를 나타낸다.
도 14e는 도 14d에 나타낸 반도체 다이 패키지의 사시도를 나타낸다.
도 15a 내지 도 15d는 다른 반도체 다이 패키지가 형성될 때의 단면도를 나타낸다.
도 15e는 도 15d에 나타낸 반도체 다이 패키지의 하부 사시도를 나타낸다.
도 16a 내지 도 16d는 다른 반도체 다이 패키지가 형성될 때의 단면도를 나타낸다.
도 16e는 도 16d에 나타낸 반도체 다이 패키지의 하부 사시도를 나타낸다.
도 17a 내지 도 17d는 다른 반도체 다이 패키지가 형성될 때의 단면도를 나타낸다.
도 17e는 도 17d에 나타낸 반도체 다이 패키지의 하부 사시도를 나타낸다.
도 18a-1은 리드 프레임 구조물의 하부 사시도이다.
도 18a-2는 부분적으로 식각된 리드 프레임 구조물의 상부 사시도이다.
도 18b-1은 프리몰딩된 기판의 하부 사시도이다.
도 18b-2는 프리몰딩된 기판의 상부 사시도이다.
도 18c는 자신의 위에 반도체 다이들이 장착된 프리몰딩된 기판의 상부 사시 도이다.
도 18d는 프리몰딩된 기판을 포함하는 반도체 다이 패키지의 상부 사시도이다.
도 19a는 자신의 위에 반도체 다이들을 포함하는 프리몰딩된 리드 프레임 구조물의 상부 사시도이다.
도 19b는 도 18a의 프리몰딩된 리드 프레임 구조물의 하부 사시도이다.
도 20a는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 평면도이다.
도 20b는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 상부 사시도를 나타낸다.
도 20c는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 측단면도를 나타낸다.
도 20d는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 하부 사시도이다.
도 20e는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 평면도이다.
도 20f는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 측단면도이다.
도 20g는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 상부 사시도이다.
도 20h는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 하부 사시도이다.
도 21a는 프레임 구조물의 상부 사시도이다.
도 21b 및 도 21c는 본 발명의 일 구현예에 따른 프리몰딩된 기판의 사시도이다.
도 21d 및 도 21e는 프레임에 장착된 프리몰딩된 기판의 상부 사시도를 나타 낸다. 반도체 다이들이 상기 프리몰딩된 기판 위에 장착된다.
도 21f는 프레임에 장착된 프리몰딩된 기판의 하부 사시도를 나타낸다.
도 21g는 프레임에 장착된 프리몰딩된 기판의 측면도를 나타낸다.
도 22a 내지 도 22d는 본 발명의 일 구현예에 따른 몰딩된 다이 패키지의 측단면도, 후면 사시도, 상부 사시도 및 정면 사시도를 각각 나타낸다.
도 23은 도 24c에 나타낸 패키지에 대응되는 동기형 벅 컨버터에 대한 회로도이다.
도 24a는 본 발명의 일 구현예에 따른 반도체 다이 패키지의 측면도를 나타낸다.
도 24b는 본 발명의 일 구현예에 따른 반도체 다이 패키지의 평면도를 나타낸다.
도 24c는 본 발명의 일 구현예에 따른 반도체 다이 패키지의 사시도를 나타낸다.
도 24d는 리드 프레임 구조물의 하부 사시도이다.
도 24e는 본 발명의 일구현예에 따른 반도체 다이 패키지의 측면 사시도이다.
도 25는 본 발명의 다른 구현예의 측면도를 나타낸다. 본 구현예에서, 몰딩 물질이 리드 프레임 내에 증착되고, 상기 리드 프레임 구조물의 전도성 영역으로부터 칩을 분리한다.
본 발명의 구현예들은 반도체 다이 패키지 및 반도체 다이 패키지의 제조 방법에 관한 것이다. 본 발명의 일 구현예에 따른 반도체 다이 패키지는 기판 및 상기 기판 위에 탑재된 반도체 다이를 포함한다. 상기 반도체 다이는 상기 기판에 접착성 물질 또는 다른 적절한 부착 물질을 이용하여 상기 기판에 부착될 수 있다. 상기 반도체 다이 패키지에서, 상기 반도체 다이의 하부 표면 및/또는 상부 표면은 상기 기판의 전도성 영역과 전기적으로 결합될 수 있다. 봉지 물질(encapsulating material)이 상기 반도체 다이를 봉지할 수 있다. 이하에서 상세히 설명될 것인 바와 같이, 본 발명의 일 구현예에 따른 상기 기판은 상이한 구현예에서 상이한 구성을 가질 수 있다.
상기 기판은 적합한 어떤 구성이라도 가질 수 있다. 그러나, 본 발명의 보다 바람직한 구현예에서, 상기 기판은 리드 프레임 구조물(leadframe structure)과 몰딩 물질(molding material)을 포함한다. 통상, 상기 리드 프레임 구조물의 적어도 한 면은 상기 몰딩 물질의 외측 표면과 실질적으로 동일한 평면상에 있을 수 있다. 일부 구현예에서, 상기 리드 프레임 구조물의 대향하는 주 표면들은 상기 기판의 몰딩 물질의 대향하는 외측 표면들과 실질적으로 동일한 평면상에 있을 수 있다. 다른 구현예에서, 상기 리드 프레임 구조물의 오직 하나의 주 표면이 상기 몰딩 물질의 외측 표면과 실질적으로 동일한 평면상에 있을 수 있다.
"리드 프레임 구조물"이라는 용어는 리드 프레임으로부터 도출된 구조물을 가리킬 수 있다. 리드 프레임 구조물은, 예를 들면, 당 기술분야에 알려진 스탬핑 공정에 의하여 형성될 수 있다. 연속적인 전도성 시트를 식각하여 소정 패턴을 형 성함으로써 대표 리드 프레임 구조물을 형성할 수 있다. 따라서, 본 발명의 구현예에서, 반도체 다이 패키지의 리드 프레임 구조물은 연속적인 금속 구조물 또는 불연속적인 금속 구조물일 수 있다.
본 발명의 일 구현예에 따른 리드 프레임 구조물은 원래 타이-바(tie-bar)에 의하여 상호 연결된 리드 프레임 구조물들의 배열로 된 많은 리드 프레임 구조물의 하나이었을 수 있다. 반도체 다이 패키지를 제조하기 위한 공정 동안 상기 리드 프레임 구조물의 배열은 절단되어 개별 리드 프레임 구조물로 상호 분리될 수 있다. 이러한 절단의 결과로서, 최종 반도체 다이 패키지에서 (소오스 리드 및 게이트 리드와 같은) 리드 프레임 구조물의 일부가 서로 전기적으로 및 기계적으로 비결합될 수 있다. 다른 구현예들에서, 리드 프레임 구조물의 배열은 본 발명의 구현예들에 따른 반도체 다이 패키지들을 제조할 때 사용되지 않는다.
본 발명의 일 구현예에 따른 리드 프레임 구조물은 어떠한 적합한 물질도 포함할 수 있고, 어떠한 적합한 형태도 가질 수 있고, 어떠한 적합한 두께도 가질 수 있다. 대표적인 리드 프레임 구조물의 물질은 구리, 알루미늄, 금 등과 같은 금속 및 이들의 합금을 포함한다. 상기 리드 프레임 구조물은 금, 크롬, 은, 팔라듐, 니켈 등의 도금층과 같은 도금된 층을 포함할 수도 있다.
본 발명의 일 구현예에 따른 리드 프레임 구조물은 어떠한 적합한 구성도 가질 수 있다. 예를 들면, 상기 리드 프레임 구조물은 약 1 mm 미만(바람직하게는 약 0.5 mm 미만)의 두께를 포함하는 어떠한 적합한 두께도 가질 수 있다. 또한, 상기 리드 프레임 구조물은 다이 부착 패드(DAP: die attach pad)를 형성할 수 있는 다 이 부착 영역을 가질 수 있다. 리드들은 상기 다이 부착 영역으로부터 측 방향으로 연장되어 나올 수 있다. 이들은 상기 다이 부착 영역을 형성하는 표면과 동일한 평면상에 있는 그리고/또는 동일한 평면상에 있지 않은 표면들을 가질 수도 있다. 예를 들면, 일부 실시예에서, 상기 리드들은 상기 다이 부착 영역에 대하여 하방으로 굽혀질 수 있다.
만일 상기 리드 프레임 구조물의 리드들이 상기 몰딩 물질을 지나 측방향 바깥쪽으로 연장되지 않는다면, 상기 기판은 "리드리스(leadless)" 기판으로 고려될 수 있고, 상기 기판을 포함하는 패키지는 "리드리스" 패키지로 고려될 수 있을 것이다. 만일, 상기 리드 프레임 구조물의 리드들이 상기 몰딩 물질을 지나 연장된다면, 상기 기판은 "리드 방식(leaded)" 기판일 수 있고, 상기 패키지는 "리드 방식 패키지"일 수 있다.
상기 기판에 사용되는 몰딩 물질은 어떠한 적합한 물질도 포함할 수 있다. 적합한 몰딩 물질은 비페닐계(biphenyl based) 물질 및 다중-작용기 가교 에폭시 수지 복합 물질을 포함할 수 있다. 적합한 몰딩 물질은 리드 프레임 구조물 위에 액체로 또는 반고체 형태로 증착되고, 그런 후 경화되어 단단해진다.
상기 기판 위에 장착된 상기 반도체 다이는 어떠한 적합한 반도체 소자도 포함될 수 있다. 적합한 소자들은 수직형 또는 수평형 소자들을 포함할 수 있다. 수직형 소자들은 전류가 다이를 통해 수직으로 흐를 수 있도록 적어도 상기 다이의 일측에 입력을 상기 다이의 타측에 출력을 갖는다. 수평형 소자들은 전류가 다이를 통해 수평으로 흐를 수 있도록 상기 다이의 일측에 적어도 하나의 입력을 상기 다 이의 동일한 쪽에 적어도 하나의 출력을 갖는다. 대표적인 반도체 소자들은 2004년 12월 29일에 출원되고 그 전체가 모든 목적으로 여기에 인용되어 통합되는 미합중국 특허출원 제11/026,276호에도 설명되어 있다.
수직형 전력 트랜지스터는 VDMOS 트랜지스터 및 수직형 바이폴라 트랜지스터를 포함한다. VDMOS 트랜지스터는 확산에 의해 형성된 둘 이상의 반도체 영역을 갖는 MOSFET이다. 이것은 소오스 영역, 드레인 영역 및 게이트를 갖는다. 상기 소자는 소오스 영역과 드레인 영역이 반도체 다이의 반대쪽 표면에 있다는 점에서 수직형이다. 상기 게이트는 트렌치가 형성된 게이트 구조물 또는 평면 게이트 구조물일 수 있고, 상기 소스 영역과 동일한 표면에 형성된다. 트렌치가 형성된 게이트 구조물은 더 좁고 평면 게이트 구조물에 비하여 더 적은 공간을 차지하기 때문에 트렌치가 형성된 게이트 구조물이 바람직하다. 동작하는 동안 VDMOS에서 상기 소오스 영역으로부터 상기 드레인 영역으로의 전류는 실질적으로 다이 표면과 수직이다.
상기 반도체 다이를 봉지하기 위하여 봉지 물질이 사용될 수 있다. 상기 봉지 물질은 앞서 설명된 몰딩 물질과 동일한 타입 또는 상이한 타입의 물질을 포함할 수 있다. 일부 구현예들에서, 상기 봉지 물질은 상기 기판 및 상기 기판 위의 하나 이상의 반도체 다이를 모두 덮거나 적어도 부분적으로 덮는다. 상기 봉지 물질은 하나 이상의 반도체 다이를 주위 환경에 노출됨에 기인하는 잠재적인 손상으로부터 보호하기 위해 사용될 수 있다.
상기 반도체 다이(들) 및/또는 상기 반도체 다이(들)를 지지하는 기판을 봉지하기 위해 어떠한 적합한 공정도 사용될 수 있다. 예를 들면, 반도체 다이 및 기 판을 몰딩 다이 내에 위치될 수 있으며, 봉지 물질을 상기 반도체 다이 및/또는 상기 기판의 적어도 일부분 주위에 형성할 수 있다. 구체적인 몰딩 조건은 당 기술분야에서 통상의 지식을 가진 자에게 알려져 있다.
I. 절리 영역(切離 領域: cut isolation region)을 갖는 기판을 포함하는 다이 패키지
마이크로리드 패키지(MLP: microlead package) 부품의 피처 사이즈가 점점 작아짐에 따라, 금속간 간극 및 식각 또는 반-식각 프레임 기술의 치수 허용 능력에 의하여 설계상의 제약을 받는다. 본 발명의 구현예들은 노출된 패드들을 위한 이중 열(dual row)을 수용할 수 있는 프리몰딩된 프레임 레이아웃을 개시한다. 이중 열 MLP는 동일한 수의 리드들에 대하여 단일 열 MLP에 비해 더 작은 패키지 크기를 갖는다. 본 발명의 구현예들에서, 리드 프레임 구조물은 프리몰딩되고 그런 후, 소잉되어 두 개의 전도성 패드들로 분리된다.
본 발명의 구현예는 리드 프레임 구조물과 몰딩 물질을 포함하고, 상기 리드 프레임 구조물은 제 1 전도부, 제 2 전도부 및 상기 제 1 전도부와 상기 제 2 전도부 사이의 중간부를 포함하는 프리몰딩된 기판을 얻는 단계를 포함하는 방법에 관한 것이다. 상기 기판에서 몰딩 물질은 상기 리드 프레임 구조물의 두께와 실질적으로 동일한 두께를 가질 수 있다. 예를 들면, 상기 몰딩 물질의 두께는 상기 제 1 전도부 및/또는 상기 제 2 전도부의 두께와 실질적으로 동일할 수 있다.
상기 중간부는 그 후 절단되어 상기 제 1 전도부와 상기 제 2 전도부를 전기적으로 분리한다. 상기 제 1 전도부 및 상기 제 2 전도부는 다이 패키지에서 상이한 터미널을 형성할 수 있다. 예를 들면, 상기 제 1 전도부 및 상기 제 2 전도부는 게이트 리드, 소오스 리드, 및 드레인 리드로 이루어지는 군으로부터 선택될 수 있고, 여기서 상기 제 1 전도부 및 상기 제 2 전도부는 상이할 수 있다. 상기 제 1 전도부 및 상기 제 2 전도부의 여러 세트들은 전도성 영역의 열들을 형성할 수 있다.
상기 리드 프레임 구조물을 절단한 후에, 적어도 하나의 반도체 다이가 상기 기판에 부착된다. 상기 반도체 다이를 상기 기판에 부착하기 위해 적절한 점착제 또는 솔더가 사용될 수 있다. 상기 반도체 다이는 앞서 설명한 타입의 것일 수 있다. 예를 들면, 상기 리드 프레임 구조물은 전력 MOSFET을 포함하는 반도체 다이일 수 있다.
상기 반도체 다이를 상기 기판에 부착한 후, 상기 반도체 다이는 상기 제 1 전도부 및 상기 제 2 전도부와 전기적으로 결합될 수 있다. 예를 들면, 상기 반도체 다이와 상기 제 1 전도부 및 상기 제 2 전도부는 서로 와이어 본딩될 수 있다. 선택적으로, 상기 반도체 다이를 상기 제 1 전도부 및 제 2 전도부에 전기적으로 결합하기 위해 전도성 클립이 사용될 수 있다.
상기 반도체 다이를 프리몰딩된 기판의 상기 제 1 전도부 및 제 2 전도부에 전기적으로 결합한 후, 상기 반도체 다이를 봉지하기 위해 상기 반도체 다이 위에 봉지 물질이 증착될 수 있다. 상기 봉지 물질은 앞서 설명한 몰딩 물질과 동일한 타입 또는 상이한 타입의 물질일 수 있다.
상기 형성된 반도체 다이 패키지는 상기 몰딩 물질의 외부 표면을 지나서 연장되지 않는 리드들을 가질 수 있다. 일부 구현예들에서, 상기 형성된 반도체 다이 패키지는 "마이크로리드 패키지" 또는 MLP 패키지라고 불릴 수 있다.
대표적인 방법과 다이 패키지를 도 1a 내지 도 1l을 참조하여 설명할 수 있다.
도 1a는 본 발명의 일 구현예에 따른 리드 프레임 구조물(14)을 나타낸다. 본 실시예에서 상기 리드 프레임 구조물(14)은 다이 부착 패드(DAP: die attach pad)가 없다. 후술하는 바와 같이, 상기 리드 프레임 구조물(14)을 포함하는 기판은 몰딩 물질로부터 형성되는 다이 부착 영역을 가질 것이다. 상기 리드 프레임 구조물(14)은 상기 리드 프레임 구조물(14)의 제 2 표면(14(f))과 대향하는 제 1 표면(14(e))을 갖는다.
상기 리드 프레임 구조물(14)은 제 1 전도부(14(a)), 제 2 전도부(14(b)) 및 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b)) 사이에 위치하는 중간부(14(c))를 포함한다. 도시한 바와 같이, 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b))의 두께는 거의 동일하지만, 상기 중간부(14(c))의 두께는 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b))의 두께보다 작다. 이러한 상이한 두께의 결과로 인하여, 상기 제 1 전도부(14(a)), 제 2 전도부(14(b)) 및 중간부(14(c))에 의하여 갭(16)이 정의된다.
상기 리드 프레임 구조물(14)은 적절한 어떠한 공정에 의해서든 형성될 수 있다. 예를 들어, 상기 리드 프레임 구조물(14)은 포토레지스트 및 식각 공정을 이용하여 형성되거나 스탬핑(stamping) 공정에 의하여 형성될 수 있다. 이들 공정들과 다른 공정들은 당 기술분야에서 통상의 지식을 가진 자에게 잘 알려져 있다. 예를 들면, 도 1a에 나타낸 상기 갭(16)은 잘 알려진 광 리소그래피 및 식각 공정을 이용하여 형성될 수 있다. 대표적인 광 리소그래피 및 식각 공정에서, 노출된 금속 구조물(미도시) 위에 포토레지스트 층이 코팅될 수 있다. 이 포토레지스트 층은 이미지화된 후 현상될 수 있다. 상기 금속 구조물의 노출된 부분은 습식 또는 건식 공정을 이용하여 식각될 수 있다. 상기 갭(16)은 습식 또는 건식 식각 공정을 이용하여 형성될 수 있다.
도 1a에 나타낸 바와 같이, 상기 리드 프레임 구조물(14)이 형성된 후, 상기 리드 프레임 구조물(14)의 제 1 표면(14(e))에 테이프(12)가 부착될 수 있다. 상기 테이프(12)는, 기판을 형성하도록 사용된 몰딩 물질이 제 1 표면(14(e))을 덮지 않도록 상기 리드 프레임 구조물(14)의 제 1 표면(14(e))을 덮을 수 있다.
도 1b에 나타낸 바와 같이, 상기 리드 프레임 구조물(14)의 제 1 표면(14(e))에 테이프(12)를 부착한 후, 에폭시 몰딩 물질과 같은 상기 몰딩 물질(18)이 상기 리드 프레임 구조물(14) 위에 증착된 후 고화될 수 있다. 상기 몰딩 물질(18)은 상기 리드 프레임 구조물(14)의 갭(16) 및 여러 제 1 전도부(14(a)) 및 제 2 전도부(14(b)) 사이의 틈을 채운다.
도 1b에 나타낸 바와 같이, 상기 몰딩 물질(18)의 외측 표면(18(a))은 상기 제 1 전도부(14(a)) 및 상기 제 2 전도부(14(b))의 외측 표면(14(a)-1, 14(b)-1)과 실질적으로 동일한 평면상에 있을 수 있다. 도시된 바와 같이, 상기 몰딩 물질(18)의 두께는 어떤 위치에서는 상기 제 1 전도부(14(a)) 및 상기 제 2 전도부(14(b))와 실질적으로 동일하다.
도 1c에 나타낸 바와 같이, 몰딩을 한 후에 제 1 절단 요소(20)가 상기 리드 프레임 구조물(14)의 중간부(14(c))를 절단하고 그에 의하여 상기 기판(22)에 하나 이상의 공동(24)을 형성한다. 상기 하나 이상의 공동(24)은 상기 중간부(14(c))의 전체를 관통하여 연장될 수 있고, 상기 몰딩 물질(18) 내부까지 부분적으로 연장될 수 있다. 상기 공동(24)은 상기 기판(22)의 두께의 절반(또는 그 미만)의 두께를 관통하여 형성될 수 있다. 상기 중간부(14(c))를 절단함으로써, 상기 제 1 전도부(14(a)) 및 상기 제 2 전도부(14(b))는 전기적으로 그리고 기계적으로 상호 분리될 수 있다. 나중에 상세히 설명되는 바와 같이, 그 후에 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b))는, 얻어지는 반도체 다이 패키지에서 별도의 전기 단자(electrical terminal)(예를 들면, 전기 본딩 패드)로서의 역할을 수행할 수 있다.
상기 중간부(14(c))를 절단하기 위해 적합한 어떠한 제 1 절단 요소(20)도 사용될 수 있다. 예를 들면, 상기 제 1 절단 요소(20)은 워터젯, 쏘오(saw), 식각 물질 또는 레이저일 수 있다.
도 1d에 나타낸 바와 같이, 절단 후에는 프리몰딩된 기판(22)이 형성된다. 상기 기판(22)은 절단이 수행된 곳에 공동(24)이 형성된다. 상기 공동(24)은 제 1 전도부(14(a))와 제 2 전도부(14(b))가 기계적으로 및 전기적으로 분리되도록 이들 을 분리한다.
상기 형성된 프리몰딩된 기판(22)은 상기 몰딩 물질(18)의 측방향 가장자리를 지나 연장되는 리드들을 가질 수도 있고 갖지 않을 수도 있다. 특정 기판(22)에서, 상기 리드 프레임 구조물(14)의 리드들은 제 1 전도부(14(a)) 및 제 2 전도부(14(b))에 대응된다. 다른 구현예에서, 상기 기판(22)은 상기 리드 프레임 구조물(14)의 측방향 가장자리의 측방향으로 외측으로 연장되는 리드들을 가질 수 있고, 터미널 연결부를 형성하도록 하방으로 굽혀지거나 굽혀지지 않을 수 있다.
그런 후, 도 1e에 나타낸 바와 같이, 하나 이상의 반도체 다이(25)가 상기 기판(22) 위에 장착될 수 있다. 상기 기판(22)은 제 1 표면(22(a)) 및 상기 제 1 표면(22(a))에 대향하는 제 2 표면(22(b))을 포함할 수 있다. 본 실시예에서, 상기 몰딩 물질(18) 위에 적어도 두 개의 반도체 다이(25)들이 직접 장착된다. 만일 여러 반도체 다이 패키지가 형성되는 것이라면, 여러 개의 반도체 다이(25)들이 상기 기판(22) 위에 장착될 수 있다. 후술하는 바와 같이, 병합된(joined) 패키지들이 형성될 수 있고, 이들은 궁극적으로 개별화 공정을 통해 상호간에 분리될 수 있다.
상기 기판(22)에 하나 이상의 반도체 다이(25)를 장착하기 위해서는 적합한 어떠한 물질이든 사용될 수 있다. 예를 들면, 솔더, 또는 전도성 또는 비전도성 접착제가 상기 기판(22)에 하나 이상의 반도체 다이(25)를 장착하기 위해 사용될 수 있다. 적합한 접착제들은 충진(filled) 또는 비충진(unfilled) 에폭시 접착제들을 포함한다.
상기 하나 이상의 반도체 다이(25)는 상기 기판(22) 위의 적합한 어떤 위치 에든 장착될 수 있다. 도 1e에 나타낸 바와 같이, 상기 하나 이상의 반도체 다이(25)는 상기 몰딩 물질(18)과 같은 절연 물질에 장착된다. 다른 구현예에서, 상기 리드 프레임 구조물(14)은 하나 이상의 전도성 다이 부착 패드(미도시)를 포함할 수 있고, 상기 하나 이상의 반도체 다이(25)는 상기 하나 이상의 다이 부착 패드에 장착될 수 있다.
상기 반도체 다이(25)는 위에 설명한 어떤 반도체 다이든 될 수 있다. 예를 들면, 각 다이(25)는 제 1 표면(25(a))과 제 2 표면(25(b))을 가질 수 있고, 상기 제 2 표면(25(b))은 상기 제 1 표면(25(a))보다 상기 기판(22)에 더 가까울 수 있다. 일부 구현예에서, 상기 제 1 표면(25(a))은 소오스 단자, 게이트 단자 및 드레인 단자를 가질 수 있는 한편, 상기 제 2 표면(25(b))은 아무 단자도 갖지 않을 수 있다. 다른 구현예에서, 제 1 표면(25(a))은 소오스 및/또는 게이트 단자를 가질 수 있는 한편, 상기 제 2 표면(25(b))은 드레인 단자를 가질 수 있다(또는 그 역으로 될 수 있다). 이 경우, 상기 하나 이상의 반도체 다이(25)는 상기 몰딩 물질(18) 대신 전도성 다이 부착 패드(미도시) 위에 장착될 수 있다.
하나 이상의 반도체 다이(25)를 장착한 후, 상기 반도체 다이(25)의 제 1 표면(25(a))과 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b))의 전기 단자에 와이어(30)가 부착될 수 있다(따라서, 이들을 전기적으로 결합할 수 있다). 상기 와이어(30)는 선택적으로 "와이어본드"라고 지칭될 수 있다. 상기 와이어는 금, 은, 백금 등과 같은 귀금속으로 형성될 수 있고, 또는 구리, 알루미늄 등과 같은 전이금속을 포함할 수 있다. 일부 구현예에서, 상기 와이어는 코팅된 와이어(예를 들면, 금 또는 백금과 같은 귀금속으로 코팅된 구리 와이어)의 형태일 수 있다. 선택적으로 또는 추가적으로, 상기 반도체 다이(25)의 상기 제 1 표면(25(a))의 전기 단자와 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b))를 전기적으로 결합하기 위해 전도성 클립이 사용될 수 있다.
도 1f를 참조하면, 이어서, 봉지 물질(32)이 상기 기판(22)의 제 1 표면(25(a))과 상기 기판(22)의 제 1 표면(25(a)) 위에 장착된 반도체 다이(25) 위에 증착될 수 있다. 상기 봉지 물질(32)은 상기 기판(22) 내의 앞서 형성된 갭(24)을 매립한다. 상기 봉지 물질(32)에 의하여 상기 기판(22)의 공동(24)의 매립은 상기 기판(22)에 상기 봉지 물질(32)을 바람직하게 "결합"한다. 상기 봉지 물질(32)은 상기 기판(22)의 측면 가장자리를 지나서 연장되지 않도록 몰딩될 수도 있다.
도 1g를 참조하면, 상기 봉지 물질(32)을 증착한 후, (앞서 설명한 제 1 절단 요소(20)와 동일할 수도 있고 상이할 수도 있는) 제 2 절단 요소(42)가 형성된 상기 패키지들(40(a), 40(b))을 상호 분리하기 위하여 사용될 수 있다. 상기 제 2 절단 요소(42)는 상기 봉지 물질(32) 및 상기 기판(22)을 관통하여 절단할 수 있다. 이 공정은 개별화(singulation)라고 지칭될 수 있다.
도 1h는 본 발명의 일 구현예에 따른 반도체 다이 패키지(40(a))의 개별화 후의 측단면도를 나타낸다. 도 1h에 나타낸 바와 같이, 패키지(40(a))에서, 봉지 물질(32)의 측면은 기판(22)의 측면과 동일한 정도로 연장된다(co-extensive). 상기 봉지 물질(32)은 상기 와이어(30)뿐만 아니라 상기 반도체 다이(25)도 덮는다. 제 1 전도부(14(a)) 및 제 2 전도부(14(b))는 서로 전기적으로 분리되고 상기 패키 지(40(a))의 바닥에서 전기 단자를 형성한다.
도 1i에 나타낸 바와 같이, 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b))는 상기 패키지(40(a))의 바닥에서 전기 단자를 형성할 수 있다. 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b))에 대응되는 상기 단자들은 인쇄회로기판(미도시) 위의 전도성 랜드에 대응될 수 있다.
도 1i에 나타낸 반도체 다이 패키지(40(a))는 전기적 조립체를 형성하기 위하여 회로 기판(미도시) 위에 용이하게 장착될 수 있다. 상기 제 1 전도부(14(a)) 및 제 2 전도부(14(b))의 노출된 표면 위에 및/또는 상기 회로 기판의 대응되는 전도성 랜드 위에 솔더가 증착될 수 있다. 그런 후, 상기 반도체 다이 패키지(40(a))는 플립칩과 같이 인쇄 기판에 장착될 수 있다.
도 1j는 패키지 형성 공정 동안 많은 기판(22)들을 수용할 수 있는 레일 구조물(50)을 나타낸다. 상기 레일 구조물(50)은 많은 절단 참조 그루브(50(a))들을 포함한다. 상기 그루브(50(a))들은, 상기 제 1 전도부와 제 2 전도부 사이의 중간부가 절단되기 전에 최적의 절단 깊이가 결정될 수 있도록, 앞서 설명한 제 1 절단 요소(20)를 안내하는 것을 돕기 위해 사용될 수 있다. 상기 그루브(50(a))들은 일부 경우에 "쏘오 스트리트 참조물(saw street reference)"라고도 지칭될 수 있다.
도 1k는 레일 구조물(50)에서 참조 그루브(50(a))의 측면도를 나타낸다. 나타낸 바와 같이, 상기 그루브(50(a))는 상기 프레임 구조물(50)의 두께의 일부를 관통하여 연장된다.
도 1l은 수평 및 수직 절단선을 나타낸다. 이들 선(62)들은 제 1 절단 요소 가 상기 기판(22)에서 상기 리드 프레임 구조물의 제 1 전도부와 제 2 전도부를 분리하는 중간부를 절단할 때의 절단 경로를 정의한다.
절단이 상기 절단선을 통하여 수행될 때, 예를 들면, 쏘잉 블레이드는, 이들이 흐트러지지 않고, 여러 기판(22)들이 추가적으로 가공될 수 있도록, 레일 구조물(50)의 일부만을 관통하여 절단할 수 있다. 쏘오와 참조 그루브(50(a))의 사용을 대체하는 것으로서, 상기 제 1 전도부와 상기 제 2 전도부 사이에 존재하는 앞서 설명한 중간부를 절단하기 위해 레이저를 사용할 수 있다. 레이저 빔은 참조 그루브를 이용하지 않고 중간부를 선명하게 절단하기 위해 사용될 수 있다.
위에서 설명한 구현예들은 수많은 장점들이 있다. 위에서 언급한 바와 같이, 리드 프레임 구조물의 제 1 전도부와 제 2 전도부 사이에 공동을 제공하고 이를 봉지 물질로 매립함으로써, 상기 봉지 물질은 상기 프리몰딩된 기판에 "결합"될 수 있다. 이는 형성된 다이 패키지가 튼튼하고 강건하게 하는 것을 돕는다. 또한, 본 발명의 구현예들을 이용하여 여러 전기 단자를 갖는 다이 패키지를 빠르고 효율적으로 형성할 수 있다. 또한, 본 발명의 구현예들은 최소화된 패키지 치수를 갖고, 노출된 다이 부착 패드(DAP) 없이 적어도 두 줄의 MLP 패키지들을 형성할 수 있다.
도 1a 내지 도 1l을 참조하여 설명한 구현예에서, 상기 반도체 다이는 리드의 내부 부분에 의하여 정의되는 영역의 내부에 있다. 본 발명의 다른 구현예에서, 상기 반도체 다이가 리드의 일부분과 오버랩되게 하는 구성을 갖는 반도체 다이 패키지를 제공하는 것이 가능하다. 이러한 타입의 반도체 다이 패키지는 이중 열(dual row) MLP 패키지일 수도 있다. 개선된 이중 열 MLP 패키지는 동일한 패키 지 크기에서 열적 성능을 희생하지 않고도 더 높은 핀 수를 허용한다. 또한, 상기 개선된 이중 열 MLP 패키지는 동일한 핀 수를 가지면서 열적 성능을 희생하지 않고도 비교되는 패키지들보다 더 작다. 이들 추가적인 구현예들을 도 2a 내지 도 2e를 참조하여 설명한다.
도 2a는 본 발명의 일 구현예에 따른 반도체 다이 패키지(700)의 저면도를 나타낸다. 상기 반도체 다이 패키지(700)는 내부 쪽의 복수개의 제 1 전도부(702(a)) 및 외부 쪽의 복수개의 제 2 전도부(702(b))를 포함하는 리드 프레임 구조물(720)을 포함한다. 나타낸 바와 같이, 상기 제 2 전도부(702(b))는 상기 제 1 전도부(702(a))를 둘러싼다. 앞선 구현예에서와 같이, 몰딩 물질(704)이 리드 프레임 구조물(720)과 함께 기판(721)을 형성한다. 상기 몰딩 물질(704)의 외측 표면은 상기 리드 프레임 구조물(720)의 제 1 전도부(702(a)) 및 제 2 전도부(702(b))의 외측 표면과 실질적으로 동일한 평면상에 있다.
상기 반도체 다이 패키지(700)의 측단면도를 도 2b에 나타내었다. 도 2b는 도 2a의 2B-2B선을 따른 단면도이다. 상기 반도체 다이 패키지(700)는 상기 기판(721) 위에 솔더 또는 비전도성 접착제와 같은 다이 부착 물질(712)을 이용하여 장착된 반도체 다이(710)를 포함한다. 이 실시예에서, 상기 반도체 다이(710)의 바닥은 내부 쪽의 제 1 전도부(702(a))와 전기적으로 결합되지 않는다. 앞선 구현예들에서와 같이, 상기 기판(721)은 몰딩 물질(704) 및 리드 프레임 구조물(720)을 포함하고, 상기 기판(721) 내에 형성된 공동(703)들이 있다. 상기 공동(703)들은 상기 제 1 전도부(702(a))와 상기 제 2 전도부(702(b))의 사이에 각각 있고, 상기 제 1 전도부(702(a))와 상기 제 2 전도부(702(b))의 사이에 있는 리드 프레임 구조물(720)의 중간부를 절단함으로써 형성된다. 절단 공정은 위의 도 1c 및 도 1d에서 설명되었으며, 여기서는 앞서 설명한 어떠한 절단 방법이라도 사용될 수 있다.
그런 후, 다이 부착, 와이어 본딩, 봉지 및 개별화를 포함하는 가공 단계들이 수행될 수 있다. 이들 가공 단계들은 도 1e 내지 도 1h에 대하여 앞서 설명하였다. 이들 설명들은 여기에서도 동일하다.
도 1g에 나타낸 앞서 설명한 패키지와는 달리, 본 구현예에서, 상기 반도체 다이(710)는 내부 쪽의 제 1 전도부(702(a)) 및 상기 리드 프레임 구조물(720)의 식각된 영역(720(a))의 위에서 오버랩되도록 상기 기판(721) 위에 장착된다. 와이어(711)가 상기 반도체 다이(710)를 상기 제 1 전도부(702(a))와 상기 제 2 전도부(702(b))의 상부 표면에 전기적으로 결합한다.
도 2c는 상기 기판(721)에 사용되는 리드 프레임 구조물(720)의 저면도이다. 나타낸 바와 같이, 상기 제 1 전도부(702(a))와 상기 제 2 전도부(702(b))는 식각에 의하여 형성된다. 중간부(702(c))는 상기 제 1 전도부(702(a))와 상기 제 2 전도부(702(b))의 사이에 있다. 상기 제 1 전도부(702(a))와 상기 제 2 전도부(702(b))의 사이에 있는 중간부(702(c))는 상기 제 1 전도부(702(a)) 및 상기 제 2 전도부(702(b))와 함께 갭을 형성할 수 있다. 앞서 언급한 바와 같이, 상기 중간부(702(c))는 결국 절단되어 봉지 물질로 채워진다. 상기 리드 프레임 구조물(720)은 물질이 상기 리드 프레임 구조물(720)로부터 제거되는 식각 영역(720(a))도 포함한다.
도 2d는 본 발명의 다른 구현예에 따른 반도체 다이 패키지(730)의 저면도를 나타낸다. 앞선 구현예에서와 같이, 상기 반도체 다이 패키지(730)는 리드 프레임 구조물(740)과 몰딩 물질(746)을 포함한다. 이들 구성부들은 함께 기판(741)을 형성할 수 있다. 상기 리드 프레임 구조물(740)은 내부 쪽의 제 1 전도부(732(a)) 및 외부 쪽의 제 2 전도부(732(b))뿐만 아니라 다이 부착 패드(DAP)를 포함하는 다이 부착 영역을 포함할 수 있는 중앙부(736)를 포함한다. 상기 제 2 전도부(732(b))는 내부 쪽의 상기 제 1 전도부(732(a))를 둘러쌀 수 있고, 상기 제 1 전도부(732(a)) 및 상기 제 2 전도부(732(b))는 위에서 설명한 바와 같이 서로 전기적으로 절연될 수 있다.
도 2e에 나타낸 바와 같이, 반도체 다이(752)는 다이 부착 물질 등을 이용하여 중앙부(736)의 다이 부착 영역에 장착된다. 상기 반도체 다이(752)는 상기 중앙부(736)뿐만 아니라 상기 제 1 전도부(732(a))의 다수와 오버랩된다. 복수개의 제 2 전도부(732(b))에서 제 2 전도부 각각은 복수개의 제 1 전도부(732(a))의 대응되는 제 1 전도부로부터 전기적으로 절연된다. 도 2e는 도 2d의 2E-2E선을 따르는 단면도이다. 명확성을 위해 앞서 설명한 와이어는 도 2e에서 생략되었다.
도 2a 내지 도 2e에 대하여 설명한 구현예들은 수많은 장점들이 있다. 본 발명의 구현예들은 열적 성능을 희생함이 없이 더 높은 핀 수를 허용한다. 선택적으로 본 발명의 구현예들은 열적 성능을 희생함이 없이 동일한 수의 핀으로도 비교되는 패키지보다 더 작을 수 있다. 예를 들면, 패키지에 사용되는 다이가 비교적 크더라도 이러한 구현예들을 이용하여 작은 패키지를 형성할 수 있다. 다른 설계들은 큰 반도체 다이를 패키지의 크기를 증가시키지 않고 패키지 내에 포함시킬 수 없다. 이것은, 다른 설계에서는 반도체 다이가 필적하는 크기의 DAP(다이 부착 패드) 위에 위치되기 때문이다. 그러나 위에서 설명한 구현예에서는, 반도체 다이는 리드 프레임 구조물의 전도부(리드들)의 적어도 일부와 오버랩될 수 있는 동시에 DAP보다 더 큰 측방향 치수를 가질 수 있거나 또는 DAP을 전혀 갖지 않을 수 있다. DAP을 통해서 뿐만 아니라 상기 리드 프레임 구조물의 리드(전도부)를 통해서도 열이 소산될 수 있기 때문에 열적 성능은 희생되지 않고 오히려 개선될 수 있다.
표 1은 위의 도 1a 내지 도 1l에서 설명한 구체적인 구현예(구현예 1)와 비교할 때, 도 2a 내지 도 2e에 대하여 설명한 구체 구현예가 제공하는 장점들을 나타낸다. 표 1에 나타낸 바와 같이, 도 2a 내지 도 2e에 대하여 구체적으로 설명한 상기 구현예(구현예 2)는 도 1a 내지 도 1l에서 구체적으로 설명한 상기 구현예에 비하여 더 작을 수 있고, 더 높은 핀 수를 가질 수 있고, 더욱 우수한 열적 성질을 가질 수 있다.
특 성 구현예 1 구현예 2
크기(피치) 7 mm × 6 mm (0.65 mm 피치) 6 mm × 5 mm (0.4 mm - 0.5 mm 피치)
핀 수 56 핀 80 핀
피치 한계 최소 0.5 mm 최소 0.4 mm
내열성-단일 기판 (℃/W) 솔더링되지 않은 DAP로 56핀 - 82.6 솔더링되지 않은 DAP로 80핀 - 78.7
솔더링되지 않은 DAP로 64핀 - 72.1
내열성-복수 기판 (℃/W) 솔더링되지 않은 DAP로 56핀 - 45.1 솔더링되지 않은 DAP로 80핀 - 35.3
솔더링되지 않은 DAP로 64핀 - 32.8
II. 다중 반도체 다이를 포함하는 다이 패키지
MLP(마이크로리드 패키지) 구성부품의 피처 크기가 점점 작아짐에 따라, 금속간 간극 및 식각 또는 반-식각 프레임 기술의 치수 허용 능력에 의하여 설계상의 제약을 받는다. 이는 레이아웃 상의 제약을 이제는 제공하지 않는 범프-칩 캐리어(BCC: bump-chip carrier) 기술의 도입을 가져왔지만, 습식 식각 공정을 통상 사용하여야 한다. 습식 식각 공정의 사용은 선호되지 않는다.
본 발명의 구현예들은 리드 프레임 구조물을 통합하는 프리몰딩된 기판을 사용한다. 상기 기판은 여러 개의 반도체 다이들을 수용할 수 있다. 통상, 멀티칩 패키지는 고유의 기판 레이아웃을 사용할 것이 요구된다. 고유한 기판 레이아웃은 통상 그 특정한 멀티칩 패키지에만 특성화된다. 본 발명의 구현예들은 다중 반도체 다이 레이아웃을 수용하기 위해 동일한 프리몰딩된 기판 설계의 재사용을 가능하게 함으로써 이러한 제약을 제거할 수 있다. 노출된 패드 레이아웃은 본 발명의 구현예에서 반도체 다이 패키지의 열적 성능을 향상시키기 위해서도 사용될 수 있다. (예를 들면, 반도체 다이가 수직형 전력 MOSFET을 포함한다면) 다른 레이아웃 개념은 반도체 다이의 드레인 콘택에의 접근을 제공하는 반도체 다이 패키지의 능력을 포함한다.
본 발명의 일 구현예에서, 제 1 표면과 제 2 표면을 포함하는 프리몰딩된 기판을 얻는다. 상기 프리몰딩된 기판은 리드 프레임 구조물과 몰딩 물질을 포함한다. 상기 리드 프레임 구조물은 패드 영역을 포함한다. 상기 패드 영역의 외측 표면과 상기 몰딩 물질의 외측 표면은 실질적으로 동일 평면 상에 있고 상기 프리몰딩된 기판의 제 2 표면과 일치한다. 상기 기판에는 적어도 두 개의 반도체 다이가 부착된다. 바람직하게는, 상기 적어도 두 개의 반도체 다이는 상기 기판의 상기 몰딩 물질에 부착되고, 상기 기판의 측방향 가장자리의 리드에 본딩 와이어 및/또는 전도성 클립을 이용하여 연결된다.
도 3a 내지 도 3e는 프리몰딩된 기판 및 다중 반도체 다이를 포함하는 반도체 다이 패키지의 형성 단계들을 나타낸다.
도 3a는 본 발명의 일 구현예에 따른 프리몰딩된 기판(100)의 평면도를 나타낸다. 상기 프리몰딩된 기판(100)은 몰딩 물질(102) 및 리드 프레임 구조물(104)을 포함한다. 적어도 상기 몰딩 물질(102)의 외측 표면과 상기 리드 프레임 구조물(104)의 외측 표면은 실질적으로 동일 평면이다. 상기 리드 프레임 구조물(104)은 상기 기판(100)의 측방향 외측 가장자리 영역에 있고 여기에 말단이 있는 많은 리드(104(a))들을 포함한다. 본 실시예에서 상기 리드(104(a))들은 상기 기판(100)의 네 측면 가장자리 영역 각각에 있고, 몰딩 물질(102)을 통하여 노출되지만 이를 지나 연장되지는 않는다. 상기 리드(104(a))들의 외측 표면은 상기 몰딩 물질(102)의 외측 표면과 실질적으로 동일 평면상에 있을 수 있다.
도 3a에서 점선으로 나타낸 바와 같이, 상기 리드 프레임 구조물(104)은 상기 리드(104(a))들의 내부에 있는 다운셋(downset) 중앙 영역을 포함한다. 상기 다운셋 중앙 영역은 부분 식각 공정에 의하여 형성될 수 있다. 상기 다운셋 중앙 영역의 상부 표면은 몰딩 물질(102)로 덮인다.
상기 몰딩 물질(102)의 상부 표면은 둘 이상의 반도체 다이(미도시)가 장착될 수 있는 다이 부착 영역(100(a))을 형성할 수 있다. 상기 몰딩 물질(102)의 상부 표면은 다이 부착 영역(106)으로 사용되고, 도시된 구현예에서 전도성 다이 부착 패드가 장착 표면으로서 사용되지 않기 때문에, 상기 프리몰딩된 기판(100)은 복수개의 반도체 다이들을 이들 다이가 특정한 레이아웃을 가질 것을 요구함이 없이 지지할 수 있다. 외측 리드 레이아웃을 바꾸지 않고도 여러 멀티-다이 구성이 사용될 수 있다.
도 3b를 참조하면, 상기 기판이 형성된 후, 반도체 다이(110, 112, 114)가 상기 기판(100)의 다이 부착 영역(106)에 장착된다. 상기 반도체 다이(110, 112, 114)를 상기 다이 부착 영역(106)에 부착하기 위해 비전도성(또는 전도성) 접착제가 사용될 수 있다. 상기 반도체 다이들은 위에서 설명한 어떠한 반도체 다이일 수도 있다. 바람직하게, 상기 다이(110, 112, 114)들은 적합한 어떤 배열이든 상기 기판(100)의 몰딩 물질(102) 위에 위치할 수 있다.
도 3c를 참조하면, 상기 기판(100) 위에 상기 반도체 다이(110, 112, 114)를 장착한 후, 상기 반도체 다이(110, 112, 114)의 상부 표면은 반도체 다이 패키지(121)를 형성하기 위하여 상기 리드(104(a))에 전기적으로 결합될 수 있다. 원한다면, 상기 리드(104(a))를 상기 반도체 다이(110, 112, 114)의 상부 표면에 결합시키기 위해서 사용되는 전도성 구조물(예를 들면, 와이어, 클립 등)뿐만 아니라 반도체 다이(110, 112, 114) 위에도 선택적인 봉지 물질이 증착 및 경화될 수 있다.
도 3c는 상기 반도체 다이(110, 112, 114)의 상부 표면에 있는 전기 단자(미도시)를 상기 리드 프레임 구조물(104)의 측방향 리드(104(a))에 결합하는 여러 와이어 본딩(118)을 구체적으로 나타낸다. 상기 와이어 본딩(118)은 와이어 본딩 공정에 의하여 형성될 수 있으며 이는 당 기술 분야에 잘 알려져 있다. 선택적으로, 상기 반도체 다이(110, 112, 114)의 상부 표면에 있는 전기 단자를 상기 리드(104(a))에 결합하기 위하여 전도성 클립 및 솔더가 사용될 수 있다.
도 3d는 상기 기판(100)의 저면도를 나타낸다. 상기 기판(100) 및 상기 리드 프레임 구조물(104)의 저면은 상기 다이 부착 영역(106)에 대향하는 패드 영역(104(b))을 포함한다. 상기 패드 영역(104(b))은 크고, 상기 기판(100)의 제 2 표면(100(b))의 주된 부분을 차지하며, 상기 기판(100)의 가장자리에서 상기 리드(104(a))에 대하여 다운셋(downset)이다. 본 실시예에서, 상기 노출된 패드 영역(104(b))은 상기 기판(100)의 측방향 면적의 적어도 약 50%를 차지할 수 있다. 상기 리드 프레임 구조물(104)의 큰 패드 영역(104(b))은 힛 싱크로서의 역할을 하기 때문에 상기 큰 패드 영역(104(b))은 형성된 패키지에 우수한 열전달 특성을 제공한다.
도 3e는 도 3a의 3E-3E 선을 따라 상기 기판(100)을 자른 측단면도를 나타낸다. 상기 패드 영역(104(b))은 외측 표면(104(b)-1)을 가지며, 이는 상기 기판(100)의 바닥 표면의 실질적인 일부를 차지한다. 상기 패드 영역(104(b))의 외측 표면(104(b)-1)은 상기 기판(100)의 몰딩 물질의 외측 표면(102(a))에 의하여 노출되며 상기 외측 표면(102(a))과 실질적으로 동일 평면상에 있다. 본 실시예에서, 상기 몰딩 물질(102)은 상기 반도체 다이(110, 112, 114)들을 상기 패드 영역(104(b))으로부터 전기적으로 분리한다. 만일 상기 반도체 다이(110, 112, 114)로부터 회로 기판(미도시)으로의 열적 경로를 제공하기 원한다면, 노출된 상기 패드 영역(104(b))은 상기 회로 기판에 솔더링될 수 있다.
도 3e에 나타낸 바와 같이, 상기 리드(104(a))들은 상기 몰딩 물질(102)의 최대 두께와 실질적으로 동일한 두께를 갖는다. 또한, 상기 기판(100)에서, 상기 리드 프레임 구조물(104)의 패드 영역(104(b))의 내측 표면은 상기 몰딩 물질(102)로 덮여 있다. 상기 몰딩 물질(102)은 두께 "T"를 갖고, 본 실시예에서, T와 상기 패드 영역(104(b))의 두께의 더해진 두께는 상기 기판(100)의 두께와 동일하다.
도 3a 내지 도 3e에 대하여 설명된 구현예는 수많은 장점을 갖는다. 첫째, 크게 노출된 패드 영역(104(b))은 상기 반도체 다이(110, 112, 114)로부터의 큰 열전도 경로를 제공함으로써, 형성된 반도체 다이 패키지의 열적 성능을 개선한다. 또한, 상기 기판(100)의 대형 다이 부착 영역(106)은 하나의 기판 설계가 사용되더라도 다양한 멀티-다이 레이아웃이 하나의 패키지 내에 제공될 수 있도록 전도성 패드를 갖지 않는다.
도 4a 내지 도 4f는 본 발명의 다른 구현예의 형성 공정을 나타낸다.
도 4a는 본 발명의 일 구현예에 따른 다른 프리몰딩된 기판(100)을 나타낸다. 상기 기판(100)은 패드 영역(104(b)) 및 리드(104(a))를 포함하는 리드 프레임 구조물(104)과 몰딩 물질(102)을 포함한다. 상기 프리몰딩된 기판(100)의 상부 표면(100(a))에 있는 다이 부착 영역(106)은 상기 패드 영역(104(b))의 표면을 포함할 수 있고, 여러 반도체 다이(미도시)를 지지할 수 있다. 도 4b의 점선은 상기 리드 프레임 구조물(104)의 윤곽선을 나타내고, 상기 리드 프레임 구조물(104)은 부분 식각 공정에 의하여 형성될 수 있다.
도 3a를 참조하여 위에서 설명한 기판(100)과는 달리, 본 실시예에서, 상기 패드 영역(104(b))은 상기 기판(100)의 대향하는 표면과 일치하는 대향 표면을 갖는다. 본 구현예에서, 상기 다이 부착 영역(106)은 상기 패드 영역(104(b))의 외측 표면과 상기 몰딩 물질(102)의 외측 표면을 모두 포함한다.
본 실시예에서, 상기 패드 영역(104(b))은 상기 기판(100)의 전체 두께를 관통하여 연장되고, 상기 패드 영역(104(b)) 위의 반도체 다이(미도시)에 대하여 상기 기판(100)을 통하여 하부의 회로 기판(미도시)까지 전도성 및/또는 열적 경로를 제공할 수 있다. 일부 구현예에서, 상기 패드 영역(104(b))은 반도체 다이(도 4a에는 미도시)의 전기 소자의 입력 또는 출력 단자에 전기적으로 결합될 수 있다. 예를 들면, 상기 패드 영역(104(b))은 반도체 다이 내의 MOSFET의 드레인 영역과 전기적으로 결합될 수 있다.
도 4b에 나타낸 바와 같이 수많은 반도체 다이(110, 112, 114)들이 상기 다이 부착 영역(106) 위에 위치될 수 있다. 반도체 다이들 중의 하나인 반도체 다이(112)가 상기 패드 영역(104(b))에 부착될 수 있는 반면, 다른 반도체 다이(110, 114)들이 몰딩 물질(102)에 부착될 수 있다. 상기 반도체 다이(112)는 수직형 MOSFET과 같은 수직형 소자일 수 있다. 앞서 설명한 바와 같이, 이러한 수직형 소자들은 다이의 일측 표면에 입력을 갖고 상기 다이의 다른 반대쪽 표면에 출력을 갖는다. 다른 반도체 소자(110, 114)들은 수평형 소자들을 포함할 수 있다. 앞서 언급한 바와 같이, 수평형 소자는 다이의 동일한 표면에 입력과 출력을 갖는다.
도 4c를 참조하면, 상기 반도체 다이(110, 112, 114)들이 상기 기판(100)에 장착된 후에, 수많은 와이어 본딩(118)이 상기 리드(104(a))들을 상기 반도체 다이(110, 112, 114)의 상부 표면에 연결하기 위해 형성된다. 그런 후, 반도체 다이 패키지(121)가 형성된다.
도 4d는 상기 기판(100)의 저면도를 나타낸다. 도 4d에 나타낸 바와 같이, 상기 기판(100)의 바닥 표면(100(b))에서 상기 패드 영역(104(b))이 노출된 표면은 상기 기판(100)의 상부 표면(100(a))에서 상기 패드 영역(104(b))이 노출된 표면보다 크다. 다른 구현예에서, 상기 기판(100)의 상부 표면(100(a))에서 상기 패드 영역(104(b))이 노출된 표면은 상기 기판(100)의 바닥 표면에서 상기 패드 영역(104(b))이 노출된 표면보다 크거나 같은 크기일 수 있다.
도 4e는 도 4a에 나타낸 기판(100)의 측면도이다. 도 4e에 나타낸 바와 같이, 상기 패드 영역(104(b))의 제 1 대향면(104(b)-1) 및 제 2 대향면(104(b)-2)은 상기 몰딩 물질(102)의 외측 표면과 실질적으로 동일 평면상에 있다. 상기 몰딩 물질(102)은 상기 패드 영역(104(b))의 식각된 부분에서 두께 "T"를 가질 수 있다. 따라서, 상기 몰딩 물질(102)은 어떤 위치에서는 상기 기판(100)의 두께와 같은 두께를 가질 수 있고, 다른 위치에서는 두께 "T"를 가질 수 있다.
도 4a 내지 도 4e에 대하여 설명한 구현예들은 수많은 장점을 갖는다. 첫째, 노출된 대형 패드 영역(104(b))은 상기 반도체 다이(110, 112, 114)로부터의 열전도 경로를 크게 제공함으로써 형성된 반도체 다이 패키지의 열적 성능을 개선한다. 또한, 상기 기판(100)의 대형 다이 부착 영역(106)은 상기 기판(100) 위에 장착된 하나 이상의 반도체 다이에 대하여 전도성 및 열적 경로로서의 역할을 할 수 있다.
도 3a 내지 도 3e 및 도 4a 내지 도 4e에 나타낸 구현예들은 위에서 이미 언급한 장점들 외에 다른 장점들을 갖는다. 첫째, DAP이 불필요하기 때문에 외부 리드 구성을 변화시키지 않고도 많은 상이한 반도체 다이 구성이 사용될 수 있다. DAP이 불필요하여 더욱 컴팩트한 패키지를 제공할 수 있기 때문에 기판 위의 다이들 사이의 간격도 최소화될 수 있다. 둘째, DAP이 불필요하기 때문에 공정이 진행되는 동안 DAP에 연결하기 위해 필요한 타이 바(tie bar)가 불필요하다. 이는 공정을 간소화할 수 있다. 셋째, 본 발명의 구현예에 따른 기판에서 노출된 패드와 관련된 면적에 의해 차지되는 면적이 극대화될 수 있다. 위에서 보인 바와 같이 상기 노출된 패드는 상기 반도체 다이를 지지하는 상기 기판의 배면의 거의 전부를 차지할 수 있다. 넷째, 앞서 보인 바와 같이, 상기 리드 프레임 구조물은 상기 기판 위에 장착된 반도체 다이의 전기 소자에서 드레인 또는 다른 단자와 연결하기 위해 상기 기판에 노출된 표면을 가질 수 있다. 이는 궁극적으로는 적절한 회로 기판에 솔더링될 상기 기판의 반대쪽 면에 노출된 패드 면적을 극대화하면서 이루어질 수 있다.
III. 스탬핑된 리드 프레임 구조물을 이용한 반도체 다이 패키지의 제조 방법
앞서 설명한 프리몰딩된 기판 구현예들의 일부는 식각된 리드 프레임 구조물을 사용하고(예를 들면, 도 1a 내지 도 1h와 관련하여 설명된 구현예), 비싼 커버 테이프를 이용하여 형성된다. 식각된 리드 프레임과 커버 테이프를 사용하는 것은 비용이 많이 든다. 테이프는 제조 공정에서 비교적 값이 비싼 부품이고, 테이핑 공정과 식각 공정은 제조 시간, 복잡도, 프리몰딩된 기판의 가격을 상승시킨다. 프리몰딩된 기판을 형성하기 위한 공정에 있어서, 커버 테이프 또는 식각된 리드 프레임 구조물의 사용에 의하지 않는 방법을 제공하면 바람직할 것이다.
이들 문제들을 해결하기 위해, 본 발명의 구현예들은 프리몰딩된 기판을 형성하기 위해 스탬프된 리드 프레임 구조물 장치를 사용할 수 있다. 커버 테이프와 식각된 리드 프레임은 프리몰딩된 기판을 형성하기 위해 불필요하여, 제조된 최종 패키지가 식각된 리드 프레임과 커버 테이프를 이용하여 형성한 패키지보다 저렴하다. 본 발명의 구현예를 이용하여 달성한 공정 효율로 인하여, 본 발명의 구현예에 따라 제조되어 얻어지는 반도체 다이 패키지는 식각된 리드 프레임 구조물을 갖는 프리몰딩된 기판을 이용한 비교되는 반도체 다이 패키지보다 약 42% 저렴할 수 있다.
위에서 언급한 문제점들을 해결하는 것 외에, 프리몰딩된 기판을 포함하는 반도체 다이 패키지의 열적 성능을 개선하는 것 역시 바람직할 것이다. 본 발명의 구현예들에서, 열이 반도체 다이로부터 리드 프레임 구조물의 리드로 전달될 수 있기 때문에 열적 성능이 우수하다.
어떤 경우에는, 반도체 다이 패키지를 회로 기판에 부착하는 데 사용되는 솔더 접합부의 면적을 증가시키는 것이 바람직할 수 있다. 본 발명의 구현예들을 이용하면 기판 내에 오목한 구조물이 형성될 수 있다. 구조물이 오목하면, 솔더 접합부의 크기를 증가시키는 것이 가능하고, 노출된 패드는 가능한 전기적 단락으로부터 보호될 수 있다. 이는 아래에서 더욱 상세히 설명된다.
본 발명의 구현예들은 비전도성 접착제 또는 솔더 범프 및 리플로우 공정을 이용하는 플립칩 부착 방법을 사용할 수도 있다. 리드 프레임 구조물의 설계는 비교적 단순하고, 주어진 패키지 크기에 대하여 핀 수를 증가시키는 것도 가능하다. 본 발명의 구현예에서 DAP(다이 부착 패드)가 불필요하기 때문에 반도체 다이 패키지에서 더 큰 다이를 사용하는 것 역시 가능하다.
일 구현예에서, 상기 방법은 프리몰딩된 기판을 형성하는 단계를 포함한다. 상기 프리몰딩된 기판을 형성하는 단계는 (i) 적어도 제 1 몰딩 다이와 제 2 몰딩 다이 사이에 리드 프레임 구조물을 위치시키는 단계, (ii) 상기 리드 프레임 구조물을 상기 제 1 몰딩 다이 및 상기 제 2 몰딩 다이와 접촉시키는 단계, (iii) 상기 리드 프레임 구조물의 주위에 몰딩 물질을 형성하는 단계를 포함한다. 상기 리드 프레임 구조물은 비식각된 리드 프레임 구조물일 수 있고, 상기 제 1 몰딩 다이 및 상기 제 2 몰딩 다이는 몰딩 장치 또는 몰딩 도구의 일부를 형성할 수 있다. 상기 프리몰딩된 기판이 형성된 후, 반도체 다이가 상기 프리몰딩된 기판에 부착된다. 상기 반도체 다이를 상기 프리몰딩된 구조물의 리드에 전기적으로 결합시키기 위해 와이어 본딩, 전도성 클립, 솔더 구조물(예를 들면, 솔더볼) 등이 사용될 수 있다. 상기 반도체 다이가 상기 프리몰딩된 기판에 전기적으로 및 기계적으로 결합된 후에, 상기 반도체 다이는 반도체 다이 패키지를 형성하기 위해 봉지 물질 내에 봉지된다. 상기 봉지 물질은 앞서 설명한 몰딩 물질과 같거나 상이할 수 있다. 예를 들면, 상기 봉지 물질은 생성된 다이 패키지의 열적 성능을 개선하고 제조 비용을 감소시키기 위해 앞서 설명한 몰딩 물질과 상이할 수 있다.
구체적인 구현예에서, 반도체 다이 패키지를 형성하기 위한 방법은 다음 공정들: a) 프리몰딩된 기판을 형성하는 제 1 몰딩 공정, b) 플라스마, 레이저, 또는 화학식각 및/또는 디플래쉬(deflash) 공정을 이용할 수 있는 기판 세정 공정, c) 다이 부착 공정, d) 플라스마 세정 공정, e) 와이어 본딩 공정, f) 제 2 몰딩 공정 또는 봉지 공정, g) 개별화 공정을 사용할 수 있다. 이들 개별 공정들 각각은 이하에서 더욱 상세하게 설명된다.
도 5는 수많은 결합된(joined) 리드 프레임 구조물(200)을 포함하는 리드 프레임 구조물 배열(201)을 나타낸다. 상기 리드 프레임 구조물 배열(201)에서 각 리드 프레임 구조물(200)은 절단되지 않은 리드(200(b))와 주요 영역(200(a))을 포함한다. 상기 절단되지 않은 리드(200(b))는 상기 주요 영역(200(a))의 반대쪽으로 연장된다. 상기 리드 프레임 구조물 배열(201)에서 각 리드 프레임 구조물(200)은 결국 개별 반도체 다이 패키지에 사용될 것이며, 결국 서로 분리될 것이다. 상기 리드 프레임 구조물(200)과 상기 리드 프레임 구조물 배열(201)은 위에서 설명한 모든 리드 프레임 구조물의 모든 특성 또는 특징을 가질 수 있다.
도 6a는 몰딩된 리드 프레임 구조물 배열(206)이 몰딩 도구(202) 내에서 형성된 후의 사시도이다. 상기 몰딩 도구(202)는 제 1 몰딩 다이(202(a))와 제 2 몰딩 다이(202(b))를 포함한다. 고화되지 않은 몰딩 물질을 인입하기 위한 입구 및 과량의 몰딩 물질을 위한 유체 출구가 상기 몰딩 도구(202) 내에 제공될 수 있다. 경우에 따라서는, 몰딩 물질이 흐를 수 있도록 몰딩 물질을 가열하기 위해 가열 요소(미도시)가 제공될 수 있다. 일반적으로 몰딩 도구는 당 기술분야에 잘 알려져 있다.
몰딩된 리드 프레임 구조물 배열(206)을 형성하기 위해, 앞서 설명한 리드 프레임 구조물(201)은 상기 제 1 몰딩 다이(202(a))와 제 2 몰딩 다이(202(b)) 사이에 삽입될 수 있다. 몰딩 물질(204)이 상기 리드 프레임 배열 구조물(200) 주위에 형성되고, 고화되어 몰딩된 리드 프레임 구조물 배열(206)을 형성한다. 상기 몰딩 물질(204)은 상기 리드(200(b))와 상기 주요 영역(200(a))의 외측 표면을 노출시킨다. 약간 융기된 림(rim) 구조물(204(a))이 각 주요 영역(200(a))의 주위에 존재할 수 있다. 상기 몰딩 물질(204)의 일부 외측 표면과 상기 리드 프레임 구조물 배열(206)의 리드 프레임 구조물은 서로 실질적으로 동일 평면상에 있다.
상기 몰딩 도구(202)는 상기 몰딩 물질(204)을 원하는 대로 성형하기 위해 적절한 구성을 가질 수 있는 두 개의 몰딩 다이(202(a), 202(b))를 갖는다. 상측 몰드(202(b))는 상기 주요 영역(200(a)), 절단되지 않은 리드(200(b))의 표면, 및 기타 상기 몰딩 물질에 의하여 덮이는 것으로 예상되지 않는 표면과 직접 접촉하는 표면을 가질 수 있다. 상기 몰딩 다이(202(a), 202(b))를 사용함으로써, 프리몰딩된 기판을 형성할 때, 값비싼 커버 테이프 또는 식각된 리드 프레임 구조물을 사용할 필요가 없다. 이것은 프리몰딩된 기판의 가격을 낮추고, 따라서 상기 프리몰딩된 기판으로부터 형성되는 반도체 다이 패키지의 가격을 낮춘다. 또한, 이것은 프리몰딩된 기판의 몰딩된 부분을 형성하기 위해 필요한 단계의 수를 줄이고, 따라서, 공정 시간 및 비용을 절약한다. 마지막으로, 몰딩 다이(202(a), 202(b))를 사용함으로써, 주요 영역(200(a))의 주위에 몰딩 물질의 림을 형성하고, 그에 의하여 오목한 구조를 형성하는 것이 가능하다.
도 6b에 나타낸 바와 같이, 봉지 물질의 상기 몰딩 물질(204) 및 노출된 리드들(200(b))에 대한 부착력을 증가시키기 위해 세정 공정이 이용될 수 있다. 적합한 어떤 세정 공정도 사용될 수 있다. 예를 들면, 플라스마 세정 공정, 레이저 세정 공정, 화학 세정 공정 기계적 디플래쉬(deflash) 공정 등이 사용될 수 있다. 세정 공정의 적합한 파라미터들은 당 기술분야에서 통상의 지식을 가진 자에 의하여 결정될 수 있다. 도 6b는 몰딩된 상기 리드프레임 배열(206)의 상부 표면을 세정하는 세정 장치(216)를 구체적으로 나타낸다.
도 6c에 나타낸 바와 같이, 몰딩된 리드 프레임 배열(206)을 상기 세정 장비(216)로 세정한 후, 접착제(218)(또는 솔더 등과 같은)가 접착제 증착 장치(217)를 이용하여 주유 영역(200(a))의 외측 표면 위에 증착될 수 있다. 상기 접착제(218)는 에폭시 접착제를 포함하여 상업적으로 입수 가능한 적합한 어떤 접착제도 포함할 수 있다. 상기 접착제(218)는 충진되거나 비충진될 수 있고, 전도성 물질을 포함할 수도 있고 포함하지 않을 수도 있다.
도 6d에 나타낸 바와 같이, 상기 접착제(218)가 상기 주요 영역(208(a)) 위에 증착된 후, 하나 이상의 반도체 다이(226)가 상기 주요 영역(200(a)) 위에 장착된다. 각 주요 영역(200(a))과 전기적으로 결합되는 상기 반도체 다이(226)는 상기 리드들(200(b))보다 위에 위치되고 상기 리드들(200(b))과 오버랩될 수 있다. 그러나, 상기 반도체 다이(226)는 봉지 물질(204(a))의 림의 존재로 인하여 상기 리드(200(b))들로부터 전기적으로 분리될 수 있다. 상기 반도체 다이(226)는 실제로 상기 리드(200(b))들의 일부분 위에 위치할 수 있기 때문에, 상기 반도체 다이(226)의 크기는 상기 주요 영역(200(a))의 크기에 제한되지 않는다. 이는 본 발명의 구현예에 따른 반도체 다이 패키지 내에 더 큰 반도체 다이들을 포함하는 것을 가능하게 한다.
또한, 도 6d에 나타낸 바와 같이, 와이어 본딩(228)은 상기 반도체 다이(226)들의 상부쪽에 있는 전기 단자(미도시)와 상기 리드(200(b))들 사이에 형성된다. 다른 구현예에서, 상기 리드(200(b))들을 상기 반도체 다이(226)들의 상부 표면에 전기적으로 및 기계적으로 결합하기 위해서 와이어 본딩(228) 대신 전도성 클립이 사용될 수 있다.
이어서, 도 6e에 나타낸 바와 같이, 얻어지는 조립체가 봉지 물질(230)로 오버 몰딩되어 오버몰딩된 조립체(232)를 형성한다. 도 6e는 상기 오버몰딩된 조립체(232)의 상부 사시도를 나타낸다.
상기 오버몰딩된 조립체(232)를 형성하기 위해 적합한 어떤 몰딩 공정도 사용될 수 있다. 예를 들면, 오버몰딩된 상기 조립체를 형성하기 위해, 몰딩 다이들을 갖는 몰딩 도구가 사용될 수 있다. 앞선 구현예들에서와 같이, 봉지 물질(230)은 상기 반도체 다이 패키지에서 프리몰딩된 기판을 형성하기 위해 사용된 상기 몰딩 물질과 동일하거나 상이할 수 있다.
도 6f는 도 6f에 나타낸 오버몰딩된 조립체(232)의 반대면을 나타낸 하부 사시도이다. 나타낸 바와 같이, 상기 리드 프레임 구조물의 주요 영역(208(a))의 하부 표면 주위에 몰딩 물질의 제 2 림(204(b))이 있을 수 있다. 아래에서 더욱 상세히 설명되는 바와 같이, 이들은 오목한 구조물을 형성할 수 있다.
도 6g는 몰딩 물질(230)을 포함하는 오버몰딩된 조립체(232)가 레이저(238), 또는 다른 적절한 표시 요소로 표시되는 것을 나타낸다. 상기 오버몰딩된 조립체(232)는 수많은 결합된 반도체 다이 패키지들을 포함한다. 표시가 끝난 후, 상기 결합된 패키지들은 형성된 패키지를 서로 분위하기 위한 적절한 절단 요소(미도시)로 개별화될 수 있다. 적합한 절단 요소는 레이저, 쏘오, 펀칭(punching) 장치 등을 포함한다.
도 6h는 형성된 패키지(246)의 상부 사시도를 나타내고, 도 6i는 형성된 패키지(246)의 하부 사시도를 나타낸다. 도 6i에 나타낸 바와 같이, 상기 제 2 림(204(b)) 및 상기 주요 영역(208(b))의 노출된 표면은 오목한 구조물을 형성할 수 있다. 상기 오목한 구조물은 솔더(미도시)를 담을 수 있고, 뒤집어져 인쇄 회로 기판에 장착될 수도 있다. 상기 오목한 구조물은 솔더를 특정한 장소에 한정하기 위해 사용될 수 있고, 몰딩 물질로 된 상기 제 2 림(204(b))은 상기 주요 영역(208(b))에 부착된 솔더와 상기 리드(200(b))들 사이에 장벽을 형성할 수 있다. 나타낸 바와 같이, 상기 리드(200(b))들의 측방향 가장자리는 상기 몰딩 물질(204)의 측방향 표면과 실질적으로 동일 평면상에 있으며 상기 측방향 표면을 지나 연장되지 않는다. 상기 리드(200(b))들의 바닥 표면은 상기 리드들(200(b)) 사이에 있는 몰딩 물질(204)의 표면과도 실질적으로 동일 평면상에 있다.
도 7a 내지 도 7d는 제조 공정에 따른 반도체 다이 패키지의 측면을 나타낸다. 도 7a 내지 도 7d에 나타낸 방법은 도 6a 내지 도 6i에 나타낸 방법과 유사하다.
도 7a는 제 1 표면(302(a)) 및 상기 제 1 표면(302(a))에 대향하는 제 2 표면(302(b))를 포함하는 리드 프레임 구조물(302)을 나타낸다. 본 실시예에서, 상기 리드 프레임 구조물(302)은 리드(305)들과 상기 리드 프레임 구조물(302)의 주요 중앙부(333) 사이에 존재하는 수많은 빈 공간(303)을 갖는다. 상기 주요 중앙부(333)는 리드(305)들의 세트 사이에 위치한다. 상기 리드 프레임 구조물(302)은 위에서 설명한 리드 프레임 구조물과 동일하거나 상이한 특성을 가질 수 있다. 예를 들면, 상기 리드 프레임 구조물(302)은 구리와 같은 물질을 포함할 수 있고, 도금될 수 있다.
도 7b는 몰딩 물질(304)이 리드 프레임 구조물(302) 위에 형성된 후의 리드 프레임 구조물(302)을 나타낸다. 이것은 제 1 몰딩 공정을 이룰 수 있다. 프리몰딩된 기판(301)이 형성된다. 상기 몰딩 물질(304)은 두 부분(304(a), 304(b))을 가지며, 이들은 몰딩 물질(304)의 림을 형성할 수 있다. 도 7b에 나타낸 바와 같이, 상기 몰딩 물질 부분(304(a), 304(b)) 및 상기 리드 프레임 구조물의 주요 중앙부(333)의 바닥 표면에 의하여 오목 구조물(307)이 형성된다.
도 7c에 나타낸 바와 같이, 상기 프리몰딩된 기판(301)이 형성된 후, 전도성 또는 비전도성 접착제, 솔더 등을 포함할 수 있는 접착제(308)를 이용하여 반도체 다이(310)가 상기 프리몰딩된 기판(301)에 부착된다. 상기 반도체 다이(310)는 위에서 설명한 바와 같이 수평형 또는 수직형 소자를 포함할 수 있다. 만일 수직형 소자가 존재하면, 전류가 상기 다이(310)의 바닥 표면으로 또는 바닥 표면에서 상기 접착제(308), 상기 리드 프레임 구조물(302)의 주요 중앙부(333), 및 회로 기판(미도시) 위의 적절한 패드로 흐를 수 있도록 상기 접착제(308)는 전도성일 수 있다.
그런 후, 상기 리드 프레임 구조물(302)의 리드(305)들과 상기 반도체 다이(310)의 상부 표면의 전기 단자(미도시) 사이에 와이어 본딩이 형성된다. 상기 반도체 다이(310)의 상부 표면은 상기 프리몰딩된 기판(301)으로부터 상기 반도체 다이(310)의 반대쪽 표면보다 더 멀 수 있다. 그런 다음 봉지 물질(318)이 상기 반도체 다이(310)와 상기 와이어 본딩(314) 위에 형성된다. 도 7c에 나타낸 바와 같이, 상기 봉지 물질(318)의 측방향 표면은 상기 리드 프레임 구조물(302)의 리드(305)들의 측방향 표면과 동일 평면상에 있을 수 있다.
얻어지는 반도체 다이 패키지(330)의 바닥 사시도를 도 7d에 나타내었다. 상기 반도체 다이 패키지(330)는 봉지 물질(318)과 리드 프레임 구조물(302)을 포함한다. 몰딩 물질(304)의 림이 상기 리드 프레임 구조물(302)의 주요 중앙부(333) 주위에 배치되어 오목한 구조물(301)을 형성한다. 나타낸 바와 같이, 상기 리드 프레임 구조물(302)의 리드들 사이의 영역은 몰딩 물질(304)로 채워지고, 그러한 위치에서 상기 몰딩 물질(304)의 표면들은 상기 리드들의 표면과 실질적으로 동일 평면상에 있다.
본 발명의 구현예들에 따른 다른 반도체 다이 패키지들은 오목한 구조물이 없는 프리몰딩된 기판을 포함할 수 있다. 이러한 구현예들은 도 8a 내지 도 8e를 참조하여 설명될 수 있다.
도 8a는 갭(321)을 포함하는 리드 프레임 구조물(320)의 다른 측단면도를 나타낸다. 상기 리드 프레임 구조물(320)은 또한 제 1 표면(320(a)) 및 제 2 표면(320(b))과 상기 갭(321)의 반대쪽 면 위에 있는 리드(324)들을 포함한다.
도 8b는 몰딩 공정이 수행된 후의 리드 프레임 구조물(320)을 나타낸다. 이는 제 1 몰딩 공정을 구성할 수 있다. 도 8b에 나타낸 바와 같이, 몰딩 물질(322)은 상기 갭(321) 내에 위치하며, 상기 몰딩 물질(322)의 외측 표면은 상기 리드 프레임 구조물(320)의 상기 제 1 표면(320(a)) 및 상기 제 2 표면(320(b))과 실질적으로 동일 평면상에 있다. 그 결과 얻어지는 프리몰딩된 기판(363)은 제 1 대향 표면(363(a)) 및 제 2 대향 표면(363(b))을 갖는데, 이들은 상기 몰딩 물질(322)의 외측 표면 및 상기 리드 프레임 구조물(320)의 상기 제 1 표면(320(a)) 및 상기 제 2 표면(320(b))과 일치한다. 도 7b에 나타낸 기판과는 달리, 도 8b에 나타낸 프리몰딩된 기판(363)에는 오목한 구조물이 형성되어 있지 않다.
도 8c에 나타낸 바와 같이, 반도체 다이(328)는 상기 기판(363)이 형성된 후에 접착제(344)를 이용하여 상기 기판(363) 위에 장착된다. 본 실시예에서, 상기 반도체 다이(328)는 전기 단자들을 갖는 상부 표면을 포함할 수 있는데, 상기 전기 단자들은 상기 반도체 다이(328)에 수평형 소자의 일부를 형성한다. 상기 접착제(344)는 에폭시 접착제 또는 다른 적합한 어떠한 유형의 접착제일 수도 있으며, 충진되거나 비충진될 수 있다.
상기 기판(363)에 반도체 다이(328)를 장착한 후, 상기 기판(363)의 리드(324)들과 상기 반도체 다이(328)의 상부 표면 사이에 와이어 본딩(329)이 형성된다. 대안으로서, 전도성 클립이 본 발명의 다른 구현예에서 사용될 수 있다.
도 8d에 나타낸 바와 같이, 상기 반도체 다이(328)의 상부 표면과 상기 리드(324)들 사이에 와이어 본딩(329)이 형성된 후, 봉지 물질(332)이 상기 반도체 다이(328) 위에 형성되어 반도체 다이 패키지(330)를 형성한다. 이것은 제 2 몰딩 공정을 구성할 수 있다. 본 실시예에서, 상기 봉지 물질(332)은 상기 기판(363)의 바깥쪽 가장자리를 지나 연장되지 않는다. 앞선 구현예에서와 같이, 상기 봉지 물질(332)은 상기 몰딩 물질(322)과 같거나 상이할 수 있다.
도 8e는 도 8d에 나타낸 반도체 다이 패키지(330)의 하부 사시도를 나타낸다. 도 8e에 나타낸 바와 같이, 상기 반도체 다이 패키지(330)의 바닥 표면은 편평하다. 상기 리드(324)들의 바닥 표면들은 상기 몰딩 물질(322)의 바닥 표면들과 실질적으로 동일 평면상에 있다.
도 9a는 갭(321)을 포함하는 리드 프레임 구조물(320)의 또 다른 측단면도를 나타낸다. 상기 리드 프레임 구조물(320)은 제 1 표면(320(a)) 및 제 2 표면(320(b))과, 상기 갭(321)의 반대쪽 면 위에 리드(324)들을 포함한다.
도 9b는 몰딩 공정이 수행된 후의 상기 리드 프레임 구조물(320)을 나타낸다. 나타낸 바와 같이, 형성된 상기 몰딩 물질(322)은 상기 갭(321)을 채우고, 상기 리드 프레임 구조물(320)의 제 2 표면(320(b))의 일부를 덮음으로써 기판(363)을 형성한다. 그러나, 본 실시예에서 상기 몰딩 물질(322)은 상기 리드 프레임 구조물(320)의 제 1 표면(320(a))을 덮지 않는다.
도 9c를 참조하면, 상기 기판(363)이 형성된 후, 접착제(344)를 이용하여 반도체 다이(328)를 상기 기판(363)에 부착한다. 상기 반도체 다이(328)의 상부 표면과 상기 기판(363)의 리드 프레임 구조물(320)의 리드(324)들 사이에 와이어 본딩(329)이 형성된다. 앞선 구현예들에서와 같이, 전도성 클립이 와이어 본딩(329) 대신 사용될 수 있다.
도 9d를 참조하면, 상기 반도체 다이(328)가 상기 기판(363)에 부착된 후, 봉지 물질(332)이 상기 기판(363) 및 상기 반도체 다이(328) 위에 형성되어 반도체 다이 패키지(330)를 형성한다. 나타낸 바와 같이, 상기 리드 프레임 구조물(320)의 리드(324)들은 상기 봉지 물질(332)을 지나 연장되지 않는다.
도 9e는 도 9d의 반도체 다이 패키지(330)의 하부 사시도를 나타낸다. 나타낸 바와 같이, 상기 몰딩 물질(322)은 상기 리드 프레임 구조물(320)의 제 2 표면(320(b))으로부터 돌출된다.
도 10a는 갭(321)을 포함하는 리드 프레임 구조물(320)의 또 다른 측단면도를 나타낸다. 상기 리드 프레임 구조물(320)은 제 1 표면(320(a)) 및 제 2 표면(320(b))과, 상기 갭(321)의 반대쪽 면 위에 리드(324)들을 포함한다.
도 10b에 나타낸 바와 같이, 몰딩 물질(322)은 상기 리드 프레임 구조물(320)의 갭(321)을 채우고, 상기 리드 프레임 구조물(320)의 제 1 표면(320(a))의 일부를 덮음으로써 프리몰딩된 기판(363)을 형성한다. 본 실시예에서, 상기 몰딩 물질(322)은 상기 리드 프레임 구조물(320)의 제 2 표면(320(b))을 덮지 않는다.
도 10c에 나타낸 바와 같이, 접착제(344)를 이용하여 상기 기판(363) 위에 반도체 다이(328)이 장착된다. 상기 반도체 다이(328)의 상부 표면에 있는 전기 단자들(미도시)을 상기 기판(363)의 리드 프레임 구조물(320)의 리드(324)들에 결합하기 위해 와이어 본딩(329)과 같은 것들이 형성될 수 있다.
도 10d에 나타낸 바와 같이, 봉지 물질(332)이 상기 반도체 다이(328)와 상기 기판(363)의 리드들까지 덮음으로써 반도체 다이 패키지(330)를 형성한다. 나타낸 바와 같이, 상기 반도체 다이 패키지(330)의 바닥 표면은 편평하다.
도 10e는 도 10d에 나타낸 반도체 다이 패키지(330)의 하부 사시도이다.
도 11a는 갭(321)을 포함하는 리드 프레임 구조물(320)의 또 다른 측단면도를 나타낸다. 상기 리드 프레임 구조물(320)은 제 1 표면(320(a)) 및 제 2 표면(320(b))과, 상기 갭(321)의 반대쪽 면 위에 리드(324)들을 포함한다.
도 11b는 상기 리드 프레임 구조물(320)에 대하여 몰딩 공정을 수행한 후의 기판(363)의 측단면도를 나타낸다. 상기 기판(363)은 상기 갭(321)을 채우는 몰딩 물질(322)을 포함하고, 상기 리드 프레임 구조물(320)의 제 1 표면(320(a)) 및 제 2 표면(320(b))의 일부를 덮는다.
도 11c는 접착제(344)를 이용하여 상기 기판(363) 위에 반도체 다이(328)을 창작하는 것을 나타낸다. 상기 반도체 다이(328)의 상부 표면과 상기 기판(363)의 리드(324)들 사이에 와이어 본딩(329)과 같은 것들이 형성된다.
그런 다음, 도 11d에 나타낸 바와 같이, 봉지 물질(332)이 상기 기판(363)과 상기 반도체 다이(328) 위에 형성되어 반도체 다이 패키지(330)를 형성한다. 나타낸 바와 같이, 상기 몰딩 물질(322)은 상기 리드(324)들의 바닥 표면을 지나 돌출된다.
도 11e는 도 11d에 나타낸 반도체 다이 패키지(330)의 바닥 사시도를 나타낸다. 나타낸 바와 같이, 상기 리드(324)들 사이에 있는 몰딩 물질(322)의 외측 표면과 상기 리드(324)들의 외측 표면은 실질적으로 동일 평면상에 있다. 그러나, 대향하는 리드(324) 세트들 사이의 상기 몰딩 물질(322)의 중앙부는 상기 리드(324)들의 외측 표면에 대하여 융기되어 있다.
도 12a는 갭(321)을 포함하는 리드 프레임 구조물(320)의 또 다른 측단면도를 나타낸다. 상기 리드 프레임 구조물(320)은 제 1 표면(320(a)) 및 제 2 표면(320(b))을 포함한다. 상기 갭(321)의 반대쪽 면 위에 리드(324)들을 포함한다. 상기 갭(321)들 사이에 주요 중앙부(333)가 있다.
도 12b는 몰딩 공정이 수행된 이후의 도 12a의 리드 프레임 구조물(320)을 나타낸다. 나타낸 바와 같이, 상기 갭(321)의 내부와 상기 리드 프레임 구조물(320)의 제 2 표면(320(b))의 적어도 일부분 위에 몰딩 물질(322)이 형성됨으로써 본 발명의 일구현예에 따른 프리몰딩된 기판(363)이 형성된다. 상기 몰딩 물질(322)은 제 1 부분(322(a))과 제 2 부분(322(b))을 포함한다. 상기 제 1 부분(322(a)), 상기 제 2 부분(322(b)) 및 상기 제 1 부분(322(a))과 상기 제 2 부분(322(b)) 사이의 상기 리드 프레임 구조물(320)의 주요 중앙부(333)가 오목 구조물(337)을 형성할 수 있다.
도 12c에 나타낸 바와 같이, 접착제(344)를 이용하여 상기 기판(363)에 반도체 다이(328)가 장착된다. 상기 반도체 기판(328)이 장착되는 상기 기판(363)의 표면은 편평하다. 그런 후, 상기 기판(363)의 리드(324)들과 상기 반도체 다이(328)의 상부 표면의 전기 단자들 사이에 와이어 본딩(329)과 같은 것들이 형성된다.
도 12d에 나타낸 바와 같이, 상기 기판(363) 위에 상기 반도체 다이(328)가 장착되고 나서, 봉지 물질(332)이 상기 기판(363) 위에 그리고 상기 반도체 다이(328) 위에 형성됨으로써 반도체 다이 패키지(330)가 형성된다.
도 12e는 도 12d에 나타낸 반도체 다이 패키지(330)의 하부 사시도를 나타낸다. 도 12e에 나타낸 바와 같이, 상기 몰딩 물질(322)은 둘러싸면서 상기 리드 프레임 구조물(320)의 주요부(333)와 함께 오목한 구조물을 형성하는 몰딩 물질(322)의 림을 포함한다.
도 6 내지 도 12에 대하여 설명한 구현예들은 반도체 다이의, 프리몰딩된 기판의 장착 표면 반대쪽의 표면에 있는 전기 단자들을 상기 프리몰딩된 기판의 리드들에 연결하기 위해 와이어 본딩과 같은 것들을 갖는다. 도 13 내지 17은 플립칩 타입의 반도체 다이 패키지를 형성하기 위해 플립칩 타입 다이에 사용될 수 있는 본 발명의 구현예들을 나타낸다.
도 13a는 갭(339)을 포함하는 리드 프레임 구조물(340)의 다른 측단면도를 나타낸다. 상기 리드 프레임 구조물(340)은 제 1 표면(340(a)) 및 제 2 표면(340(b))을 포함한다. 상기 갭(339)의 반대쪽 면 위에 리드(366)들이 있다.
도 13b는 프리몰딩된 기판(349)을 형성하기 위해 몰딩 공정을 수행한 후의 도 13a의 리드 프레임 구조물(340)을 나타낸다. 여기에 나타낸 바와 같이, 상기 몰딩 물질(342)은 상기 갭(339)을 채우지만, 상기 리드 프레임 구조물(340)의 제 1 표면(340(a)) 및 제 2 표면(340(b))을 지나서 연장되지는 않는다. 얻어지는 프리몰딩된 기판(349)은 대향하는 편평한 표면을 갖는다.
도 13c는 수많은 솔더 범프(348)들을 포함하는 반도체 다이(346)를 나타낸다. 상기 솔더 범프(348)들은 상기 반도체 다이(346)의 반도체 소자의 전자 단자들과 결합될 수 있다.
상기 솔더 범프(348)들은 Pb-Sn 솔더, 무연 솔더(Pb-free solder) 등을 포함하는 적합한 어떠한 솔더 물질도 포함할 수 있다. 대안으로서, 구리와 같은 전도성 물질을 포함하는 전도성 칼럼(column)이 솔더 범프(348)를 대신하여 또는 솔더 범프(348)와 함께 사용될 수 있다..
도 13c에 나타낸 바와 같이, 접착제(344)를 이용하여 상기 반도체 다이(346)가 상기 프리몰딩된 기판(349) 위에 장착된다. 상기 접착제(346)는 라미네이션(laminating), 롤러 코팅(roller coating), 닥터 블레이드 코팅 등을 포함하는 적합한 어떠한 방법이든 이용하여 상기 기판(349) 위에 증착될 수 있다. 에폭시 접착제를 포함하는 적합한 어떠한 접착제든 사용될 수 있다.
도 13d는 상기 기판(349)에 상기 반도체 다이(346)가 장착된 후에 반도체 다이 패키지(350)가 형성된 것을 나타낸다. 나타낸 바와 같이, 상기 접착제(344)가 상기 반도체 다이(346)와 상기 프리몰딩된 기판(349) 사이의 공간을 채우고, 상기 반도체 다이(346)의 외주의 바깥쪽으로 부분적으로 나올 수 있다. 상기 반도체 다이 패키지(350)에서, 상기 솔더 범프(348)들은 상기 반도체 다이(346)의 단자들(미도시)을 상기 리드 프레임 구조물(340)의 리드(366)들에 전기적으로 결합시킨다.
비록 도 13c 및 도 13d가 기판 위에 증착된 접착제와 상기 기판(349) 위에 반도체 다이(346)를 장착하는 것을 나타내지만, 다른 구현예들도 가능함은 이해된다. 예를 들면, 상기 기판(349)에 상기 반도체 다이(346)를 먼저 장착하고, 그런 다음 상기 반도체 다이(346)와 상기 기판(349) 사이의 공간을 언더필(underfill) 물질로 채우는 것이 가능하다. 언더필 물질은 상용으로 입수가능하다. 다른 구현예들에서, 상기 솔더(348)가 상기 반도체 다이(346)를 상기 프리몰딩된 기판(349)에 결합하기 때문에 언더필 물질 또는 추가적인 접착제가 불필요할 수 있다.
도 13e는 도 13d에 나타낸 반도체 다이 패키지(350)의 하부 사시도를 나타낸다. 나타낸 바와 같이, 상기 반도체 다이 패키지(350)의 하부 표면은 상기 리드 프레임 구조물(340)의 제 2 표면(340(b))과 일치한다. 상기 반도체 다이 패키지(350)의 바닥에서, 상기 리드 프레임 구조물(340)의 외측 표면은 상기 몰딩 물질(342)의 외측 표면과 실질적으로 동일 평면상에 있다.
도 14a는 갭(339)을 포함하는 리드 프레임 구조물(340)의 또 다른 측단면도를 나타낸다. 또한, 상기 리드 프레임 구조물(340)은 제 1 표면(340(a))과 제 2 표면(340(b))을 포함한다. 상기 갭(339)의 반대쪽 면 위에 리드(366)들이 있다.
도 14b는 몰딩 공정이 수행된 후의 상기 리드 프레임 구조물(340)을 나타낸다. 상기 몰딩 물질(342)은 상기 갭(339)을 채우고 상기 리드 프레임 구조물(340)의 제 2 표면(340(b))의 적어도 일부를 덮음으로써 프리몰딩된 기판(349)을 형성한다. 본 구현예에서 상기 제 1 표면(340(a))은 몰딩 물질(342)에 의하여 덮이지 않는다.
도 14c는 솔더 범프(348)를 포함하는 반도체 다이(346)가 접착제(344)로 상기 기판(349) 위에 장착되는 것을 나타낸다. 앞선 구현예에서와 같이, 상기 솔더 범프(348)들은 상기 접착층(344)을 통과하여 상기 리드 프레임 구조물(340)에 접촉된다. 앞선 구현예들에서와 같이, 상기 솔더 범프(348)들은 Pb-Sn, 무연 솔더 등을 포함하는 적합한 어떠한 솔더라도 포함할 수 있다. 솔더 대신 또는 솔더와 함께 전도성 칼럼도 사용될 수 있다.
도 14d는 상기 반도체 다이(346)이 상기 기판(349) 위에 장착된 후의 반도체 다이 패키지(350)를 나타낸다. 도 14e는 도 14d에 나타낸 반도체 다이 패키지(350)의 하부 사시도를 나타낸다. 도 14d 및 도 14e에 나타낸 바와 같이, 상기 몰딩 물질(342)은 상기 리드 프레임 구조물(340)의 제 2 표면(340(b))으로부터 아래쪽으로 돌출된다. 도 14e에 나타낸 바와 같이, 이웃하는 리드(366)들 사이에 있는 상기 몰딩 물질(342)은 상기 리드(366)들의 외측 표면과 실질적으로 동일 평면상에 있다.
도 15a는 갭(339)을 포함하는 리드 프레임 구조물(340)의 또 다른 측단면도이다. 상기 리드 프레임 구조물(340)은 제 1 표면(340(a))과 제 2 표면(340(b))을 포함한다. 상기 갭(339)의 반대쪽 면 위에 리드(366)들이 있다.
도 15b는 몰딩 공정이 수행된 후의 상기 리드 프레임 구조물(340)을 나타낸다. 상기 몰딩 물질(342)은 상기 갭(339)을 채우고, 상기 리드 프레임 구조물(340)의 제 1 표면(340(a)) 또는 제 2 표면(340(b))을 덮지 않는다.
도 15c는 상기 기판(349) 위에 장착되고 있는 반도체 다이(346)를 나타낸다. 앞선 구현예들에서와 같이, 상기 반도체 다이(346)는 상기 반도체 다이(346)의 단자(미도시)에 부착된 수많은 솔더 범프(348)들을 갖는다.
도 15d에 나타낸 바와 같이, 상기 반도체 다이(346)가 프리몰딩된 기판(349)에 장착된 후, 봉지 물질(352)이 상기 반도체 다이(346)의 위와 아래에 형성됨으로써 반도체 다이 패키지(350)를 형성할 수 있다. 상기 봉지 물질(352)은 앞서 설명한 몰딩 물질(342)와 동일하거나 상이한 타입의 물질을 사용할 수 있다.
도 15e는 상기 반도체 다이 패키지(350)의 하부 사시도를 나타낸다. 나타낸 바와 같이, 상기 몰딩 물질(342)의 외측 표면은 상기 리드(366)들의 바닥의 외측 표면과 실질적으로 동일 평면상에 있다.
상기 반도체 다이 패키지(350)는 뒤집어져서 회로 기판에 장착될 수 있다. 원하는 경우에는, 상기 반도체 다이 패키지(350)를 회로 기판 위에 장착하기 전에 상기 리드(366)들의 노출된 표면 위에 솔더가 형성될 수 있다.
앞선 구현예들과는 달리, 상기 기판(349) 위에 반도체 다이(346)를 장착하기 전에 상기 기판(349) 위에 접착층이 존재하지 않는다. 대신에, 봉지 물질(350)이 상기 반도체 다이(346)의 상부 표면 및 하부 표면을 모두 덮는다.
도 16a는 갭(339)을 포함하는 리드 프레임 구조물(340)의 또 다른 측단면도이다. 상기 리드 프레임 구조물(340)은 제 1 표면(340(a))과 제 2 표면(340(b))을 포함한다. 상기 갭(339)의 반대쪽 면 위에 리드(366)들이 있다.
도 16b는 몰딩 공정이 수행된 후의 상기 리드 프레임 구조물(340)을 나타낸다. 상기 몰딩 물질(342)은 상기 갭(339)을 채우고 상기 제 2 표면(340(b))의 적어도 일부분을 덮음으로써 프리몰딩된 기판(349)을 형성한다.
도 16c는 상기 반도체 다이(346)가 상기 프리몰딩된 기판(349) 위에 장착되는 것을 나타낸다. 상기 반도체 다이(346)는 복수개의 솔더 범프(348)들을 포함한다. 장착된 후에 상기 솔더 범프(348)들은 상기 리드(366)들과 접촉된다.
도 16d에 나타낸 바와 같이, 상기 반도체 다이(346)가 상기 기판(349)에 장착된 후, 상기 반도체 다이(346)의 위와 아래에 봉지 물질(352)가 형성됨으로써 반도체 다이 패키지(350)를 형성할 수 있다.
도 16e는 도 16d에 나타낸 상기 반도체 다이 패키지(350)의 하부 사시도를 나타낸다. 나타낸 바와 같이, 이웃하는 리드(366)들 사이에 있는 몰딩 물질(342)은 이들 리드(366)들의 외측 표면과 실질적으로 동일 평면상에 있다. 상기 몰딩 물질(342)의 더 큰 부분이 상기 리드(366)들로부터 돌출된다.
도 17a는 적어도 두 개의 갭(339)들을 포함하는 리드 프레임 구조물(340)의 또 다른 측단면도이다. 역시, 상기 리드 프레임 구조물(340)은 제 1 표면(340(a))과 제 2 표면(340(b))을 포함한다. 상기 갭(339)들 사이에 주요 중앙부(333)가 있다. 리드(366)들은 상기 갭(339)들로부터 바깥쪽으로 연장된다.
도 17b는 몰딩 공정이 수행된 후의 상기 리드 프레임 구조물(340)을 나타낸다. 도 17b에 나타낸 바와 같이, 상기 몰딩 물질(342)은 상기 갭(339)들을 채우며, 상기 제 2 표면(340(b))의 적어도 일부분을 덮음으로써 프리몰딩된 기판(349)을 형성할 수 있다. 상기 몰딩 물질(342)은 제 1 부분(342(a)) 및 제 2 부분(342(b))을 포함하고, 이들은 상기 리드 프레임 구조물(340)의 주요 중앙부(333)의 제 2 표면과 함께 오목한 구조물(351)을 형성한다.
도 17c는 상기 반도체 다이(346)가 상기 기판(349) 위에 장착되는 것을 나타낸다. 상기 반도체 다이(346)는 자신의 아래쪽에 부착된 수많은 솔더 구조물(348)들을 포함한다. 상기 솔더 구조물(348)들은 상기 반도체 다이(348)의 전기 단자들을 상기 리드 프레임 구조물(340)의 리드(366)들에 전기적으로 결합한다.
도 17d에 나타낸 바와 같이, 상기 반도체 다이(346)가 상기 기판(349)에 장착된 후, 봉지 물질(352)이 상기 반도체 다이(346)의 상부 및 하부에 형성됨으로써 반도체 다이 패키지(350)가 형성될 수 있다.
도 17e는 도 17d에 나타낸 반도체 다이 패키지(350)의 하부 사시도를 나타낸다. 도 17e에 나타낸 바와 같이, 상기 주요 중앙부(333) 주위에 몰딩 물질(342)의 림이 형성된다. 이들은 함께 오목한 구조물을 형성할 수 있다.
도 5 내지 도 17을 참조하여 설명한 구현예들은 수많은 장점들을 제공한다. 첫째, 상기 반도체 다이 패키지는 값비싼 커버 테이프 및 식각된 리드 프레임 구조물이 반도체 다이 패키지의 제조에 불필요하기 때문에 더욱 저렴하게 제조될 수 있다. 이들 구현예에서, 프리몰딩된 기판을 형성하기 위해 몰딩 다이를 갖는 몰딩 도구가 사용되기 때문에, 프리몰딩된 기판을 형성하기 위해, 식각된 리드 프레임 구조물 및 커버테이프가 필요하지 않다. 어떤 경우에, 이것은 값비싼 커버 테이프를 사용하여 제조되는 반도체 다이 패키지와 비교할 때 반도체 다이 패키지의 가격을 42% 낮출 수 있다. 둘째, 앞선 많은 구현예들에서 보인 바와 같이, 상기 반도체 다이 패키지들은 더 큰 반도체 다이들을 사용할 수 있다. 위에서 보인 바와 같이, 반도체 다이들의 크기는 기판에 사용되는 리드 프레임 구조물의 다이 부착 패터의 크기에 구애받을 필요가 없다. 셋째, 본 발명의 구현예들에서, 상기 반도체 다이 패키지의 크기를 증가시키지 않고도 핀 리드 수를 증가시키는 것이 가능하다. 넷째, 오목한 구조물이 형성될 때, 솔더 접합부의 신뢰도를 높이는 것이 가능하다. 상기 오목한 구조물은 형성된 반도체 다이 패키지를 인쇄 회로 기판 등에 부착할 때 사용되는 솔더를 내부에 담을 수 있다.
IV. 고전력 모듈의 설계와 제조 방법
고전력 모듈들은 수많은 전자 장치에서 사용된다. 일부 고전력 모듈들은 "스마트" 전력 모듈들이다. 이들 전력 모듈들은 적어도 하나의 전력 반도체 다이와 적어도 하나의 콘트롤 반도체 다이를 포함한다. 상기 콘트롤 반도체 다이(예를 들면, 구동(driver) 집적 회로 또는 구동 칩)는 상기 전력 반도체 다이의 동작을 적어도 부분적으로 제어하기 위해 사용될 수 있다.
본 발명의 추가적인 구현예들은 고전력 모듈과 고전력 모듈의 제조 방법에 관한 것이다. 일 구현예에서, 리드 프레임 구조물과 몰딩 물질을 포함하는 기판을 얻는다. 상기 몰딩 물질의 한 표면과 상기 리드 프레임 구조물은 질질적으로 동일 평면상에 있다. 상기 기판은 제 1 다이 부착 영역과 제 2 다이 부착 영역을 포함한다. 제 1 반도체 다이는 상기 제 1 다이 부착 영역에 부착되고, 제 2 반도체 다이는 제 2 다이 부착 영역에 부착된다. 상기 제 1 반도체 다이는 전력 트랜지스터를 포함할 수 있다. 상기 제 2 반도체 다이는 콘트롤 칩(또는 구동 IC 또는 구동 집적 회로)을 포함할 수 있다. 추가적인 전력 트랜지스터 및 추가적인 전자 부품 역시 상기 고전력 모듈 내에 존재할 수 있다.
도 18a-1은 제 1 다이 부착 영역(402(b)-1), 제 2 다이 부착 영역(402(b)-2), 및 제 3 다이 부착 영역(402(b)-3)을 포함하는 리드 프레임 구조물(402)을 나타낸다. 여러 다이 부착 영역들(402(b)-1, 402(b)-2, 402(b)-3) 사이의 공간은 형성될 패키지의 전압 요건에 의하여 정의될 수 있다.
또한, 상기 리드 프레임 구조물(402)은 상기 제 1, 제 2, 및 제 3 다이 부착 영역들(402(b)-1, 402(b)-2, 402(b)-3)로부터 바깥쪽으로 연장되는 수많은 리드(402(a))들을 포함한다. 본 실시예에서, 상기 리드(402(a))들은 상기 제 1, 제 2, 및 제 3 다이 부착 영역들(402(b)-1, 402(b)-2, 402(b)-3)로부터 바깥쪽의 한 방향으로 연장된다. 다른 실시예들에서, 이들은 상기 여러 다이 부착 영역들로부터 하나 이상의 방향으로 연장될 수 있다. 본 실시예에서, 상기 제 3 다이 부착 영역(402(b)-3)은 구동 반도체 다이에 대한 다이 패들(die paddle)에 대응될 수 있고, 다른 다이 부착 영역(402(b)-1, 402(b)-2)들은 전력 반도체 다이들에 대한 다이 패들에 대응될 수 있다.
도 18a-2는 상기 리드 프레임 구조물(402)의 뒤쪽 면을 나타낸다. 상기 리드 프레임 구조물(402)은 제 1 반식각(half-etched) 영역(402(c)-1) 및 제 2 반식각 영역(402(c)-2)을 포함한다. 본 발명의 구현예들에서, 상기 식각된 영역들은 리드 프레임 구조물의 두께를 통하여 부분적으로 식각함으로써 형성될 수 있다. "반식각" 구조물은 상기 리드 프레임 구조물의 두께의 약 절반이 제거되어서 형성된 리드 프레임 구조물의 일부를 지칭할 수 있다.
상기 반식각된 영역들(402(c)-1, 402(c)-2)은 통상의 식각 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 반식각 영역들(402(c)-1, 402(c)-2)에 대응되는 표면들은 식각하기 전에 포토레지스트 또는 테이프(예를 들면, 폴리이미드 테이프)와 같은 물질로 덮여질 수 있다. 그런 후, 덮개 물질(covering material)로 덮이지 않은 상기 리드 프레임 구조물(402)의 영역을 식각하기 위해 식각 물질(예를 들면, 액체 식각액 또는 건식 식각제)이 사용될 수 있다. 도 18a-1 및 도 18a-2를 모두 참조하면, 본 실시예에서, 상기 제 1 반식각 영역(402(c)-1) 및 제 1 다이 부착 영역(402(b)-1)은 동일 구조물의 일부분일 수 있다. 또한, 본 실시예에서, 상기 제 2 반식각 영역(402(c)-2) 및 제 2 다이 부착 영역(402(b)-2)은 동일 구조물의 일부분일 수 있다.
도 18b-1은 몰딩 공정을 수행한 후의 상기 리드 프레임 구조물(402)을 나타낸다. 몰딩 공정(예를 들면, 전사 몰딩 공정)을 수행한 후, 몰딩 물질(404)이 상기 리드 프레임 구조물(402) 주위에 형성되고, 그에 의하여 프리몰딩된 기판(405)을 형성한다. 대표적인 전사 몰딩 공정에서, 몰딩 물질에 의하여 덮여질 것으로 의도되지 않은 상기 리드 프레임 구조물(402)의 표면들은 몰딩되는 동안 몰드 누설을 막기 위해 테이프(예를 들면, 폴리이미드 테이프)로 덮여질 수 있다. 상기 리드 프레임 구조물(402)가 테이프로 덮여진 후에, 상기 리드 프레임 구조물(402) 위에 몰딩 물질이 증착될 수 있다. 상기 테이프는 곧이어 제거됨으로써 상기 리드 프레임 구조물(402)의 앞서 덮여있던 부분을 몰딩된 몰딩 물질을 관통하여 노출시킨다. 다른 구현예들에서, 앞서 언급한 바와 같이, 프리몰딩된 기판들은 커버 테이프를 사용하지 않고도 몰딩 도구들을 사용하여 형성될 수 있다.
앞서 보인 바와 같이, 상기 몰딩 물질(404)의 외측 표면들이 상기 제 1, 제 2, 및 제 3 전도성 다이 부착 영역들(402(b)-1, 402(b)-2, 402(b)-3)과 실질적으로 동일 평면상에 있도록 상기 몰딩 물질(404)이 형성될 수 있다. 도 18b-1에 나타낸 바와 같이, 리드(402(a))들은 상기 몰딩 물질(404)의 한쪽 측방향 가장자리(edge)로부터 멀어지게 연장된다. 다른 구현예들에서, 상기 전도성 다이 부착 영역들(402(b)-1, 402(b)-2, 402(b)-3)로부터 연장되는 리드들은 상기 몰딩 물질(404)의 둘 이상의 측방향 가장자리로부터 멀어지게 연장될 수 있다.
도 18b-2는 상기 프리몰딩된 기판(405)의 하부 사시도를 나타낸다. 나타낸 바와 같이, 상기 제 1 및 제 2 반식각 영역들(402(c)-1, 402(c)-2)의 외측 표면들은 상기 몰딩 물질(404)을 관통하여 노출된다.
본 발명의 구현예들에 따른 프리몰딩된 통합(integrated) 리드 프레임 구조물은 통상의 일부 기판들과 비교할 때 더 낮은 휨(warpage)과 더 높은 강도를 갖는다. 아래의 설명에서 명확해지는 바와 같이, SIP(system in a package) 모듈과 같은 본 발명의 구현예들에서, 여분의 힛 싱크 또는 직접 구리 부착(direct bonded copper) 기판 또는 절연 금속 기판(insulated metal substrate)과 같은 기판이 필요 없다. 상기 반도체 다이 패키지의 열적 성능은 적절한 두께를 갖는 리드 프레임 구조물을 이용함으로써 달성될 수 있다. 상기 프리몰딩된 기판의 전기적 회로는 몰딩 공정 동안 정의될 수 있다.
도 18c에 나타낸 바와 같이, 제 1, 제 2 및 제 3 반도체 다이(408(a), 408(b), 408(c))들은 접착제 또는 일부 다른 적합한 물질을 이용하여 상기 기판(405)에 부착된다. 앞선 구현예들에서와 같이, 상기 반도체 다이(408(a), 408(b), 408(c))들을 상기 프리몰딩된 기판(405)에 부착하기 위해 에폭시 타입의 접착제 또는 다른 적합한 상용으로 입수 가능한 접착제를 사용할 수 있다.
앞서 설명한 구현예들에서와 같이, 원한다면, 상기 리드(402(a))들과 상기 반도체 다이(408(a), 408(b), 408(c))들의 상부 표면의 단자들 사이에 와이어 본딩(미도시)이 형성될 수 있다. 와이어 본딩은 상이한 반도체 다이들을 서로 연결하기 위해 사용될 수도 있다. 예를 들면, 상기 반도체 다이(408(b))는 구동 IC 다이인 반면, 상기 반도체 다이(408(a), 408(c))들은 전력 IC 다이들일 수 있다. 상기 구동 IC 다이는 와이어를 통해 상기 전력 IC와 전기적으로 연결되고 제어할 수 있다. 다른 구현예들에서, 전도성 클립과 같은 다른 전도성 구조물들이 와이어 본딩 대신 사용될 수 있다.
도 18d에 나타낸 바와 같이, 반도체 다이 패키지(400)를 형성하기 위해 상기 제 1, 제 2 및 제 3 반도체 다이(408(a), 408(b), 408(c))들 위에 봉지 물질(410)이 형성된다. 상기 봉지 물질(410)은 통상의 몰딩 공정을 이용하여 형성될 수 있다. 대표적인 반도체 다이 패키지(400)에서, 리드(402(a))들은 상기 봉지 물질(410)의 한쪽 면으로부터만 멀어지게 연장된다.
상기 봉지 공정을 수행한 후, 형성된 상기 패키지는 깎여져서 적절한 치수로 형성될 수 있다.
도 19a 및 도 19b는 도 18a 내지 도 18d에 관하여 설명한 동일한 일반적인 공정 순서를 이용하여 만들어질 수 있는 SPM(smart power module) 타입 패키지의 모습을 나타낸다.
도 19a는 리드 프레임 구조물을 포함하는 기판(504)에 대하여 프레임 역할을 하는 프레임 구조물(502)의 사시도를 나타낸다. 도 19b는 상기 프레임 구조물(502) 및 상기 기판(504)의 저면도를 나타낸다. 상기 기판(504) 위에 제 1 및 제 2 반도체 다이(506(a), 506(b))들이 있다. 앞서 설명한 바와 같이, 상기 기판(504)은 리드 프레임 구조물(504(a)) 및 몰딩 물질(504(b))을 이용하여 형성된다. 앞선 구현예들에서와 같이, 상기 리드 프레임 구조물(504(a))의 일부분이 부분적으로 식각될 수 있고, 상기 몰딩 물질(504(b))이 상기 몰딩 물질(504(b))의 외측 표면과 실질적으로 동일 평면상에 있는 외측 표면을 갖는다.
위에서 설명한 바와 같이, 본 발명의 구현예들은 전력 및 구동 IC 반도체 다이들에 대하여 미리 정의된 다이 패들을 갖고 반식각된 또는 부분적으로 식각된 리드 프레임 구조물을 가질 수 있다. 상기 다이 부착 패들들 사이의 이격 거리는 상기 반도체 다이 패키지의 전압 요건에 의하여 조절될 수 있다. 또한, 상기 리드 프레임 구조물들은 프리몰딩될 수 있고, 몰딩하는 동안 몰드가 누설되는 것을 막기 위해 상기 리드 프레임 구조물들은 테이프로 배면 코팅될 수 있다. 또한, 상기 몰딩 물질의 외측 표면은 상기 프리몰딩된 기판의 다이 부착 패들의 외측 표면들과 실질적으로 동일 평면상에 있을 수 있다.
위에서 언급한 바와 같이, 상기 프리몰딩된 통합 리드 프레임 기판은 다른 기판보다 낮은 휨과 더 높은 총괄 패널 강도(overall panel rigidity)를 갖는다. 또한, 상기 패키지의 열적 성능이 상이한 두께를 갖는 리드 프레임 구조물을 이용하여 달성할 수 이기 때문에 여분의 힛 싱크 또는 직접 구리 부착 기판 또는 절연 금속 기판과 같은 기판은 불필요하다. 만일 더 우수한 열전달이 요구된다면, 더 두꺼운 리드 프레임 구조물이 사용될 수 있다. 본 발명의 구현예들에서, 최총 패키지의 치수로 서브-조립체 패널이 몰딩될 수 있고, 그런 다음 최종 패키지를 깎아 형성할 수 있다.
이상에서 설명한 반도체 다이 패키지들은 높은 열효율의 패키지들일 수 있고, LCD(liquid crystal display) TV 모듈 패키지와 같은 패키지에 사용될 수 있다.
V. 고전력 모듈을 위한 기판
본 발명의 다른 구현예들은 반도체 다이 패키지용 프리몰딩된 기판, 상기 프리몰딩된 기판의 제조 방법, 및 상기 프리몰딩된 기판을 포함하는 반도체 다이 패키지에 관한 것이다.
일 구현예에서, 제 1 리드 프레임 구조물과 제 2 리드 프레임 구조물을 얻는다. 그런 다음, 접착층을 이용하여 상기 제 1 및 제 2 리드 프레임 구조물을 서로 부착한다. 그런 후, 상기 제 1 리드 프레임 구조물, 상기 제 2 리드 프레임 구조물 또는 접착층에 몰딩 물질을 가한다.
도 20a는 본 발명의 구현예에 따른 기판(700)의 평면도를 나타낸다. 도 20b는 도 20a에 나타낸 기판(700)의 상부 사시도이다. 본 실시예에서, 상기 기판(700)의 상부 표면은 네 개의 전도성 영역(752)을 포함하는데, 이들은 절연 영역(754)에 의하여 분리되고 경계지워진다. 상기 절연 영역(754)은 상기 전도성 영역(752) 사이의 갭(758)을 채우는 몰딩 물질을 포함한다. 상기 전도성 영역(752)은 전도성 다이 부착 영역의 역할을 할 수 있다. 상기 네 개의 전도성 영역(752)은 단일 리드 프레임 구조물의 일부일 수 있다. 상기 네 개의 전도성 영역(752) 사이의 갭들이 몰딩 물질로 채워지면, 상기 몰딩 물질은 상기 전도성 영역(752)의 외측 표면과 실질적으로 동일 평면상에 있는 외측 표면을 갖는다. 이러한 조합은 위에서 설명한 바와 같은 프리몰딩된 기판을 형성할 수 있다.
도 20c는 도 20a 및 도 20b에 나타낸 기판(700)의 측단면도를 나타낸다. 도 20c에 나타낸 바와 같이, 상기 기판(700)은 서로 마주 보는 두 개의 반식각된 리드 프레임 구조물(702)을 포함한다. 상기 두 개의 반식각된 리드 프레임 구조물(702)은 구리, 구리 합금 또는 다른 적합한 어떠한 전도성 물질이든 포함할 수 있다. 상기 두 개의 반식각된(또는 부분적으로 식각된) 리드 프레임 구조물(702)은 두 개의 10-20 밀(mil) 두께를 갖고, 각각 특정 위치에서 약 5-10 밀 두께로 부분적으로 식각된 리드 프레임 구조물로부터 형성될 수 있다. 다른 구현예들에서, 상기 리드 프레임 구조물(702)은 약 20-40 밀의 두께를 가질 수 있고, 특정 위치에서 약 10-20 밀 두께로 반식각될 수 있다. 상기 리드 프레임 구조물(702)은 바람직하게는 동일한 두께 및 구성을 갖는다. 그러나, 이것은 모든 경우에 필요한 것은 아니다.
각 리드 프레임 구조물(702)은 프리몰딩된 기판 내에 존재할 수 있다. 상기 프리몰딩된 기판들과 그에 대응되는 리드 프레임 구조물(702)들은 상기 리드 프레임 구조물(702) 사이에 위치하는 접착층(704)에 라미네이션되어 접촉한다. 라미네이션 후에, 샌드위치 복합체가 형성된다.
상기 접착층(704)은 적합한 어떠한 형태이든 가질 수 있고, 적합한 어떠한 두께이든 가질 수 있다. 예를 들면, 상기 접착층(704)의 두께는 일부 구현예에서 약 1-3밀일 수 있다. 또한, 상기 접착층(704)은 연속적인 또는 불연속적인 층의 형태일 수 있다.
상기 접착층(704)은 앞서 설명한 프리몰딩된 기판과 리드 프레임 구조물(702)을 결합시킬 수 있는 물질로서 적합한 어떠한 물질도 포함할 수 있다. 예를 들면, 상기 접착층(704)은 폴리이미드 층(폴리이미드 테이프)과 같은 고분자층을 포함할 수 있다. 다른 구현예들에서, 형성되는 프리몰딩된 기판이 특히 크다면, 상기 접착층(702)과 상기 리드 프레임 구조물(702) 사이의 열팽창계수(CTE: coefficient of thermal expansion)의 차이와 계면 전단 응력을 줄이기 위해 FR4 라미네이트 또는 높은 K 접착 필름을 사용하는 것이 가능하다.
상기 리드 프레임 구조물(702) 및 형성되는 접착층 라미네이트는 잠재적인 휨 문제를 경감하기 위해 대칭일 수 있다. 예를 들면, 도 20c에 나타낸 바와 같이, 형성된 기판(700)에서, 앞서 설명한 부분 식각 공정에 의하여 형성된 영역(702(a))들은 서로를 향하여 내부를 향할 수 있다. 상기 두 개의 리드 프레임 구조물(702)들은 상기 기판(700) 내에 대칭적으로 위치하도록 대칭적인 식각 패턴 및 유사한 구조를 가질 수 있다.
상기 샌드위치 라미네이트는 상기 리드 프레임 구조물(702)의 가장자리 둘레에 형성되는 몰딩 물질(706)로 더 프리몰딩될 수 있다. 상기 몰딩 물질(706)은 에폭시 몰딩 물질 또는 다른 적합한 타입의 몰딩 물질을 포함할 수 있다. 전사 몰딩 공정 또는 다른 공정이 상기 리드 프레임 구조물(702) 및 대응되는 프리몰딩된 기판의 가장자리 둘레에 몰딩 물질(706)을 형성하기 위해 사용될 수 있다. 예를 들면, 상기 샌드위치 라미네이트는 두 개의 몰딩 다이들 사이에 위치될 수 있고, 상기 몰딩 물질은 나타낸 바와 같이 잘 알려진 몰딩 공정을 이용하여 몰딩될 수 있다. 상기 몰딩 물질(706)은 형성된 라미네이트의 계면에서의 자유 가장자리(edge) 응력을 감소시킨다.
상기 몰딩 물질(706)로 샌드위치 라미네이트를 오버몰딩한 후, 원한다면 상기 전도성 영역(752)의 표면은 추가적으로 가공될 수 있다. 예를 들면, 만일 상기 기판(724)의 상부에서 노출된 전도성 영역들(752)이 전력 IC 반도체 다이용 전도성 다이 부착 영역으로서 사용될 것이라면, 상기 전도성 영역(752)들의 노출된 표면들은 Ni/Pd/Au와 같은 언더범프 복합체 또는 다른 금속층으로 도금되거나 그렇지 않으면 코팅될 수 있다. 이러한 부가적인 층들은 반도체 다이들을 상기 전도성 영역(752)에 솔더링하기 위한 솔더링이 가능한 패드를 형성할 수 있다. 다른 실시예에서, 상기 전도성 영역(752)들의 노출된 표면이 절연될 것으로 전제된다면, 상기 전도성 영역(752)의 노출된 상부 표면들을 양극산화(anodization)시킬 수 있다. 적합한 어떠한 양극산화 공정도 사용될 수 있다.
도 20d는 앞선 도면들에서 설명한 기판(700)의 하부 사시도이다.
상기 기판(700, 710)들은 MLP 타입 패키지와 같이 패널 형태로 제조될 수 있으며, 그런 다음, 예를 들면, 웨이퍼 쏘오를 이용하여 개별화하고, 그런 후 후속되는 조립체에 이용할 수 있다. 아래에서 더욱 상세히 설명되는 바와 같이, 이러한 구현예는 플렉서블 모듈 조립체를 위한 통상의 리드 프레임 구조물을 이용하여 구성될 수 있다. SIP(single in line packages)도 이러한 구현예를 이용하여 형성될 수 있다.
다른 구현예들도 가능하다. 앞서 설명한 도 20a 내지 도 20d의 구현예들에서, 리드 프레임 구조물은 부분적으로 식각되고, 그런 후 몰딩 공정이 수행되어 프리몰딩된 기판을 형성한다. 상기 프리몰딩된 기판은 외측 표면이 상기 몰딩 물질의 외측 표면과 실질적으로 동일 평면상에 있는 리드 프레임 구조물을 갖는다. 그런 후, 상기 프리몰딩된 기판은 접착층과 함께 라미네이트되어 샌드위치 복합체를 형성한다. 얻어지는 샌드위치 복합체는, 그런 다음, 가장자리 몰딩되어 기판을 형성한다.
그러나, 다른 구현예에서, 부분적으로 식각된 두 개의 리드 프레임 구조물을 얻은 후, 프리몰딩된 기판으로 먼저 형성하지 않고, 이들을 접착층과 함께 라미네이트하는 것도 가능하다. 그런 다음, 상기 라미네이트된 리드 프레임 구조물은 몰딩 물질로 몰딩되어 앞서 설명한 것과 동일한 일반적인 구성을 갖는 기판을 형성할 수 있다.
부분적으로 식각된 두 개의 리드 프레임 구조물을 사용하는 것이 상세히 설명되었지만, 본 발명의 구현예에 따른 콤비네이션 기판을 형성하기 위해 둘 이상의 식각된 리드 프레임 구조물들이 조합될 수 있음은 이해될 것이다.
도 20e 내지 도 20h는 본 발명의 다른 구현예에 따른 다른 기판들을 나타낸다.
도 20e는 본 발명의 구현예에 따른 기판(710)의 상부 평면도를 나타낸다. 상기 기판(710)은 리드 프레임 구조물(712)(예를 들면, 구리 리드 프레임 구조물) 및 상기 리드 프레임 구조물(712)의 틈을 채우는 몰딩 물질(714)을 포함한다. 따라서, 두꺼운 구리 리드 프레임 구조물도 상기 기판(712)의 금속 패드들을 전기적으로 분리하기 위해 에폭시 몰딩 물질과 같은 몰딩 물질로 프리몰딩될 수 있다.
도 20f, 도 20g 및 도 20h는 각각 상기 기판의 측단면도, 상부 사시도, 및 하부 사시도를 나타낸다. 도 20f에 나타낸 바와 같이, 상기 몰딩 물질(714)의 두께는 상기 리드 프레임 구조물(712)의 두께와 실질적으로 동일하다. 상기 리드 프레임 구조물(712)의 가장자리는 상기 몰딩 물질이 상기 기판(710)의 외부 가장자리를 형성하도록 상기 몰딩 물질(714)에 의하여 경계지워진다.
본 발명의 구현예에서, 앞서 설명한 기판들(700, 710)은 반도체 다이 패키지(730)에 독립적으로 사용될 수 있다. 앞선 구현예들에서와 같이, 반도체 다이들은 기판에 장착될 수 있다. 원한다면, 장착된 반도체 다이들과 기판 및/또는 외부 입력 및/또는 출력 소오스 사이에 입력 및출력 연결이 형성될 수 있다. 상기 형성된 패키지들은 그 후 회로 기판에 장착될 수 있다.
그러나, 다른 구현예들에서, 앞서 설명한 타입의 기판들(700, 702)은 프레임 구조물에 장착되어 외부 리드들을 갖는 기판들(700, 702)을 제공할 수 있다. 이들 구현예는 도 21 및 도 22에 보였고 이하에서 더욱 상세하게 설명한다.
도 21a는 프레임부(550(a))와 수많은 리드들(550(b))을 포함하는 프레임 구조물(550)을 나타낸다. 중앙 영역(550(c))은 본 발명의 구현예에 따른 기판을 수납할 수 있다.
상기 중앙 영역(550(c))에는 적합한 어떤 기판도 위치할 수 있다. 예를 들면, 상기 중앙 영역(550(c))에 수납될 수 있는 기판은 도 20e에 나타낸 기판(710) 또는 도 20c에 나타낸 기판(700)일 수 있다. 도 21b는 상기 프레임 구조물(550)의 중앙 영역(550(c))에 배치될 수 있는 특정 기판(552)의 상부 사시도를 나타낸다. 도 21c는 도 21b에 나타낸 상기 기판(552)의 하부 사시도를 나타낸다.
도 21d 및 도 21e에 나타낸 바와 같이, 상기 기판(552)이 상기 프레임 구조물(550)에 부착되기 전 또는 부착된 후에 여러 개의 반도체 다이(554)들이 상기 기판(552)에 장착될 수 있다. 위에서 설명한 바와 같이, 상기 반도체 다이(554)들을 상기 기판(552)에 부착하기 위해 적합한 어떠한 전도성 접착제도 사용될 수 있다. 또한, 상기 반도체 다이들은 위에서 설명한 어떠한 특성도 가질 수 있다. 예를 들면, 상기 반도체 다이(554)들 중의 적어도 하나는 구동 IC 반도체 다이를 포함할 수 있는 반면, 상기 반도체 다이(554)들 중의 적어도 하나는 전력 IC 반도체 다이를 포함할 수 있다. 상기 반도체 다이(554)들이 상기 기판(554)에 장착된 후에, 반도체 다이 조립체(560)가 형성된다.
나타낸 바와 같이, 상기 반도체 다이(554)들을 포함하는 기판(552)은 프레임 구조물(550)의 리드(550(b))들에 부착될 수 있다. 상기 리드(550(b))들의 하부 표면은 상기 기판(552)의 상부 전도성 표면에 솔더링되거나 그렇지 않으면 접착될 수 있다.
선택적인 구현예에서, 상기 기판(552)은 반도체 다이(554) 없이 상기 프레임 구조물(550)의 리드(550(b))들에 부착될 수 있다. 상기 기판(552)이 상기 프레임 구조물(550)의 리드(550(b))들에 부착된 후, 상기 반도체 다이(554)들은 상기 기판(552) 위에 장착될 수 있다.
도 21f는 반도체 다이 조립체(560)의 하부 사시도를 나타낸다. 도 21g는 반도체 다이 조립체(560)의 측단면도를 나타낸다.
상기 반도체 다이 조립체(560)가 형성된 후, 상기 반도체 다이(554) 위에 봉지 물질(576)이 형성될 수 있다. 도 22a는 반도체 다이 패키지(577)의 측단면도를 나타낸다. 본 실시예에서, 상기 반도체 다이 패키지(577)는 단일 인라인 패키지(SIP)이다. 도 22b, 도 22c, 및 도 22d는 상기 반도체 다이 패키지(577)의 상부 사시도, 평면도, 및 상부 사시도를 나타낸다. 얻어지는 패키지는 높은 열효율의 패키지일 수 있으며, LCD TV 모듈 패키지에 사용될 수 있다.
위에서 설명한 기술이 듀얼 인라인 패키지(DIP: dual in-line package)를 형성하기 위해서도 사용될 수 있음은 이해된다. 듀얼 인라인 패키지를 형성하기 위해, 앞서 설명한 프레임 구조물(550)은 중앙 영역(550(c))을 향해 내부를 바라보는 리드들을 두 세트 갖는다. 두 리드 세트들은 모두 (그 위에 반도체 다이들이 장착된 채 또는 장착되지 않은 채) 상기 기판에 부착되고, 그런 다음 얻어지는 조립체는 위에서 설명한 바와 같이 봉지되어 DIP 타입 반도체 다이 패키지를 형성할 것이다.
위에서 설명한 구현예들은 통상의 구조물에 비하여 수많은 장점들이 있다. 예를 들면, 직접 구리 부착(DBC: direct bonded copper) 기판과 비교하면, DBC 기판은 값비싼 베이스 물질 및 높은 공정 온도의 사용을 필요로 하기 때문에 본 발명의 구현예들은 더 저렴하다. 또한, DBC 기판에서, DBC 내의 구리와 세라믹 사이의 열적 특성의 차이는 높은 계면 응력을 유발하여 패키지 신뢰성 문제를 가져올 수 있다. 또한, DBC 기판을 형성하기 위해 필요한 높은 공정 온도는 패널이 심하게 휘게 만들 수 있다.
열 클래드 기판은 다른 타입의 기판이다. 이들은 알루미늄(1-1.5 mm), 유전체(50-80 마이크론), 구리(35-400 마이크론) 및 무전해 니켈(electroless nickel)(3-5 마이크론)의 조합을 이용한다.
본 발명의 구현예들은 열 클래드 기판에 비하여 수많은 장점들을 갖는다. 예를 들면, 열 클래드 기판에 비하여, 본 발명의 구현예들은 더 적은 층들을 요구하고, 따라서 제조 원가가 저렴하다. 또한, 열 클래드 기판은 본 발명의 구현예들보다 열적 저항이 더 크며, 더 많은 CTE 부조화 문제를 갖는다. 열적 특성의 차이는 높은 계면 응력을 가져오고 패키지 신뢰성 문제를 가져올 수 있다.
마지막으로, 위에서 보인 바와 같이, 본 발명의 구현예들은 플렉서블 모듈 조립체를 위한 통상의 리드 프레임 구조물로 구성될 수 있다.
VI. 전압 레귤레이터를 포함하는 시스템 인 어 패키지(system in a package)
위에서 설명한 구현예들의 다수는 반도체 다이 패키지의 프리몰딩된 기판의 형성과 사용에 관한 것이다. 앞서의 반도체 다이 패키지 구현예들은 전력 반도체 다이 패키지의 구체적인 구성에 관한 것이다. 상기 반도체 다이 패키지는 전력 공급 및/또는 전압 레귤레이터에 사용될 수 있다. 이하에서 설명되는 구현예들은 위에서 설명한 프리몰딩된 기판의 어느 것이든 사용할 수 있고 또는 하나 이상의 반도체 다이를 지지할 수 있는 다른 적합한 기판들도 사용할 수 있다.
광대역 응용장치에 대한 요구가 증가함에 따라, 마이크로프로세서의 설계 요건도 더욱 복잡해지고 있다. 이것은 CPU 클록 주파수의 증가를 촉발했고, 소비 전력의 증가를 가져왔다. 일반적으로, 전압 레귤레이터는 다음 요건들을 전제하고 설계된다. (1) 전압 레귤레이터는 높은 응답을 갖고, 감소된 전압에서 동작하며, 높은 전류 레벨을 수용한다(예를 들면, 1.3 V이고 70 A 출력 또는 0.8 V이고 150 A 출력) (2) 전압 레귤레이터는 낮은 레벨에서의 전압 손실을 막기 위해 높은 스위칭 주파수에서 증가된 효율을 갖는다.
높은 주파수와 고효율의 동작을 결합하는 전압 레귤레이터를 제조하기 위해 전력 MOSFET 내에 통합된 개별 소자 각각을 개선하는 것과 상기 소자들 사이의 배선의 기생 인덕턴스를 감소시키는 것이 바람직하다. 단일 패키지 내에 구동 IC와 상측 및 하측 전력 MOSFET을 통합함으로써, 상당한 소형화와 함께 효율의 실질적인 증가가 달성될 수 있다.
통상의 동기형 벅 컨버터(synchronous buck converter) 등의 패키지는 세 개의 다이 패들을 갖는데, 구동 IC, 상층 MOSFET 다이, 및 하측 MOSFET 다이에 하나씩이다. 통상의 패키지에서, 상기 상측 MOSFET 소오스는 하측 MOSFET 드레인에 본딩 와이어로 연결된다. 이는 높은 기생 인덕턴스를 가져온다. 또한, 통상의 패키지에서, 구동 IC를 상측 및 하측 MOSFET 게이트, 소오스 및 드레인에 연결하는 것도 본딩 와이어를 이용하여 수행된다. 개별 패들을 사용하는 것도 더 긴 본딩 와이어를 사용하게 한다. 이러한 인자들이 통상의 패키지의 고주파수 전력 효율과 열적 성능을 감소시킨다. 일반적으로, 멀티-다이 패들 패키지는 본 발명의 구현예보다 더 낮은 패키지 신뢰도 수준을 갖는다.
동기형 벅 컨버터는 구동 IC, 상측 전력 MOSFET 및 하측 전력 MOSFET을 사용할 수 있다. 도 23은 통상의 동기형 벅 컨버터의 간략화된 개념도를 나타낸다. 동기형 벅 컨버터(SBC)(670)는 상측 금속산화물 반도체 전계효과 트랜지스터(MOSFET: metal oxide semiconductor field effect transistor)(672)와 하측 MOSFET(674)을 포함한다. 상기 하측 MOSFET(674)의 드레인 D는 상기 상측 MOSFET(672)의 소오스 S와 전기적으로 연결된다. 대부분의 상용으로 제조되는 MOSFET들이 수직형 소자이며, 게이트에 연결되는 외부 지점, 드레인 및 소오스가 소자의 동일한 지리적 평면상에 위치하도록 실장된다.
SBC(670)에서 상기 상측 MOSFET(672)의 소오스 S와 상기 하측 MOSFET(674)의 드레인 D 사이의 연결은, 상기 SBC(670)가 높은 동작/스위칭 주파수까지 적절히 사용될 수 있도록 하기 위해 매우 낮은 인덕턴스를 바람직하게 갖는다. MOSFET들(672, 674)이 개별 소자(discrete device)로 구성되는 경우, SBC(670)의 회로 레이아웃의 설계는 기생 인덕턴스를 줄이기 위해 바람직하게 최적화된다. 선택적으로, SBC(670)는 단일 패키지의 단일 컨버터인 완전 통합되고, 상기 상측 MOSFET(672)의 소오스 S와 상기 하측 MOSFET(674)의 드레인 D 사이의 연결에서 기생 인덕턴스가 감소되도록 설계되고 배치되는 동기형 벅 컨버터로 구성될 수 있다. 그러나, 이러한 완전 통합된 소자는 다른 응용분야 및/또는 설계와 종종 양립되지 않는 특정 응용분야 및/또는 설계 소자인 경향이 있다. 또한, 상기 MOSFET들을 연결하는 인쇄회로기판 배치(traces)/전도체가 높은 수준의 전류까지 적절하게 운반하기에 통상 적합하지 않다.
본 발명의 구현예에서 새로운 듀얼 공통 패들 패키지(예를 들면, 9×5 mm - 26핀 듀얼 사이드 플랫, 노-리드 패키지)는 통상의 패키지들이 갖는 문제들을 극복할 수 있다. 본 발명의 구현예들은 다음과 같은 특징들을 가질 수 있다.
??구동 IC, 상측 MOSFET 및 하측 MOSFET이 동일한 패들을 공유할 수 있다.
??상기 상측 MOSFET은 다이 패들에 부착된 플립칩일 수 있는 한편, 상기 하측 MOSFET은 통상의 연납(soft solder) 다이 부착 물질을 사용할 수 있다.
??따라서, 상기 상측 MOSFET의 소오스는 상기 다이 부착 패들을 통해 상기 하측 MOSFET의 드레인에 자동적으로 연결된다.
??상기 상측 MOSFET의 드레인은 하나 이상의 금속 스트립 클립 본딩 또는 하나 이상의 와이어 본딩으로 외부 핀에 연결될 수 있다.
??상기 구동 IC는 와이어 길이를 줄이기 위해 상기 상측 MOSFET과 상기 하측 MOSFET 사이에 안착될 수 있다.
??상기 구동 IC는 이를 MOSFET들로부터 분리하기 위해 비전도성 다이 부착 물질을 사용한다.
??본 발명의 구현예에 따른 패키지들은 8×8 QFN 패키지와 같은 통상의 패키지에 비하여 더 작은 면적(예를 들면 70%)과 더 적은 핀 수(예를 들면 26)를 갖는다.
본 발명의 구현예에 따른 대표적인 방법은 전도성 다이 부착 표면을 포함하는 기판을 얻는 단계 및 상기 기판에 상측 트랜지스터 입력을 포함하는 상측 트랜지스터를 부착하는 단계를 포함한다. 상기 상측 트랜지스터 입력은 상기 전도성 다이 부착 표면과 결합된다. 하측 트랜지스터 출력을 포함하는 하측 트랜지스터도 기판에 부착된다. 상기 하측 트랜지스터 입력은 상기 전도성 다이 부착 표면에 결합된다.
도 24a는 본 발명의 일구현예에 따른 반도체 다이 패키지(600)의 측단면도를 나타낸다. 상기 반도체 다이 패키지(600)는 기판(610) 위에 장착된 하측 트랜지스터(606), 상측 트랜지스터(602) 및 콘트롤 다이(604)를 갖는다.
도 24b는 도 24a에 나타낸 상기 반도체 다이 패키지(600)의 평면도를 나타낸다. 도 24c는 도 24a에 나타낸 상기 반도체 다이 패키지(600)의 사시도를 나타낸다. 도 24b 및 도 24c를 함께 참조하면, 상기 반도체 다이 패키지(600)는 기판(610) 위에 장착되는 하측 트랜지스터 다이(606), 상측 트랜지스터 다이(602) 및 콘트롤 다이(604)를 갖는다. 상기 상측 트랜지스터 다이(602)의 상측 트랜지스터 및 상기 하측 트랜지스터 다이(606)의 하측 트랜지스터는 수직형 전력 MOSFET과 같은 전력 트랜지스터일 수 있다. 수직형 전력 MOSFET 다이들은 위에서 더욱 상세히 설명하였다.
본 실시예에서, 상기 기판(610)은 상측 소오스 리드(610(c)), 상측 게이트 리드(610(h)), 전도성 다이 부착 표면(610(g)), 하측 소오스 리드(610(a)), 콘트롤 리드(610(b))를 포함한다. 상기 기판(610)은 위에서 설명한 바와 같은 프리몰딩된 기판일 수 있고, 단일 전도성 리드 프레임 구조물일 수 있으며, 다른 적합한 구조물일 수도 있다. 상기 전도성 다이 부착 표면(610(g))은 상기 기판(610)의 표면의 일부 또는 상기 기판(610)의 상부 표면 전체를 차지할 수 있다.
상기 상측 MOSFET 다이(602)에는 수많은 연결들이 있을 수 있다. 예를 들면, 드레인 클립(612)이 상기 상측 MOSFET 다이(602)의 드레인 영역에 부착될 수 있다. 다수의 솔더 구조물(622(a))들이 상기 상측 MOSFET 다이(602)의 드레인 영역과 상기 드레인 클립(612)을 전기적으로 및 기계적으로 결합하기 위해 사용될 수 있다. 본 실시예에서 상기 드레인 클립(612) 대신 또는 상기 드레인 클립(612)에 부가하여 하나 이상의 드레인 와이어가 사용될 수 있다.
도 24b에 나타낸 바와 같이, 상기 상측 MOSFET 다이(602)의 게이트 영역은 게이트 리드(610(h))에 결합된다. 솔더 구조물(622(b))이 상기 게이트 리드(610(h))를 상기 상측 MOSFET 다이(602)의 게이트 영역에 결합시킬 수 있다. 상기 상측 MOSFET 다이(602)의 소오스 영역은 상기 전도성 다이 부착 표면(610(g))에 결합된다. 상기 상측 MOSFET 다이(602)의 소오스 영역을 상기 전도성 다이 부착 표면(610(g))에 전기적으로 결합하기 위해 솔더(미도시)도 사용될 수 있다.
상기 하측 MOSFET 다이(606)에도 다수의 연결이 있을 수 있다. 예를 들면, 소오스 와이어(616(a))가 상기 하측 MOSFET 다이(606)의 소오스 영역을 상기 기판(610)의 소오스 리드(610(a))들에 결합시킬 수 있다. 대안으로서, 상기 소오스 와이어(616(a)) 대신에 또는 상기 소오스 와이어(616(a))와 함께 하나 이상의 소오스 클립이 사용될 수 있다. 상기 소오스 와이어(616(a))는 구리, 금 또는 다른 적합한 물질을 포함할 수 있다. 상기 하측 MOSFET 다이(606)의 게이트 영역은 와이어(616(c))를 이용하여 콘트롤 칩(604)과 결합된다.
상기 하측 MOSFET 다이(606)의 드레인 영역은 솔더 등과 같은 전도성 다이 부착 물질을 통하여 상기 기판(610)의 전도성 다이 부착 표면(610(g))과 결합된다. 상기 하측 MOSFET 다이(606)의 드레인 영역을 상기 다이 부착 표면(610(g))에 결합하기 위해 리드계(lead-based) 또는 비-리드계(non-lead based) 솔더가 사용될 수 있다.
상기 콘트롤 칩(604)은 상기 기판(610)의 상기 전도성 다이 부착 표면(610(g)) 위에 장착되지만 상기 기판(610)으로부터 전기적으로 분리될 수 있다. 다수의 본딩 와이어(616(e))가 상기 콘트롤 칩(604)의 단자들을 콘트롤 리드(610(b))들에 결합할 수 있다. 와이어(602(d))가 상기 콘트롤 칩(604)의 단자를 상기 전도성 다이 부착 표면(610(g))에 결합할 수 있다. 일부 경우에, 전도성 클립이 본딩 와이어 대신 사용될 수 있다.
도 24d는 상기 기판(610)의 하부를 나타낸다. 도 24d에 나타낸 바와 같이, 상기 기판(610)의 하부는 반식각된 부분(610(i))을 가질 수 있다.
도 24e는 상기 반도체 다이 패키지(600)의 사시도를 나타낸다.
도 25는 본 발명의 다른 구현예에 따른 기판(610)의 측단면도를 나타낸다. 상기 기판(610)은 몰딩 물질(692)로 채워진 리세스(690)를 포함한다. 콘트롤 칩(604)은 상기 몰딩 물질(692)의 위에 있다. 상기 몰딩 물질(692)은 상기 콘트롤 칩(604)을 상기 기판(610)의 전도성 부분으로부터 전기적으로 분리한다. 앞선 구현예들에서와 같이, 하측 MOSFET 다이(606) 및 상측 MOSFET 다이(602)가 상기 기판(610) 위에 있다.
상기 리세스(690)는 식각, 밀링 등에 의하여 형성될 수 있다. 상기 몰딩 물질(692)은 상기 리세스 내에 증착된 후, 이어서 경화 또는 고화될 수 있다.
도 25에 나타낸 상기 구현예는 수많은 장점이 있다. 예를 들면, 상기 몰딩 물질(692)은 생성된 반도체 다이 패키지의 높이를 증가시키지 않으면서 상기 콘트롤 칩(604)을 상기 상측 다이(602) 및 상기 하측 다이(606)로부터 전기적으로 분리한다.
위에서 설명한 구현예들은 수많은 장점이 있다. 이들 장점들은 더 작은 면적, 더 우수한 열적 및 전기적 성능을 포함한다. 이들 구현예들은 단일 인라인 패키지 및 듀얼 인라인 패키지를 포함하는 다양한 패키지 구성에 사용될 수 있다.
위에서 설명한 구현예들 및/또는 이들의 특징들은 본 발명의 범위를 벗어나지 않으면서 모두 어떤 다른 구현예(들) 및/또는 특징(들)과 도 결합할 수 있다. 예를 들면, 시스템 인 어 패키지 타입의 모듈이 도 1 내지 도 2에 나타낸 구현예와 관련하여 구체적으로 설명되지 않았더라도 이들 구현예들이 본 발명의 정신과 범위로부터 벗어나지 않으면서 시스템 인 어 패키지 타입의 모듈에 대하여 사용될 수 있을 것임은 이해된다.
위의 설명은 예시적인 것이며 한정적인 것이 아니다. 본 개시 내용을 검토하면, 본 발명의 수많은 변용이 당 기술분야에서 통상의 지식을 가진 자에게 자명해질 것이다. 그러므로 본 발명의 범위는 위의 설명을 참조하여 결정되어서는 아니되고, 계속 중인 청구항을 참조하여 이들의 전체 범위 또는 균등 범위와 함께 결정되어야 할 것이다.
"상부", "하부", "위의", "아래의" 등과 같은 위치에 관한 언급은 도면을 참조하며, 예시의 편의를 위해 사용된 것일 뿐 한정을 위한 것이 아니다. 이들은 절대적인 위치를 가리키기 위해 의도된 것이 아니다.
"하나(a, an)" 또는 "상기"라는 언급은, 구체적인 반대되는 표시가 없는 한 "하나 이상"을 의미하기 위한 것이다.
위에서 언급한 모든 특허들, 특허 출원들, 간행물들 및 설명들은 모든 목적으로 그 전체가 여기에 인용되어 통합된다. 어느 것도 선행 기술로 인정하지 않는다.
이상에서 설명한 반도체 다이 패키지는 적합한 어떤 전자 장치에도 사용될 수 있다. 예를 들면, 이들은 개인용 컴퓨터, 서버 컴퓨터, 휴대 전화, 가전 등에 사용될 수 있다.

Claims (130)

  1. 몰딩 물질 내에 매립된(embedded) 리드 프레임 구조물을 포함하는 프리 몰딩된(premolded) 기판을 얻는 단계로서, 상기 몰딩 물질은 상부 표면 및 하부 표면을 포함하고, 상기 리드 프레임 구조물의 일부분이 상기 상부 표면과 상기 하부 표면 사이에서 연장되고,
    상기 리드 프레임 구조물은 상기 몰딩 물질의 상부 표면 및 하부 표면과 동일 평면 상에 있는(coplanar) 대향하는 면들을 갖는 제 1 전도부, 상기 몰딩 물질의 상부 표면 및 하부 표면과 동일 평면 상에 있는 대향하는 면들을 갖는 제 2 전도부, 및 상기 제 1 전도부와 상기 제 2 전도부 사이의 중간부를 포함하고;
    상기 제 2 전도부로부터 상기 제 1 전도부를 전기적으로 분리하고, 갭(gap)을 형성하기 위하여 상기 중간부를 절단하는 단계;
    상기 기판에 반도체 다이를 부착하는 단계;
    상기 반도체 다이에 상기 제 1 전도부 및 상기 제 2 전도부를 전기적으로 연결하는 단계; 및
    상기 기판에 상기 반도체 다이를 부착하는 단계 이후에, 봉지 물질이 상기 제 1 전도부와 상기 제 2 전도부 사이의 상기 갭을 매립하도록 상기 반도체 다이를 상기 봉지 물질로 봉지하는 단계;
    를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 중간부가 식각 공정을 이용하여 형성되는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 반도체 다이가 프리몰딩된 상기 기판의 상부 표면 위의 몰딩 물질에 고정되는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 반도체 다이에 상기 제 1 전도부와 상기 제 2 전도부를 전기적으로 결합하는 단계가 상기 제 1 전도부를 상기 반도체 다이에 와이어 본딩하는 단계 및 상기 제 2 전도부를 상기 반도체 다이에 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 절단하는 단계가 상기 중간부를 절단하기 위해 쏘오(saw), 레이저 또는 워터젯(water jet)을 이용하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 프리몰딩된 기판이 프리몰딩된 기판들의 배열(array)로 되어 있는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 전도부들이 상기 몰딩 물질을 지나서 측방향으로 연장되지 않는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 중간부가 절단된 후에 상기 반도체 다이가 상기 기판에 부착되는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서,
    상기 중간부가 절단된 후에 상기 제 1 전도부 및 상기 제 2 전도부가 상기 반도체 다이에 전기적으로 연결되는 것을 특징으로 하는 방법.
  10. 전도성 표면과 리세스를 포함하는 기판을 형성하는 단계;
    상기 리세스를 몰딩 물질로 채우는 단계;
    상기 몰딩 물질 위에 제 1 칩을 실장하는 단계; 및
    상기 기판의 전도성 표면 위에 다이를 실장하는 단계;
    를 포함하는 반도체 다이 패키지의 형성 방법.
  11. 제 10 항에 있어서,
    상기 칩이 컨트롤 칩이고, 상기 다이가 MOSFET 다이인 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서,
    상기 다이가 제 1 다이이고, 상기 패키지가 제 2 다이를 더 포함하고, 상기 제 2 다이도 상기 기판의 상기 전도성 표면 위에 실장된 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 제 1 다이가 제 1 MOSFET 다이이고, 상기 제 2 다이가 제 2 MOSFET 다이인 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 MOSFET 다이가 상측 MOSFET 다이이고, 상기 제 2 MOSFET 다이가 하측 MOSFET 다이인 것을 특징으로 하는 방법.
  15. 몰딩 물질 내에 매립된 리드 프레임 구조물을 포함하는 프리몰딩된 기판으로서, 상기 몰딩 물질은 상부 표면 및 하부 표면을 갖고, 상기 리드 프레임 구조물의 일부는 상기 상부 표면과 하부 표면 사이에서 연장되고, 상기 리드 프레임 구조물은 상기 몰딩 물질의 상부 표면 및 하부 표면과 동일 평면 상에 있는(coplanar) 대향하는 면들을 갖는 제 1 전도부, 상기 몰딩 물질의 상부 표면 및 하부 표면과 동일 평면 상에 있는 대향하는 면들을 갖는 제 2 전도부, 및 상기 제 1 전도부와 상기 제 2 전도부 사이의 중간부를 포함하고, 상기 중간부가 상기 제 1 전도부와 상기 제 2 전도부를 전기적으로 분리하는 공동(cavity)을 포함하는 기판;
    상기 프리몰딩된 기판 위의 반도체 다이; 및
    상기 반도체 다이를 피복하고, 상기 제 1 전도부와 상기 제 2 전도부 사이의 상기 공동을 매립하는 봉지 물질;
    을 포함하는 반도체 다이 패키지.
  16. 제 15 항에 있어서,
    상기 반도체 다이가 전력 MOSFET을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  17. 제 15 항에 있어서,
    상기 반도체 다이가 수직형 소자를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  18. 제 15 항에 있어서,
    상기 반도체 다이가 상기 기판으로부터 먼 쪽의 제 1 표면과 상기 기판과 가까운 쪽의 제 2 표면을 갖고, 상기 패키지가 상기 반도체 다이의 제 1 표면을 상기 기판에 전기적으로 연결하는 본딩와이어를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  19. 제 15 항에 있어서,
    상기 반도체 다이가 상기 기판의 절연 부분의 바로 위에(directly over) 있는 것을 특징으로 하는 반도체 다이 패키지.
  20. 제 15 항에 있어서,
    상기 반도체 다이 패키지가 상기 봉지 물질로부터 측방향으로 바깥쪽으로 연장되는 리드들을 갖지 않는 것을 특징으로 하는 반도체 다이 패키지.
  21. 제 15 항에 있어서,
    상기 공동이 상기 중간부를 절단함으로써 형성된 것을 특징으로 하는 반도체 다이 패키지.
  22. 제 15 항에 있어서,
    상기 공동이 쏘오(saw), 레이저 또는 워터젯(water jet)을 이용하여 상기 중간부를 절단함으로써 형성되는 것을 특징으로 하는 반도체 다이 패키지.
  23. 전도성 표면을 갖는 전도성 구조물, 리세스, 및 상기 리세스를 매립하는 몰딩 물질을 포함하는 프리몰딩된 기판;
    상기 몰딩 물질의 표면 위에 실장된 제 1 칩; 및
    상기 전도성 표면 위에 실장된 다이;
    를 포함하고,
    상기 몰딩 물질의 표면과 상기 전도성 표면은 실질적으로 동일 평면 상에 있고,
    상기 몰딩 물질은 상기 프리몰딩된 기판 내의 상기 전도성 구조물과 상기 다이로부터 상기 제 1 칩을 분리하는 반도체 다이 패키지.
  24. 제 23 항에 있어서,
    상기 칩은 컨트롤 칩이고, 상기 다이는 MOSFET 다이인 것을 특징으로 하는 반도체 다이 패키지.
  25. 제 23 항에 있어서,
    상기 다이는 제 1 다이이고, 상기 패키지는 제 2 다이를 포함하고, 상기 제 2 다이도 상기 전도성 표면 위에 실장된 것을 특징으로 하는 반도체 다이 패키지.
  26. 제 25 항에 있어서,
    상기 제 1 다이는 제 1 MOSFET 다이이고, 상기 제 2 다이는 제 2 MOSFET 다이인 것을 특징으로 하는 반도체 다이 패키지.
  27. 제 25 항에 있어서,
    상기 제 1 MOSFET 다이가 상측 MOSFET 다이이고, 상기 제 2 MOSFET 다이가 하측 MOSFET 다이인 것을 특징으로 하는 반도체 다이 패키지.
  28. 제 23 항에 있어서,
    상기 몰딩 물질이 에폭시 몰딩 물질을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  29. 제 23 항에 있어서,
    상기 전도성 구조물이 구리를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  30. 제 23 항에 있어서,
    상기 리세스가 식각에 의하여 형성된 것인 것을 특징으로 하는 반도체 다이 패키지.
  31. 제 27 항에 있어서,
    상기 칩이 콘트롤 칩이고, 상기 콘트롤 칩은 상기 상측 MOSFET 다이와 상기 하측 MOSFET 다이의 사이에 있는 것을 특징으로 하는 반도체 다이 패키지.
  32. 제 15 항 내지 제 31 항 중의 어느 한 항에 따른 반도체 다이 패키지를 포함하는 동기형 벅(synchronous buck) 컨버터 회로.
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 삭제
  70. 삭제
  71. 삭제
  72. 삭제
  73. 삭제
  74. 삭제
  75. 삭제
  76. 삭제
  77. 삭제
  78. 삭제
  79. 삭제
  80. 삭제
  81. 삭제
  82. 삭제
  83. 삭제
  84. 삭제
  85. 삭제
  86. 삭제
  87. 삭제
  88. 삭제
  89. 삭제
  90. 삭제
  91. 삭제
  92. 삭제
  93. 삭제
  94. 삭제
  95. 삭제
  96. 삭제
  97. 삭제
  98. 삭제
  99. 삭제
  100. 삭제
  101. 삭제
  102. 삭제
  103. 삭제
  104. 삭제
  105. 삭제
  106. 삭제
  107. 삭제
  108. 삭제
  109. 삭제
  110. 삭제
  111. 삭제
  112. 삭제
  113. 삭제
  114. 삭제
  115. 삭제
  116. 삭제
  117. 삭제
  118. 삭제
  119. 삭제
  120. 삭제
  121. 삭제
  122. 삭제
  123. 삭제
  124. 삭제
  125. 삭제
  126. 삭제
  127. 삭제
  128. 삭제
  129. 삭제
  130. 삭제
KR1020077030001A 2005-06-30 2006-06-19 반도체 다이 패키지 및 그의 제조 방법 KR101298225B1 (ko)

Applications Claiming Priority (15)

Application Number Priority Date Filing Date Title
US69630505P 2005-06-30 2005-06-30
US69635005P 2005-06-30 2005-06-30
US69632005P 2005-06-30 2005-06-30
US69602705P 2005-06-30 2005-06-30
US60/696,305 2005-06-30
US60/696,350 2005-06-30
US60/696,320 2005-06-30
US60/696,027 2005-06-30
US70207605P 2005-07-22 2005-07-22
US70178105P 2005-07-22 2005-07-22
US60/701,781 2005-07-22
US60/702,076 2005-07-22
US75304005P 2005-12-21 2005-12-21
US60/753,040 2005-12-21
PCT/US2006/023851 WO2007005263A2 (en) 2005-06-30 2006-06-19 Semiconductor die package and method for making the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020127029269A Division KR101297645B1 (ko) 2005-06-30 2006-06-19 반도체 다이 패키지 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080031204A KR20080031204A (ko) 2008-04-08
KR101298225B1 true KR101298225B1 (ko) 2013-08-27

Family

ID=37604939

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020077030001A KR101298225B1 (ko) 2005-06-30 2006-06-19 반도체 다이 패키지 및 그의 제조 방법
KR1020127029269A KR101297645B1 (ko) 2005-06-30 2006-06-19 반도체 다이 패키지 및 그의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020127029269A KR101297645B1 (ko) 2005-06-30 2006-06-19 반도체 다이 패키지 및 그의 제조 방법

Country Status (9)

Country Link
US (4) US7772681B2 (ko)
JP (2) JP2008545274A (ko)
KR (2) KR101298225B1 (ko)
CN (2) CN101213663B (ko)
AT (1) AT504250A2 (ko)
DE (1) DE112006001663T5 (ko)
MY (2) MY180235A (ko)
TW (1) TW200709360A (ko)
WO (1) WO2007005263A2 (ko)

Families Citing this family (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772681B2 (en) * 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US7990727B1 (en) * 2006-04-03 2011-08-02 Aprolase Development Co., Llc Ball grid array stack
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8492906B2 (en) * 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8487451B2 (en) * 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US7656024B2 (en) 2006-06-30 2010-02-02 Fairchild Semiconductor Corporation Chip module for complete power train
US8357566B2 (en) * 2006-08-25 2013-01-22 Micron Technology, Inc. Pre-encapsulated lead frames for microelectronic device packages, and associated methods
US7816769B2 (en) * 2006-08-28 2010-10-19 Atmel Corporation Stackable packages for three-dimensional packaging of semiconductor dice
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
US9082607B1 (en) 2006-12-14 2015-07-14 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) * 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
US8247911B2 (en) * 2007-01-15 2012-08-21 Nippon Steel Materials Co., Ltd. Wire bonding structure and method for forming same
US8110906B2 (en) * 2007-01-23 2012-02-07 Infineon Technologies Ag Semiconductor device including isolation layer
US7923823B2 (en) * 2007-01-23 2011-04-12 Infineon Technologies Ag Semiconductor device with parylene coating
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US8106501B2 (en) 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
US8237268B2 (en) 2007-03-20 2012-08-07 Infineon Technologies Ag Module comprising a semiconductor chip
CN101657897B (zh) * 2007-04-17 2012-02-15 Nxp股份有限公司 制造具有应用于微电子封装的导电构件的元件的方法
US7977778B2 (en) * 2007-05-04 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with interference-fit feature
CN101312177A (zh) * 2007-05-22 2008-11-26 飞思卡尔半导体（中国）有限公司 用于半导体器件的引线框
US7683477B2 (en) * 2007-06-26 2010-03-23 Infineon Technologies Ag Semiconductor device including semiconductor chips having contact elements
US7915716B2 (en) * 2007-09-27 2011-03-29 Stats Chippac Ltd. Integrated circuit package system with leadframe array
CN101414565B (zh) 2007-10-16 2012-07-04 飞思卡尔半导体（中国）有限公司 形成预成型引线框的方法
TWI351091B (en) * 2007-10-31 2011-10-21 Chipmos Technologies Inc Leadframe for leadless package
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
TWI378518B (en) * 2007-11-21 2012-12-01 Chipmos Technologies Inc Leadframe for leadless package and package structure thereof
US8085553B1 (en) * 2007-12-27 2011-12-27 Volterra Semiconductor Corporation Lead assembly for a flip-chip power switch
US7968378B2 (en) * 2008-02-06 2011-06-28 Infineon Technologies Ag Electronic device
KR20090103600A (ko) * 2008-03-28 2009-10-01 페어차일드코리아반도체 주식회사 전력 소자용 기판 및 이를 포함하는 전력 소자 패키지
DE102008001413A1 (de) 2008-04-28 2009-10-29 Robert Bosch Gmbh Elektrische Leistungseinheit
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
KR101204092B1 (ko) 2008-05-16 2012-11-22 삼성테크윈 주식회사 리드 프레임 및 이를 구비한 반도체 패키지와 그 제조방법
US8063470B1 (en) 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US8859339B2 (en) 2008-07-09 2014-10-14 Freescale Semiconductor, Inc. Mold chase
US7847375B2 (en) 2008-08-05 2010-12-07 Infineon Technologies Ag Electronic device and method of manufacturing same
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US7964448B2 (en) * 2008-09-18 2011-06-21 Infineon Technologies Ag Electronic device and method of manufacturing same
TWI414048B (zh) * 2008-11-07 2013-11-01 Advanpack Solutions Pte Ltd 半導體封裝件與其製造方法
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8288207B2 (en) * 2009-02-13 2012-10-16 Infineon Technologies Ag Method of manufacturing semiconductor devices
US7986048B2 (en) 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
TWI382503B (zh) * 2009-02-27 2013-01-11 Advanced Semiconductor Eng 四方扁平無引腳封裝
US8569877B2 (en) 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
JP5407474B2 (ja) * 2009-03-25 2014-02-05 凸版印刷株式会社 半導体素子基板の製造方法
US9449900B2 (en) 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
CN102044447B (zh) * 2009-10-20 2013-01-02 日月光半导体制造股份有限公司 封装工艺及封装结构
MY171813A (en) 2009-11-13 2019-10-31 Semiconductor Components Ind Llc Electronic device including a packaging substrate having a trench
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
JP2011253950A (ja) * 2010-06-02 2011-12-15 Mitsubishi Electric Corp 電力半導体装置
US8492884B2 (en) 2010-06-07 2013-07-23 Linear Technology Corporation Stacked interposer leadframes
CN201838585U (zh) * 2010-06-17 2011-05-18 国碁电子(中山)有限公司 堆叠式芯片封装结构及其基板
JP5437943B2 (ja) * 2010-07-26 2014-03-12 日立オートモティブシステムズ株式会社 パワー半導体ユニット、パワーモジュールおよびそれらの製造方法
CN101958304B (zh) * 2010-09-04 2011-10-19 江苏长电科技股份有限公司 双面图形芯片直接置放模组封装结构及其封装方法
CN102403298B (zh) * 2010-09-07 2016-06-08 飞思卡尔半导体公司 用于半导体器件的引线框
US8936971B2 (en) * 2010-09-16 2015-01-20 Stats Chippac Ltd. Integrated circuit packaging system with die paddles and method of manufacture thereof
US8569110B2 (en) * 2010-12-09 2013-10-29 Qpl Limited Pre-bonded substrate for integrated circuit package and method of making the same
US8796075B2 (en) * 2011-01-11 2014-08-05 Nordson Corporation Methods for vacuum assisted underfilling
KR20120093679A (ko) * 2011-02-15 2012-08-23 삼성전자주식회사 발광소자 패키지 및 그 제조방법
US8344464B2 (en) 2011-05-19 2013-01-01 International Rectifier Corporation Multi-transistor exposed conductive clip for high power semiconductor packages
US8531016B2 (en) * 2011-05-19 2013-09-10 International Rectifier Corporation Thermally enhanced semiconductor package with exposed parallel conductive clip
US20120313234A1 (en) * 2011-06-10 2012-12-13 Geng-Shin Shen Qfn package and manufacturing process thereof
KR101222809B1 (ko) * 2011-06-16 2013-01-15 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
KR101255930B1 (ko) * 2011-07-04 2013-04-23 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
TWI455269B (zh) * 2011-07-20 2014-10-01 Chipmos Technologies Inc 晶片封裝結構及其製作方法
DE102011112659B4 (de) 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
CN102324391B (zh) * 2011-09-19 2013-04-24 杰群电子科技（东莞）有限公司 无引脚半导体引线框架焊铝箔方法
KR101450950B1 (ko) * 2011-10-04 2014-10-16 엘지디스플레이 주식회사 드라이버 패키지
JP5940799B2 (ja) * 2011-11-22 2016-06-29 新光電気工業株式会社 電子部品搭載用パッケージ及び電子部品パッケージ並びにそれらの製造方法
US20130249073A1 (en) * 2012-03-22 2013-09-26 Hsin Hung Chen Integrated circuit packaging system with support structure and method of manufacture thereof
JP6050975B2 (ja) * 2012-03-27 2016-12-21 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
JP2013239539A (ja) * 2012-05-14 2013-11-28 Shin Etsu Chem Co Ltd 光半導体装置用基板とその製造方法、及び光半導体装置とその製造方法
US9397031B2 (en) 2012-06-11 2016-07-19 Utac Thai Limited Post-mold for semiconductor package having exposed traces
US8877564B2 (en) * 2012-06-29 2014-11-04 Intersil Americas LLC Solder flow impeding feature on a lead frame
US9013046B1 (en) * 2012-07-19 2015-04-21 Sandia Corporation Protecting integrated circuits from excessive charge accumulation during plasma cleaning of multichip modules
CN103681557B (zh) * 2012-09-11 2017-12-22 恩智浦美国有限公司 半导体器件及其组装方法
US9911685B2 (en) 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
US20140217577A1 (en) * 2013-02-04 2014-08-07 Infineon Technologies Ag Semiconductor Device and Method for Manufacturing a Semiconductor Device
US9824958B2 (en) * 2013-03-05 2017-11-21 Infineon Technologies Austria Ag Chip carrier structure, chip package and method of manufacturing the same
CN104241238B (zh) 2013-06-09 2018-05-11 恩智浦美国有限公司 基于引线框的半导体管芯封装
DE102013217303A1 (de) * 2013-08-30 2015-03-05 Robert Bosch Gmbh Stanzgitter für ein Premold-Sensorgehäuse
US9536800B2 (en) 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing
MY184608A (en) * 2013-12-10 2021-04-07 Carsem M Sdn Bhd Pre-molded integrated circuit packages
US10242953B1 (en) 2015-05-27 2019-03-26 Utac Headquarters PTE. Ltd Semiconductor package with plated metal shielding and a method thereof
EP3084850B1 (en) 2013-12-19 2022-03-09 Lumileds LLC Light emitting device package
US9171828B2 (en) 2014-02-05 2015-10-27 Texas Instruments Incorporated DC-DC converter having terminals of semiconductor chips directly attachable to circuit board
JP6278760B2 (ja) * 2014-03-11 2018-02-14 株式会社ディスコ チップ整列方法
JP2015176871A (ja) * 2014-03-12 2015-10-05 株式会社東芝 半導体装置及びその製造方法
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US9219025B1 (en) * 2014-08-15 2015-12-22 Infineon Technologies Ag Molded flip-clip semiconductor package
CN105719975B (zh) 2014-08-15 2019-01-08 恩智浦美国有限公司 半导体封装的浮动模制工具
US9768087B2 (en) 2014-10-08 2017-09-19 Infineon Technologies Americas Corp. Compact high-voltage semiconductor package
US9640468B2 (en) * 2014-12-24 2017-05-02 Stmicroelectronics S.R.L. Process for manufacturing a package for a surface-mount semiconductor device and semiconductor device
KR101647587B1 (ko) * 2015-03-03 2016-08-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9741586B2 (en) 2015-06-30 2017-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating package structures
KR101672641B1 (ko) 2015-07-01 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
JP2017038019A (ja) * 2015-08-13 2017-02-16 富士電機株式会社 半導体装置
US9373569B1 (en) * 2015-09-01 2016-06-21 Texas Instruments Incorporation Flat no-lead packages with electroplated edges
US20170081179A1 (en) * 2015-09-22 2017-03-23 Freescale Semiconductor, Inc. Mems sensor with side port and method of fabricating same
US10032645B1 (en) 2015-11-10 2018-07-24 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US9837386B2 (en) 2016-01-12 2017-12-05 Alpha And Omega Semiconductor Incorporated Power device and preparation method thereof
TWI632655B (zh) * 2016-02-05 2018-08-11 萬國半導體股份有限公司 功率器件及製備方法
CN107046010B (zh) * 2016-02-05 2019-08-02 万国半导体股份有限公司 功率器件及制备方法
JP2017147272A (ja) * 2016-02-15 2017-08-24 ローム株式会社 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体
TWM523189U (zh) * 2016-03-14 2016-06-01 Chang Wah Technology Co Ltd 導線架預成形體及導線架封裝結構
CN110637364B (zh) * 2016-04-22 2022-10-28 德州仪器公司 改进的引线框系统
US10032850B2 (en) 2016-05-11 2018-07-24 Texas Instruments Incorporated Semiconductor die with back-side integrated inductive component
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US10380315B2 (en) * 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
US9768133B1 (en) 2016-09-22 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same
US9934989B1 (en) 2016-09-30 2018-04-03 Texas Instruments Incorporated Process for forming leadframe having organic, polymerizable photo-imageable adhesion layer
CN106409696A (zh) * 2016-10-24 2017-02-15 上海凯虹科技电子有限公司 封装方法及封装体
CN106449517B (zh) * 2016-11-22 2018-08-28 华蓥旗邦微电子有限公司 一种堆叠式单基岛sip封装工艺
MY181171A (en) * 2016-11-28 2020-12-21 Carsem M Sdn Bhd Low-profile electronic package
CN106601636B (zh) 2016-12-21 2018-11-09 江苏长电科技股份有限公司 一种贴装预包封金属导通三维封装结构的工艺方法
US11264337B2 (en) 2017-03-14 2022-03-01 Mediatek Inc. Semiconductor package structure
US11362044B2 (en) 2017-03-14 2022-06-14 Mediatek Inc. Semiconductor package structure
US11387176B2 (en) 2017-03-14 2022-07-12 Mediatek Inc. Semiconductor package structure
US11171113B2 (en) 2017-03-14 2021-11-09 Mediatek Inc. Semiconductor package structure having an annular frame with truncated corners
US10784211B2 (en) 2017-03-14 2020-09-22 Mediatek Inc. Semiconductor package structure
KR102153159B1 (ko) 2017-06-12 2020-09-08 매그나칩 반도체 유한회사 전력 반도체의 멀티칩 패키지
TWM551755U (zh) * 2017-06-20 2017-11-11 Chang Wah Technology Co Ltd 泛用型導線架
US10074590B1 (en) * 2017-07-02 2018-09-11 Infineon Technologies Ag Molded package with chip carrier comprising brazed electrically conductive layers
US11444048B2 (en) * 2017-10-05 2022-09-13 Texas Instruments Incorporated Shaped interconnect bumps in semiconductor devices
TWI629761B (zh) * 2017-10-27 2018-07-11 日月光半導體製造股份有限公司 基板結構及半導體封裝元件之製造方法
US20190164875A1 (en) * 2017-11-27 2019-05-30 Asm Technology Singapore Pte Ltd Premolded substrate for mounting a semiconductor die and a method of fabrication thereof
US11062980B2 (en) * 2017-12-29 2021-07-13 Texas Instruments Incorporated Integrated circuit packages with wettable flanks and methods of manufacturing the same
US10886201B2 (en) * 2018-02-15 2021-01-05 Epistar Corporation Power device having a substrate with metal layers exposed at surfaces of an insulation layer and manufacturing method thereof
US11043730B2 (en) 2018-05-14 2021-06-22 Mediatek Inc. Fan-out package structure with integrated antenna
US11024954B2 (en) * 2018-05-14 2021-06-01 Mediatek Inc. Semiconductor package with antenna and fabrication method thereof
US20190348747A1 (en) 2018-05-14 2019-11-14 Mediatek Inc. Innovative air gap for antenna fan out package
US20200135632A1 (en) * 2018-10-24 2020-04-30 Texas Instruments Incorporated Die isolation on a substrate
DE102019105123B4 (de) * 2019-02-28 2021-08-12 Infineon Technologies Ag Halbleiteranordnung, laminierte Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
CN111696979B (zh) * 2019-03-14 2024-04-23 联发科技股份有限公司 半导体封装结构
US11616027B2 (en) 2019-12-17 2023-03-28 Analog Devices International Unlimited Company Integrated circuit packages to minimize stress on a semiconductor die
CN113035722A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
CN113823569A (zh) * 2020-06-18 2021-12-21 吴江华丰电子科技有限公司 一种制作电子装置的方法
TWI764256B (zh) * 2020-08-28 2022-05-11 朋程科技股份有限公司 智慧功率模組封裝結構
IT202000029441A1 (it) * 2020-12-02 2022-06-02 St Microelectronics Srl Dispositivo a semiconduttore, procedimenti di fabbricazione e componente corrispondenti
US20230088833A1 (en) * 2021-09-21 2023-03-23 Infineon Technologies Austria Ag Semiconductor package and lead frame with enhanced device isolation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250641A (ja) * 1995-03-09 1996-09-27 Fujitsu Ltd 半導体装置とその製造方法
JP2003046054A (ja) * 2001-07-31 2003-02-14 Sanyo Electric Co Ltd 板状体、リードフレームおよび半導体装置の製造方法

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680613A (en) 1983-12-01 1987-07-14 Fairchild Semiconductor Corporation Low impedance package for integrated circuit die
US4751199A (en) 1983-12-06 1988-06-14 Fairchild Semiconductor Corporation Process of forming a compliant lead frame for array-type semiconductor packages
US4772935A (en) 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
US4890153A (en) 1986-04-04 1989-12-26 Fairchild Semiconductor Corporation Single bonding shelf, multi-row wire-bond finger layout for integrated circuit package
US4720396A (en) 1986-06-25 1988-01-19 Fairchild Semiconductor Corporation Solder finishing integrated circuit package leads
NL8602091A (nl) 1986-08-18 1988-03-16 Philips Nv Beeldopneeminrichting uitgevoerd met een vaste-stof beeldopnemer en een elektronische sluiter.
US4791473A (en) 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
US4731701A (en) 1987-05-12 1988-03-15 Fairchild Semiconductor Corporation Integrated circuit package with thermal path layers incorporating staggered thermal vias
US5172214A (en) 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
KR100280762B1 (ko) 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
JP3254865B2 (ja) 1993-12-17 2002-02-12 ソニー株式会社 カメラ装置
JP3541491B2 (ja) 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
US5789809A (en) 1995-08-22 1998-08-04 National Semiconductor Corporation Thermally enhanced micro-ball grid array package
JP3549294B2 (ja) 1995-08-23 2004-08-04 新光電気工業株式会社 半導体装置及びその実装構造
US5637916A (en) 1996-02-02 1997-06-10 National Semiconductor Corporation Carrier based IC packaging arrangement
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
US6034441A (en) * 1997-11-26 2000-03-07 Lucent Technologies, Inc. Overcast semiconductor package
JP2000049184A (ja) 1998-05-27 2000-02-18 Hitachi Ltd 半導体装置およびその製造方法
US6498099B1 (en) 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
JP2000003988A (ja) 1998-06-15 2000-01-07 Sony Corp リードフレームおよび半導体装置
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6424035B1 (en) 1998-11-05 2002-07-23 Fairchild Semiconductor Corporation Semiconductor bilateral switch
JP3871486B2 (ja) 1999-02-17 2007-01-24 株式会社ルネサステクノロジ 半導体装置
US6388319B1 (en) * 1999-05-25 2002-05-14 International Rectifier Corporation Three commonly housed diverse semiconductor dice
US6303981B1 (en) * 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
US6720642B1 (en) 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US6384472B1 (en) 2000-03-24 2002-05-07 Siliconware Precision Industries Co., Ltd Leadless image sensor package structure and method for making the same
US6989588B2 (en) 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6624507B1 (en) * 2000-05-09 2003-09-23 National Semiconductor Corporation Miniature semiconductor package for opto-electronic devices
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
US6556750B2 (en) 2000-05-26 2003-04-29 Fairchild Semiconductor Corporation Bi-directional optical coupler
US6661082B1 (en) 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6545364B2 (en) * 2000-09-04 2003-04-08 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
JP4102012B2 (ja) * 2000-09-21 2008-06-18 株式会社東芝 半導体装置の製造方法および半導体装置
US6753605B2 (en) 2000-12-04 2004-06-22 Fairchild Semiconductor Corporation Passivation scheme for bumped wafers
US6798044B2 (en) 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
JP2002203957A (ja) 2000-12-28 2002-07-19 Rohm Co Ltd トランジスタ
JP2002217416A (ja) 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
TW473951B (en) * 2001-01-17 2002-01-21 Siliconware Precision Industries Co Ltd Non-leaded quad flat image sensor package
US6469384B2 (en) 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6891257B2 (en) 2001-03-30 2005-05-10 Fairchild Semiconductor Corporation Packaging system for die-up connection of a die-down oriented integrated circuit
US6528869B1 (en) 2001-04-06 2003-03-04 Amkor Technology, Inc. Semiconductor package with molded substrate and recessed input/output terminals
US6645791B2 (en) 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6731002B2 (en) 2001-05-04 2004-05-04 Ixys Corporation High frequency power device with a plastic molded package and direct bonded substrate
JP4034073B2 (ja) 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US6437429B1 (en) 2001-05-11 2002-08-20 Walsin Advanced Electronics Ltd Semiconductor package with metal pads
US6893901B2 (en) 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US6683375B2 (en) 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6784376B1 (en) 2001-08-16 2004-08-31 Amkor Technology, Inc. Solderable injection-molded integrated circuit substrate and method therefor
US6449174B1 (en) 2001-08-06 2002-09-10 Fairchild Semiconductor Corporation Current sharing in a multi-phase power supply by phase temperature control
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
JP2003069054A (ja) 2001-08-29 2003-03-07 Sumitomo Electric Ind Ltd 光通信モジュール
US6633030B2 (en) 2001-08-31 2003-10-14 Fiarchild Semiconductor Surface mountable optocoupler package
US20040173894A1 (en) 2001-09-27 2004-09-09 Amkor Technology, Inc. Integrated circuit package including interconnection posts for multiple electrical connections
US6891256B2 (en) 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6642738B2 (en) 2001-10-23 2003-11-04 Fairchild Semiconductor Corporation Method and apparatus for field-effect transistor current sensing using the voltage drop across drain to source resistance that eliminates dependencies on temperature of the field-effect transistor and/or statistical distribution of the initial value of drain to source resistance
US6674157B2 (en) 2001-11-02 2004-01-06 Fairchild Semiconductor Corporation Semiconductor package comprising vertical power transistor
US6566749B1 (en) 2002-01-15 2003-05-20 Fairchild Semiconductor Corporation Semiconductor die package with improved thermal and electrical performance
US6830959B2 (en) 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
US6867489B1 (en) 2002-01-22 2005-03-15 Fairchild Semiconductor Corporation Semiconductor die package processable at the wafer level
US6650015B2 (en) 2002-02-05 2003-11-18 Siliconware Precision Industries Co., Ltd. Cavity-down ball grid array package with semiconductor chip solder ball
DE10392377T5 (de) 2002-03-12 2005-05-12 FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer
JP3866127B2 (ja) * 2002-03-20 2007-01-10 株式会社ルネサステクノロジ 半導体装置
US6836023B2 (en) 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US6777800B2 (en) 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US6943434B2 (en) 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6806580B2 (en) * 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
US6867481B2 (en) 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
US7026664B2 (en) * 2003-04-24 2006-04-11 Power-One, Inc. DC-DC converter implemented in a land grid array package
US6911718B1 (en) * 2003-07-03 2005-06-28 Amkor Technology, Inc. Double downset double dambar suspended leadframe
US7501702B2 (en) * 2004-06-24 2009-03-10 Fairchild Semiconductor Corporation Integrated transistor module and method of fabricating same
US7772681B2 (en) 2005-06-30 2010-08-10 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250641A (ja) * 1995-03-09 1996-09-27 Fujitsu Ltd 半導体装置とその製造方法
JP2003046054A (ja) * 2001-07-31 2003-02-14 Sanyo Electric Co Ltd 板状体、リードフレームおよび半導体装置の製造方法

Also Published As

Publication number Publication date
JP2011171768A (ja) 2011-09-01
US20120181675A1 (en) 2012-07-19
CN101213663A (zh) 2008-07-02
US20140167238A1 (en) 2014-06-19
KR101297645B1 (ko) 2013-08-20
TW200709360A (en) 2007-03-01
WO2007005263A2 (en) 2007-01-11
KR20130010082A (ko) 2013-01-25
JP2008545274A (ja) 2008-12-11
US8183088B2 (en) 2012-05-22
US20070001278A1 (en) 2007-01-04
MY159064A (en) 2016-12-15
US9159656B2 (en) 2015-10-13
US8664752B2 (en) 2014-03-04
CN101807533B (zh) 2016-03-09
CN101807533A (zh) 2010-08-18
MY180235A (en) 2020-11-25
CN101213663B (zh) 2010-05-19
US20100258925A1 (en) 2010-10-14
WO2007005263A3 (en) 2007-04-19
DE112006001663T5 (de) 2008-05-08
KR20080031204A (ko) 2008-04-08
AT504250A2 (de) 2008-04-15
US7772681B2 (en) 2010-08-10

Similar Documents

Publication Publication Date Title
KR101298225B1 (ko) 반도체 다이 패키지 및 그의 제조 방법
US7618896B2 (en) Semiconductor die package including multiple dies and a common node structure
US9589869B2 (en) Packaging solutions for devices and systems comprising lateral GaN power transistors
KR101561684B1 (ko) 반도체 다이 패키지 및 그의 제조 방법
US8008759B2 (en) Pre-molded clip structure
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
JP2011223016A (ja) リードフレーム及びクリップを使用する半導体ダイ・パッケージ、並びに製造方法
US20120181676A1 (en) Power semiconductor device packaging
US20120061819A1 (en) Semiconductor Module and Method for Production Thereof
CN111244041B (zh) 包括两种不同导电材料的芯片接触元件的封装
KR20140032923A (ko) 와이어리스 모듈
US20090127677A1 (en) Multi-Terminal Package Assembly For Semiconductor Devices
US20130017652A1 (en) Method of manufacturing a semiconductor device package with a heatsink
US20120181677A1 (en) Semiconductor device package with two component lead frame

Legal Events

Date Code Title Description
A201 Request for examination
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170811

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 7