CN101958304B - 双面图形芯片直接置放模组封装结构及其封装方法 - Google Patents

双面图形芯片直接置放模组封装结构及其封装方法 Download PDF

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Abstract

本发明涉及一种双面图形芯片直接置放模组封装结构及其封装方法，所述结构包括引脚(2)、无填料的塑封料(环氧树脂)(3)、不导电粘结物质(6)、芯片(7)、金属线(8)和有填料塑封料(环氧树脂)(9)，所述引脚(2)正面尽可能的延伸到后续贴装芯片的区域下方，在所述引脚(2)的上部以及芯片(7)和金属线(8)外包封有填料塑封料(9)，在所述引脚(2)外围的区域以及引脚(2)与引脚(2)之间的区域嵌置有无填料的塑封料(3)，且使所述引脚(2)背面尺寸小于引脚(2)正面尺寸，形成上大下小的引脚结构，在所述引脚(1)背面设置有柱子(10)，柱子(10)根部埋入所述无填料的塑封料(3)内。本发明装片时可承受超高温且不会因不同物质的不同物理性质而产生引线框扭曲，也不会再有产生掉脚的问题。

Description

双面图形芯片直接置放模组封装结构及其封装方法
(一)技术领域
本发明涉及一种双面图形芯片直接置放模组封装结构及其封装方法。属于半导体封装技术领域。
(二)背景技术
传统的芯片封装结构的制作方式是：采用金属基板的正面进行化学蚀刻及表面电镀层后，即完成引线框的制作(如图4所示)。而引线框的背面则在封装过程中再进行蚀刻。该法存在以下不足：
因为塑封前只在金属基板正面进行了半蚀刻工作，而在塑封过程中塑封料只有包裹住引脚半只脚的高度，所以塑封体与引脚的束缚能力就变小了，如果塑封体贴片到PCB板上不是很好时，再进行返工重贴，就容易产生掉脚的问题(如图5所示)。尤其塑封料的种类是采用有填料时候，因为材料在生产过程的环境与后续表面贴装的应力变化关系，会造成金属与塑封料产生垂直型的裂缝，其特性是填料比例越高则越硬越脆越容易产生裂缝。
另外，由于芯片与引脚之间的距离较远，金属线的长度较长，如图6～7所示，金属线成本较高(尤其是昂贵的纯金质的金属线)；同样由于金属线的长度较长，使得芯片的信号输出速度较慢(尤其是存储类的产品以及需要大量数据的计算，更为突出)；也同样由于金属线的长度较长，所以在金属线所存在的寄生电阻/寄生电容与寄生电杆对信号的干扰也较高；再由于芯片与引脚之间的距离较远，使得封装的体积与面积较大，材料成本较高，废弃物较多。
为此，本申请人在先申请了一件名称为《芯片直接置放封装结构》的实用新型专利，其申请号为：201020182528.2。其主要技术特征是：采用金属基板的背面先进行半蚀刻，在金属基板的背面形成凹陷的半蚀刻区域，同时相对形成基岛和引脚的背面，再在所述半蚀刻区域，填涂上无填料的软性填缝剂，并同时进行烘烤，使无填料的软性填缝剂固化成无填料的塑封料(环氧树脂)，以包裹住引脚的背面。然后再在金属基板的正面进行半蚀刻，同时相对形成基岛和引脚的正面。其有益效果主要有：
1)由于在所述金属基板的背面引脚与引脚间的区域嵌置有无填料的软性填缝剂，该无填料的软性填缝剂与在塑封过程中的金属基板正面的常规有填料塑封料(环氧树脂)一起包裹住整个引脚的高度，所以塑封体与引脚的束缚能力就变大了，不会再有产生掉脚的问题，如图8～9。
2)由于采用了引线框正面与背面分开蚀刻作业的方法，所以在蚀刻作业中可形成背面引脚的尺寸稍小而正面引脚尺寸稍大的结构，而同个引脚的上下大小不同尺寸在被无填料的塑封料(环氧树脂)所包裹的更紧更不容易产生滑动而掉脚。
3)由于应用了引线框背面与正面分开蚀刻的技术，所以能够将引线框正面的引脚尽可能的延伸到封装体的中心，促使芯片与引脚距离大幅的缩短，如图8～9，如此金属线所使用的成本也可以大幅的降低(尤其是昂贵的纯金质的金属线)。
4)也因为金属线的缩短使得芯片的信号输出速度也大幅的增速(尤其存储类的产品以及需要大量数据的计算，更为突出)，由于金属线的长度变短了，所以金属线所存在的寄生电阻/寄生电容与寄生电杆对信号的干扰也大幅度的降低。
5)因运用了引脚的延伸技术，所以可以容易的制作出高脚数与高密度的脚之间的距离，使得封装的体积与面积可以大幅度的缩小。
6)因为将封装后的体积大幅度的缩小，更直接的体现出材料成本大幅度的下降与因为材料用量的减少也大幅度的减少废弃物环保的困扰。
但是，还是存在有以下的不足：由于封装前先进行引线框背面无填料塑封料的包裹引脚作业，再进行引线框正面的高温装片和打线作业时，因引线框和无填料塑封料两种材料的物理性能不同，两种材料的膨胀系数也不同，在高温下受热形变不同，导致后续装片时引线框产生扭曲。因此该种封装结构在装片时不能够耐超高温(200℃以上)。而以往是通过把封装体体积做得很大来达到耐高温的要求，但现在要求封装体的体积越来越小而功率是越来越大的情况下就耐不了超高温了。
(三)发明内容
本发明的目的在于克服上述不足，提供一种装片时可承受超高温且不会因不同物质的不同物理性质而产生引线框扭曲，也不会再有产生掉脚的问题和能使金属线的长度缩短的双面图形芯片直接置放模组封装结构及其封装方法。
本发明的目的是这样实现的：一种双面图形芯片直接置放模组封装结构，包括引脚、无填料的塑封料(环氧树脂)、不导电粘结物质、芯片、金属线和有填料塑封料(环氧树脂)，所述引脚正面尽可能的延伸到后续贴装芯片的区域下方，在所述引脚的正面设置有第一金属层，在所述引脚的背面设置有第二金属层，在所述后续贴装芯片的区域下方的引脚正面通过不导电粘结物质设置有芯片，芯片正面与引脚正面第一金属层之间用金属线连接，在所述引脚的上部以及芯片和金属线外包封有填料塑封料(环氧树脂)。在所述引脚外围的区域以及引脚与引脚之间的区域嵌置有无填料的塑封料(环氧树脂)，所述无填料的塑封料(环氧树脂)将引脚下部外围以及引脚下部与引脚下部连接成一体，且使所述引脚背面尺寸小于引脚正面尺寸，形成上大下小的引脚结构，在所述引脚背面设置有柱子，柱子根部埋入所述无填料的塑封料(环氧树脂)内。
本发明双面图形芯片直接置放模组封装结构的封装方法，所述方法包括以下工艺步骤：
步骤一、取金属基板
取一片厚度合适的金属基板，
步骤二、金属基板正面及背面被覆光阻胶膜
利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜，
步骤三、金属基板正面的光阻胶膜进行需要电镀金属层区域的曝光/显影以及开窗
利用曝光显影设备将步骤二完成光阻胶膜被覆作业的金属基板正面进行曝光显影去除部分光阻胶膜，以露出金属基板正面后续需要进行电镀金属层的区域，
步骤四、金属基板正面已开窗的区域进行金属层电镀被覆
对步骤三中金属基板正面已开窗的区域进行第一金属层电镀被覆，该第一金属层置于所述引脚的正面，
步骤五、金属基板正面及背面进行光阻胶膜去膜
将金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除，
步骤六、金属基板正面及背面被覆光阻胶膜
利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜，以保护后续的蚀刻工艺作业，
步骤七、金属基板的光阻胶膜进行需要双面蚀刻区域的曝光/显影以及开窗
利用曝光显影设备将步骤六完成光阻胶膜被覆作业的金属基板正面及背面进行曝光显影去除部分光阻胶膜，以露出局部金属基板以备后续需要进行的金属基板双面蚀刻作业，
步骤八、金属基板进行双面蚀刻作业
完成步骤七的曝光/显影以及开窗作业后，即在金属基板的正面及背面进行各图形的蚀刻作业，蚀刻出引脚的正面和背面，同时将引脚正面尽可能的延伸到后续需装芯片的区域下方，且使所述引脚的背面尺寸小于引脚的正面尺寸，形成上大下小的引脚结构；以及在引脚背面形成柱子，并在引脚与引脚之间留有连筋，
步骤九、金属基板正面及背面进行光阻胶膜去膜
将金属基板正面和背面余下的光阻胶膜全部揭除，制成引线框，
步骤十、装片
在所述后续贴装芯片的区域下方的引脚正面通过不导电粘结物质进行芯片的贴装，
步骤十一、打金属线
将已完成芯片贴装作业的半成品进行芯片正面与引脚正面第一金属层之间打金属线作业，
步骤十二、包封有填料塑封料(环氧树脂)
将已打线完成的半成品正面进行包封有填料塑封料(环氧树脂)作业，并进行塑封料包封后的固化作业，使引脚的上部以及芯片和金属线外均被有填料塑封料(环氧树脂)包封，
步骤十三、被覆光阻胶膜
利用被覆设备在将已完成包封有填料塑封料(环氧树脂)作业的半成品的正面及背面分别被覆可进行曝光显影的光阻胶膜，以保护后续的蚀刻工艺作业，
步骤十四、已完成包封有填料塑封料(环氧树脂)作业的半成品的背面进行需要蚀刻区域的曝光/显影以及开窗
利用曝光显影设备将步骤十三完成光阻胶膜被覆作业的已完成包封有填料塑封料(环氧树脂)作业的半成品背面进行曝光显影去除部分光阻胶膜，以露出步骤八金属基板双面蚀刻作业后留有的连筋以及在引脚背面形成的柱子，以备后续需要进行柱子根部和连筋蚀刻作业，
步骤十五、第二次蚀刻作业
完成步骤十四的曝光/显影以及开窗作业后，即在完成包封有填料塑封料(环氧树脂)作业的半成品背面进行各图形的蚀刻作业，将步骤八金属基板双面蚀刻作业后留有的连筋全部蚀刻掉，在这个过程中所述柱子的根部也会同时的蚀刻掉相对的厚度，使柱子根部不露出包封后的封装结构背面，
步骤十六、半成品正面及背面进行光阻胶膜去膜
将完成步骤十五蚀刻作业的半成品背面余下的光阻胶膜以及半成品正面的光阻胶膜全部揭除，
步骤十七、包封无填料的塑封料(环氧树脂)
将已完成步骤十六所述去膜作业的半成品背面进行包封无填料的塑封料(环氧树脂)作业，并进行塑封料包封后的固化作业，使引脚外围的区域以及引脚与引脚之间的区域均嵌置无填料的塑封料(环氧树脂)，该无填料的塑封料(环氧树脂)将引脚下部外围以及引脚下部与引脚下部连接成一体，且使所述柱子根部埋入该无填料的塑封料(环氧树脂)内，
步骤十八、引脚的背面进行金属层电镀被覆
对已完成步骤十七包封无填料塑封料作业的所述引脚的背面进行第二金属层电镀被覆作业，而电镀的材料可以是锡、镍金、镍钯金....等金属材质，
步骤十九、切割成品
将已完成步骤十八第二金属层电镀被覆的半成品进行切割作业，使原本以列阵式集合体方式连在一起的芯片一颗颗独立开来，制得双面图形芯片直接置放模组封装结构成品。
本发明的有益效果是：
1、引线框耐超高温(200℃以上)
由于采用了双面图形蚀刻引线框技术，一次完成引线框的正、背两面双面蚀刻，同时封装时先进行引线框正面的高温装片打线再进行引线框背面的引脚包裹作业，使装片打线时只有引线框一种材料，在使用超高温的制程过程中因没有多种材料膨胀系数不同所带来的冲击，确保了引线框的耐超高温(一般是200℃以下)性能。
2、能确保引线框装片强度
因为不先做预包封，引线框装片时承受的压力大，装片时会使引线框产生振动，引线框会出现下陷现象。本发明通过在引线框背面留有柱子的设计，以增加装片时引线框的强度。
3、确保不会再有产生掉脚的问题
由于采用了双面蚀刻的工艺技术，所以可以轻松的规划设计与制造出上大下小的引脚结构，可以使上下层塑封料紧密的将上大下小的引脚结构一起包裹住，所以塑封体与引脚的束缚能力就变大了，不会再有产生掉脚的问题。
4、确保金属线的长度缩短
1)由于应用了引线框背面与正面同时且分开蚀刻的技术，所以能够将引线框正面的引脚尽可能的延伸到封装体的中心，促使芯片与引脚距离大幅的缩短，如此金属线的长度也缩短了，金属线的成本也可以大幅的降低(尤其是昂贵的纯金质的金属线)；
2)也因为金属线的长度缩短使得芯片的信号输出速度也大幅的增速(尤其存储类的产品以及需要大量数据的计算，更为突出)，由于金属线的长度变短了，所以金属线所存在的寄生电阻/寄生电容与寄生电杆对信号的干扰也大幅度的降低。
5、使封装的体积与面积可以大幅度的缩小
因运用了引脚的延伸技术，所以可以容易的制作出高脚数与高密度的脚与脚之间的距离，使得封装的体积与面积可以大幅度的缩小。
6、材料成本和材料用量减少
因为将封装后的体积大幅度的缩小，更直接的体现出材料成本大幅度的下降与因为材料用量的减少也大幅度的减少废弃物环保的困扰。
(四)附图说明
图1(A)～图1(R)为本发明双面图形芯片直接置放模组封装方法各工序示意图。
图2为本发明双面图形芯片直接置放模组封装结构示意图。
图3为图2的俯视图。
图4为以往采用金属基板的正面进行化学蚀刻及表面电镀层作业图。
图5为以往形成的掉脚图。
图6为以往的封装结构一示意图。
图7为6的俯视图。
图8为以往的封装结构二示意图。
图9为8的俯视图。
图中附图标记：
引脚2、无填料的塑封料(环氧树脂)3、第一金属层4、第二金属层5、不导电粘结物质6、芯片7、金属线8、有填料塑封料(环氧树脂)9、柱子10、金属基板11、光阻胶膜12、光阻胶膜13、光阻胶膜14、光阻胶膜15、连筋16、光阻胶膜17、光阻胶膜18。
(五)具体实施方式
参见图2和图3，图2为本发明双面图形芯片直接置放模组封装结构示意图。图3为图2的俯视图。由图2和图3可以看出，本发明双面图形芯片直接置放模组封装结构，包括引脚2、无填料的塑封料(环氧树脂)3、不导电粘结物质6、芯片7、金属线8和有填料塑封料(环氧树脂)9，所述引脚2正面尽可能的延伸到后续贴装芯片的区域下方，在所述引脚2的正面设置有第一金属层4，在所述引脚2的背面设置有第二金属层5，在所述后续贴装芯片的区域下方的引脚2正面通过不导电粘结物质6设置有芯片7，芯片7正面与引脚2正面第一金属层4之间用金属线8连接，在所述引脚2的上部以及芯片7和金属线8外包封有填料塑封料(环氧树脂)9。在所述引脚2外围的区域以及引脚2与引脚2之间的区域嵌置有无填料的塑封料(环氧树脂)3，所述无填料的塑封料(环氧树脂)3将引脚2下部外围以及引脚2下部与引脚2下部连接成一体，且使所述引脚2背面尺寸小于引脚2正面尺寸，形成上大下小的引脚结构，在所述引脚2背面设置有柱子10，柱子10根部埋入所述无填料的塑封料(环氧树脂)3内。
其封装方法如下：
步骤一、取金属基板
参见图1(A)，取一片厚度合适的金属基板11。金属基板的材质可以依据芯片的功能与特性进行变换，例如：铜、铝、铁、铜合金或镍铁合金等。
步骤二、金属基板正面及背面被覆光阻胶膜
参见图1(B)，利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜12和13，以保护后续的电镀金属层工艺作业。而此光阻胶膜可以是干式光阻薄胶膜也可以是湿式光阻胶膜。
步骤三、金属基板正面的光阻胶膜进行需要电镀金属层区域的曝光/显影以及开窗
参见图1(C)，利用曝光显影设备将步骤二完成光阻胶膜被覆作业的金属基板正面进行曝光显影去除部分光阻胶膜，以露出金属基板正面后续需要进行电镀金属层的区域。
步骤四、金属基板正面已开窗的区域进行金属层电镀被覆
参见图1(D)，对步骤三中金属基板正面已开窗的区域进行第一金属层4电镀被覆，该第一金属层4置于所述引脚2的正面。
步骤五、金属基板正面及背面进行光阻胶膜去膜
参见图1(E)，将金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除。
步骤六、金属基板正面及背面被覆光阻胶膜
参见图1(F)，利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜14和15，以保护后续的蚀刻工艺作业。而此光阻胶膜可以是干式光阻薄胶膜也可以是湿式光阻胶膜。
步骤七、金属基板的光阻胶膜进行需要双面蚀刻区域的曝光/显影以及开窗
参见图1(G)，利用曝光显影设备将步骤六完成光阻胶膜被覆作业的金属基板正面及背面进行曝光显影去除部分光阻胶膜，以露出局部金属基板以备后续需要进行的金属基板双面蚀刻作业。
步骤八、金属基板进行双面蚀刻作业
参见图1(H)，完成步骤七的曝光/显影以及开窗作业后，即在金属基板的正面及背面进行各图形的蚀刻作业，蚀刻出引脚2的正面和背面，同时将引脚正面尽可能的延伸到后续贴装芯片的区域下方，且使所述引脚2的背面尺寸小于引脚2的正面尺寸，形成上大下小的引脚2结构；以及在引脚2背面形成柱子10，并在引脚2与引脚2之间留有连筋16。
步骤九、金属基板正面及背面进行光阻胶膜去膜
参见图1(I)，将金属基板正面和背面余下的光阻胶膜全部揭除，制成引线框，
步骤十、装片
参见图1(J)，在所述后续贴装芯片的区域下方的引脚2正面通过不导电粘结物质6进行芯片7的贴装。
步骤十一、打金属线
参见图1(K)，将已完成芯片贴装作业的半成品进行芯片正面与引脚正面第一金属层之间打金属线8作业。
步骤十二、包封有填料塑封料(环氧树脂)
参见图1(L)，将已打线完成的半成品正面进行包封有填料塑封料(环氧树脂)9作业，并进行塑封料包封后的固化作业，使引脚的上部以及芯片和金属线外均被有填料塑封料(环氧树脂)包封。
步骤十三、被覆光阻胶膜
参见图1(M)，利用被覆设备在将已完成包封有填料塑封料(环氧树脂)作业的半成品的正面及背面分别被覆可进行曝光显影的光阻胶膜17和18，以保护后续的蚀刻工艺作业。而此光阻胶膜可以是干式光阻薄胶膜也可以是湿式光阻胶膜。
步骤十四、已完成包封有填料塑封料(环氧树脂)作业的半成品的背面进行需要蚀刻区域的曝光/显影以及开窗
参见图1(N)，利用曝光显影设备将步骤十三完成光阻胶膜被覆作业的已完成包封有填料塑封料(环氧树脂)作业的半成品背面进行曝光显影去除部分光阻胶膜，以露出步骤八金属基板双面蚀刻作业后留有的连筋16以及在引脚2背面形成的柱子10，以备后续需要进行柱子根部和连筋蚀刻作业。
步骤十五、第二次蚀刻作业
参见图1(O)，完成步骤十四的曝光/显影以及开窗作业后，即在完成包封有填料塑封料(环氧树脂)作业的半成品背面进行各图形的蚀刻作业，将步骤八金属基板双面蚀刻作业后留有的连筋16全部蚀刻掉，在这个过程中所述柱子10的根部也会同时的蚀刻掉相对的厚度，使柱子根部不露出包封后的封装结构背面，避免产生断路。
步骤十六、半成品正面及背面进行光阻胶膜去膜
参见图1(P)，将完成步骤十五蚀刻作业的半成品背面余下的光阻胶膜以及半成品正面的光阻胶膜全部揭除。
步骤十七、包封无填料的塑封料(环氧树脂)
参见图1(Q)，将已完成步骤十六所述去膜作业的半成品背面进行包封无填料的塑封料(环氧树脂)作业，并进行塑封料包封后的固化作业，使引脚2外围的区域以及引脚2与引脚2之间的区域均嵌置无填料的塑封料(环氧树脂)3，该无填料的塑封料(环氧树脂)3将引脚下部外围以及引脚2下部与引脚2下部连接成一体，且使所述柱子10根部埋入该无填料的塑封料(环氧树脂)3内。
特别说明：但也因为多了所述柱子10在封装体内，反而在封装体内的结构更为强壮了(好比混泥土中增加了钢筋又有强度又有韧性)。
步骤十八、引脚的背面进行金属层电镀被覆
参见图1(R)，对已完成步骤十七包封无填料塑封料作业的所述引脚的背面进行第二金属层5电镀被覆作业，而电镀的材料可以是锡、镍金、镍钯金....等金属材质。
步骤十九、切割成品
参见图2和图3，将已完成步骤十八第二金属层电镀被覆的半成品进行切割作业，使原本以列阵式集合体方式连在一起的芯片一颗颗独立开来，制得双面图形芯片直接置放模组封装结构成品。
所述引脚2可以设置有单圈，如图1～3所示，也可以设置有多圈。

Claims (2)

1.一种双面图形芯片直接置放模组封装结构，包括引脚(2)、无填料的塑封料(3)、不导电粘结物质(6)、芯片(7)、金属线(8)和有填料塑封料(9)，所述引脚(2)正面尽可能的延伸到后续贴装芯片的区域下方，在所述引脚(2)的正面设置有第一金属层(4)，在所述引脚(2)的背面设置有第二金属层(5)，在所述后续贴装芯片的区域下方的引脚(2)正面通过不导电粘结物质(6)设置有芯片(7)，芯片(7)正面与引脚(2)正面第一金属层(4)之间用金属线(8)连接，在所述引脚(2)的上部以及芯片(7)和金属线(8)外包封有填料塑封料(9)，在所述引脚(2)外围的区域以及引脚(2)与引脚(2)之间的区域嵌置有无填料的塑封料(3)，所述无填料的塑封料(3)将引脚(2)下部外围以及引脚(2)下部与引脚(2)下部连接成一体，且使所述引脚(2)背面尺寸小于引脚(2)正面尺寸，形成上大下小的引脚结构，其特征在于：在所述引脚(1)背面设置有柱子(10)，柱子(10)根部埋入所述无填料的塑封料(3)内。
2.一种如权利要求1所述双面图形芯片直接置放模组封装结构的封装方法，其特征在于所述方法包括以下工艺步骤：
步骤一、取金属基板
取一片厚度合适的金属基板，
步骤二、金属基板正面及背面被覆光阻胶膜
利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜，
步骤三、金属基板正面的光阻胶膜进行需要电镀金属层区域的曝光/显影以及开窗
利用曝光显影设备将步骤二完成光阻胶膜被覆作业的金属基板正面进行曝光显影去除部分光阻胶膜，以露出金属基板正面后续需要进行电镀金属层的区域，
步骤四、金属基板正面已开窗的区域进行金属层电镀被覆
对步骤三中金属基板正面已开窗的区域进行第一金属层电镀被覆，该第一金属层置于所述引脚的正面，
步骤五、金属基板正面及背面进行光阻胶膜去膜
将金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除，
步骤六、金属基板正面及背面被覆光阻胶膜
利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜，以保护后续的蚀刻工艺作业，
步骤七、金属基板的光阻胶膜进行需要双面蚀刻区域的曝光/显影以及开窗
利用曝光显影设备将步骤六完成光阻胶膜被覆作业的金属基板正面及背面进行曝光显影去除部分光阻胶膜，以露出局部金属基板以备后续需要进行的金属基板双面蚀刻作业，
步骤八、金属基板进行双面蚀刻作业
完成步骤七的曝光/显影以及开窗作业后，即在金属基板的正面及背面进行各图形的蚀刻作业，蚀刻出引脚的正面和背面，同时将引脚正面尽可能的延伸到后续需装芯片的区域下方，且使所述引脚的背面尺寸小于引脚的正面尺寸，形成上大下小的引脚结构；以及在引脚背面形成柱子，并在引脚与引脚之间留有连筋，
步骤九、金属基板正面及背面进行光阻胶膜去膜
将金属基板正面和背面余下的光阻胶膜全部揭除，制成引线框，
步骤十、装片
在所述后续贴装芯片的区域下方的引脚正面第一金属层上通过不导电粘结物质进行芯片的贴装，
步骤十一、打金属线
将已完成芯片贴装作业的半成品进行芯片正面与引脚正面第一金属层之间打金属线作业，
步骤十二、包封有填料塑封料
将已打线完成的半成品正面进行包封有填料塑封料作业，并进行塑封料包封后的固化作业，使引脚的上部以及芯片和金属线外均被有填料塑封料包封，
步骤十三、被覆光阻胶膜
利用被覆设备在将已完成包封有填料塑封料作业的半成品的正面及背面分别被覆可进行曝光显影的光阻胶膜，以保护后续的蚀刻工艺作业，
步骤十四、已完成包封有填料塑封料作业的半成品的背面进行需要蚀刻区域的曝光/显影以及开窗
利用曝光显影设备将步骤十三完成光阻胶膜被覆作业的已完成包封有填料塑封料作业的半成品背面进行曝光显影去除部分光阻胶膜，以露出步骤八金属基板双面蚀刻作业后留有的连筋以及在引脚背面形成的柱子，以备后续需要进行柱子根部和连筋蚀刻作业，
步骤十五、第二次蚀刻作业
完成步骤十四的曝光/显影以及开窗作业后，即在完成包封有填料塑封料作业的半成品背面进行各图形的蚀刻作业，将步骤八金属基板双面蚀刻作业后留有的连筋全部蚀刻掉，在这个过程中所述柱子的根部也会同时的蚀刻掉相对的厚度，使柱子根部不露出包封后的封装结构背面，
步骤十六、半成品正面及背面进行光阻胶膜去膜
将完成步骤十五蚀刻作业的半成品背面余下的光阻胶膜以及半成品正面的光阻胶膜全部揭除，
步骤十七、包封无填料的塑封料
将已完成步骤十六所述去膜作业的半成品背面进行包封无填料的塑封料作业，并进行塑封料包封后的固化作业，使引脚外围的区域以及引脚与引脚之间的区域均嵌置无填料的塑封料，该无填料的塑封料将引脚下部外围以及引脚下部与引脚下部连接成一体，且使所述柱子根部埋入该无填料的塑封料内，
步骤十八、引脚的背面进行金属层电镀被覆
对已完成步骤十七包封无填料塑封料作业的所述引脚的背面进行第二金属层电镀被覆作业，而电镀的材料是锡、镍金或镍钯金，
步骤十九、切割成品
将已完成步骤十八第二金属层电镀被覆的半成品进行切割作业，使原本以列阵式集合体方式连在一起的芯片一颗颗独立开来，制得双面图形芯片直接置放模组封装结构成品。
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* Cited by examiner, † Cited by third party
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CN103824782A (zh) * 2014-01-29 2014-05-28 南通富士通微电子股份有限公司 Qfn 框架制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245392B (en) * 2004-06-29 2005-12-11 Advanced Semiconductor Eng Leadless semiconductor package and method for manufacturing the same
CN101807533B (zh) * 2005-06-30 2016-03-09 费查尔德半导体有限公司 半导体管芯封装及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package

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