KR101204092B1 - 리드 프레임 및 이를 구비한 반도체 패키지와 그 제조방법 - Google Patents

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Abstract

본 발명에서는 리드 프레임 및 반도체 패키지와 그 제조방법이 개시된다. 상기 리드 프레임은 반도체 칩이 탑재될 수 있는 다이 패드, 다이 패드의 외 주변에 형성되어 있는 다수의 리드 패턴, 다이 패드와 리드 패턴 사이를 관통하는 에칭공간을 채우며, 다이 패드와 리드 패턴을 상호 구조적으로 지지하는 절연성 유기물 및 다이 패드와 리드 패턴의 상하 양면에 형성되어 있는 선도금층을 포함한다.
본 발명에 의하면, 원소재의 단가가 절감되고 공정관리상의 편이성이 향상됨으로써 제조단가가 절감되면서도, 전기적인 쇼트현상이 현저히 감소되는 고 품질의 리드 프레임 및 반도체 패키지와 그 제조방법이 개시된다.

Description

리드 프레임 및 이를 구비한 반도체 패키지와 그 제조방법{Lead frame and semiconductor package and the manufacturing method for the same}
본 발명은 리드 프레임 및 이를 구비한 반도체 패키지와 그 제조방법에 관한 것으로서 파인 피치, 미세 패턴을 갖는 리드 프레임을 저가의 제작단가로 양산화할 수 있는 리드 프레임 및 이를 구비한 반도체 패키지와 그 제조방법에 관한 것이다.
최근 통신기기와 가전기기의 소형화로 인하여, 반도체 패키지의 소형화와 다기능 집적화가 이루어지고 있다. 반도체 패키지의 소형화와 고 집적화가 동시에 요구됨에 따라 볼 그리드 어레이(Ball Grid Array;BGA)와 같이 패키지 면적을 줄이면서도 입출력 단자 수를 증가시키기 위한 다양한 기술들이 제안되어 있다. 특히, 다수의 입출력 단자들이 반도체 칩 주위에 집적된 형태로 배열되어 매트릭스 패턴과 같은 어레이 형상을 취하는 Multi-row 패키지의 제조방법과 관련된 다양한 기술들이 제안되고 있으며, 반도체 칩의 전극단자들과 대응되는 각 입출력 단자들을 연결하는 내부회로서의 리드 패턴을 파인-피치(fine-pitch)화 내지 미세 패턴화하면서도 충분한 리드 스페이스와 기계적인 안정성을 확보하기 위한 다양한 연구들이 진행되고 있다. 그러나, 종전에 제안된 제조기술에서는 고가소재의 적용과 다수의 공 정단계를 필연적으로 동반하고, 엄격한 공정관리가 요구되며 택-타임(tack-time)이 지연되는 등으로 제품의 가격 경쟁력을 떨어뜨리는 문제점이 있었다. 뿐만 아니라, 제조 공정상의 오차발생이 직접 최종제품의 전기적인 특성에 영향을 주고, 때에 따라서는 정상적인 회로작동이 불가능하게 되기 때문에, 엄격한 오차관리를 위한 공정상의 어려움이 증대되는 한편으로, 제품의 불량률이 증가하게 되는 문제점이 있었다.
본 발명의 목적은 리드 프레임의 원소재로서 저가의 범용소재를 채용할 수 있고 엄격한 공정관리가 요구되지 않으며 택 타임의 단축을 통하여 제조단가를 절감할 수 있는 리드 프레임, 반도체 패키지 및 이를 구비한 반도체 패키지와 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 리드 프레임에 형성되는 패턴들 간의 불완전한 개별화에 기인하는 전기적인 쇼트 현상이 현저히 감소될 수 있는 리드 프레임, 반도체 패키지 및 이를 구비한 반도체 패키지와 그 제조방법을 제공하는 것이다.
상기와 같은 목적 및 그 밖의 목적을 달성하기 위하여 본 발명의 리드 프레임은,
반도체 칩이 탑재될 수 있는 다이 패드;
상기 다이 패드의 외 주변에 형성되어 있는 다수의 리드 패턴;
상기 다이 패드와 리드 패턴 사이를 관통하는 에칭공간을 채우며, 다이 패드와 리드 패턴을 상호 구조적으로 지지하는 절연성 유기물; 및
상기 다이 패드와 리드 패턴의 상하 양면에 형성되어 있는 선도금층;을 포함하는 것을 특징으로 한다.
본 발명에서 바람직하게, 상기 다이 패드와 리드 패턴은 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성될 수 있다.
바람직하게, 상기 절연성 유기물은 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중에서 선택된 적어도 하나를 포함할 수 있다.
바람직하게, 상기 선도금층은 구리(Cu) 또는 구리 합금, 니켈(Ni) 또는 니켈 합금, 팔라듐(Pd) 또는 팔라듐 합금, 은(Ag) 또는 은 합금의 단일층 또는 이들이 조합된 복수층으로 구성되어 있다.
본 발명에 있어서, 상기 리드 패턴은 상기 다이 패드의 외주 변을 따라 적어도 2열 이상의 복 열로 어레이를 이루는 멀티-로우(Multi-row) 형태를 취할 수 있다.
본 발명에 있어서, 상기 다이 패드와 리드 패턴은 실질적으로 동일한 평면상에 위치하는 QFN(Quad Flat Non-leaded) 구조를 취할 수 있다.
한편, 본 발명의 다른 측면에 따른 반도체 패키지는,
반도체 칩을 지지하는 다이 패드;
상기 다이 패드의 외주 변에 형성되어 있는 다수의 리드 패턴;
상기 다이 패드와 리드 패턴 사이를 관통하는 에칭공간을 채우며, 다이 패드와 리드 패턴을 상호 구조적으로 지지하는 절연성 유기물;
상기 다이 패드와 리드 패턴의 상하 양면에 형성되어 있는 선도금층;
상기 반도체 칩의 단자전극과 상기 리드 패턴을 상호 전기적으로 연결시키는 접속부재;
적어도 상기 반도체 칩과 접속부재를 밀봉하여 일체화시키는 성형 수지체;를 포함하는 것을 특징으로 한다.
바람직하게, 상기 다이 패드와 리드 패턴은 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성될 수 있다.
바람직하게, 상기 절연성 유기물은 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중에서 선택된 적어도 하나를 포함할 수 있다.
바람직하게, 상기 선도금층은 구리(Cu) 또는 구리 합금, 니켈(Ni) 또는 니켈 합금, 팔라듐(Pd) 또는 팔라듐 합금, 은(Ag) 또는 은 합금의 단일층 또는 이들이 조합된 복수층으로 구성될 수 있다.
한편, 본 발명의 또 다른 측면에 따른 리드 프레임의 제조방법은,
리드 프레임의 원 소재를 준비하는 단계;
상기 리드 프레임의 제1, 제2 양면에 다이 패드와 리드 패턴을 덮는 제1 마스크 패턴과 제2 마스크 패턴을 형성하는 단계;
상기 제1 마스크 패턴을 식각 방지막으로 하고 리드 프레임의 제1 면으로부터 제1 식각 깊이(d1)까지 하프-에칭(half-etching)을 실시하며, 상기 제2 마스크 패턴을 식각 방지막으로 하고 리드 프레임의 제2 면으로부터 제2 식각 깊이(d2)까지 하프-에칭(half-etching)을 실시하되, 상기 리드 프레임의 두께방향으로 박육부가 잔존하도록 상기 제1, 제2 식각 깊이를 조절하는 하프-에칭 단계;
효용이 다한 제1, 제2 마스크 패턴을 박리하고, 상기 리드 프레임의 제1, 제2 면에 대해 선도금층을 형성하는 선도금 단계;
상기 리드 프레임의 제1 면으로 노출된 제1 식각 깊이에 대해 절연성 유기물을 충진하는 1차 충진단계;
상기 도금층을 식각 방지막으로 하여 상기 리드 프레임의 제2 면으로부터 백-에칭(back-etching)을 실시하여 상기 박육부를 완전히 제거하는 백-에칭 단계; 및
상기 리드 프레임의 제2 면으로부터 절연성 유기물을 충진하는 2차 충진단계;를 포함한다.
바람직하게, 상기 리드 프레임의 원 소재는 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성된다.
바람직하게, 상기 선도금 단계에서는 구리(Cu) 또는 구리 합금, 니켈(Ni) 또는 니켈 합금, 팔라듐(Pd) 또는 팔라듐 합금, 은(Ag) 또는 은 합금의 단일 도금층 또는 이들이 조합된 복수의 도금층을 형성한다.
예를 들어, 상기 선도금 단계는,
니켈 또는 니켈 합금을 포함하는 제1 도금층을 형성하는 1차 도금 공정;
상기 제1 도금층 상에 팔라듐 또는 팔라듐 합금을 포함하는 제2 도금층을 형성하는 2차 도금 공정; 및
상기 제2 도금층 상에 은(Ag), 금(Au), 티타늄(Ti) 및 팔라듐(Pd)으로 구성된 군 중에서 선택된 적어도 하나의 금속을 포함하는 제3 도금층을 형성하는 3차 도금 공정을 포함할 수 있다.
바람직하게, 상기 1차 및 2차 충진단계에서는 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중 적어도 하나를 포함하는 절연성 유기물을 충진한다.
한편, 본 발명의 또 다른 측면에 따른 반도체 패키지의 제조방법은,
리드 프레임의 원 소재를 준비하는 단계;
상기 리드 프레임의 제1, 제2 양면에 다이 패드와 리드 패턴을 덮는 제1 마스크 패턴과 제2 마스크 패턴을 형성하는 단계;
상기 제1 마스크 패턴을 식각 방지막으로 하고 리드 프레임의 제1 면으로부터 제1 식각 깊이(d1)까지 하프-에칭(half-etching)을 실시하며, 상기 제2 마스크 패턴을 식각 방지막으로 하고 리드 프레임의 제2 면으로부터 제2 식각 깊이(d2)까지 하프-에칭(half-etching)을 실시하되, 상기 리드 프레임의 두께방향으로 박육부가 잔존하도록 상기 제1, 제2 식각 깊이를 조절하는 하프-에칭 단계;
효용이 다한 제1, 제2 마스크 패턴을 박리하고, 상기 리드 프레임의 제1, 제2 면에 대해 선도금층을 형성하는 선도금 단계;
상기 리드 프레임의 제1 면으로 노출된 제1 식각 깊이에 대해 절연성 유기물을 충진하는 1차 충진단계;
상기 도금층을 식각 방지막으로 하여 상기 리드 프레임의 제2 면으로부터 백-에칭(back-etching)을 실시하여 상기 박육부를 완전히 제거하는 백-에칭 단계; 및
상기 리드 프레임의 제2 면으로부터 절연성 유기물을 충진하는 2차 충진단계;
상기 다이 패드 상에 반도체 칩을 탑재하는 단계;
상기 반도체 칩의 전극단자와 상기 리드 패턴 사이에 접속부재를 이용하여 전기적인 연결을 형성하는 인터커넥션 단계; 및
적어도 상기 반도체 칩과 인터커넥션 부위를 밀봉하여 일체화시키는 수지 몰딩 단계를 포함한다.
바람직하게, 상기 리드 프레임의 원 소재는 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성된다.
바람직하게, 상기 선도금 단계에서는 구리(Cu) 또는 구리 합금, 니켈(Ni) 또는 니켈 합금, 팔라듐(Pd) 또는 팔라듐 합금, 은(Ag) 또는 은 합금의 단일 도금층 또는 이들이 조합된 복수의 도금층을 형성한다.
바람직하게, 상기 1차 및 2차 충진단계에서는 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중 적어도 하나를 포함하는 절연성 유기물을 충진한다.
한편, 상기 인터커넥션 단계에서는 반도체 칩의 전극단자와 리드 패턴 사이를 와이어 본딩시킬 수 있다.
본 발명에 의하면, 통상적으로 사용되는 리드 프레임 소재를 원재료로 채용하고, 에칭시 엄격한 공정관리가 요구되지 않으며, 양면 에칭을 적용하여 식각 깊이를 줄임으로써, 전반적인 공정비용을 절감할 수 있다. 뿐만 아니라, 본 발명에서는 리드 프레임의 모든 패턴을 형상화한 이후에 반도체 패키지화 공정을 수행함으 로써 종래 패키지화에서 누적된 공정 오차에 기인하는 리드 프레임의 쇼트 현상을 원천적으로 제거할 수 있다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 리드 프레임 및 이를 구비한 반도체 패키지와 그 제조방법에 대해 상세히 설명하기로 한다. 도 1a 내지 도 1l에는 본 발명의 바람직한 일 실시 형태에 관한 반도체 패키지의 제조공정 단계별 수직 단면도들이 도시되어 있다. 먼저, 적정두께(t0)를 갖는 구리(Cu)나 구리(Cu) 합금의 박판, 또는 니켈(Ni)이나 니켈 합금의 박판, 또는 이외에 리드 프레임용 소재로 범용적으로 사용되는 통상의 금속 박판을 리드 프레임(100)의 원 소재로 준비한다. 다음으로, 도 1b에 도시된 바와 같이 제공된 리드 프레임(100)의 제1, 제2 면(101,102)에 대해 각각 제1 포토레지스트막(PR1) 및 제2 포토레지스트막(PR2)을 도포한다. 상기 포토레지스트막(PR1,PR2)은, 예를 들어, UV 조사 광에 노출되면 화학적인 반응을 통하여 경화되는 감광성 수지성분으로 이루어질 수 있으며, 보다 구체적으로 DFR(Dried Film Resist)로 구성될 수 있다.
다음으로, 도 1c에 도시된 바와 같이, 미도시된 노광 마스크를 이용하여 상측의 제1 포토레지스트막(PR1)에 대해 선택적인 노광 공정 및 이어지는 현상 공정을 적용하여, 소정의 패턴이 형성된 제1 마스크 패턴(M1)을 형성한다. 다음으로, 전술한 공정과 유사하게 노광 마스크(미도시)를 통해 하측의 제2 마스크 패턴(M2)을 형성한다. 이렇게 얻어진 제1 마스크 패턴(M1) 및 제2 마스크 패턴(M2)은 각기 반도체 칩이 부착될 다이 패드(W1)와 리드 패턴(W2)에 해당되는 영역을 덮게 된다. 상기 제1, 제2 마스크 패턴(M1,M2)은 서로에 대해 상하 수직으로 정렬되는 것이 바람직하다. 후술하는 하프-에칭(half-etching) 공정에서는 각기 제1, 제2 마스크 패턴(M1,M2)을 통하여 리드 프레임(100)을 양면으로 식각하여 다이 패드(W1)와 리드 패턴(W2)을 형성하게 되므로, 제1, 제2 마스크 패턴(M1,M2)이 서로에 대해 부정확하게 정렬되어 미스-얼라인 (mis-align)이 발생될 경우, 다이 패드(W1)와 리드 패턴(W2)이 서로 어긋나게 형성될 수 있다.
다음에, 도 1d에서 볼 수 있듯이, 제1 마스크 패턴(M1)을 식각 방지막으로 하고, 리드 프레임(100)의 제1 면(101)에 대해 1차 하프-에칭(half-etching)을 실시한다. 1차 하프-에칭(half-etching)에 의해 다이 패드(W1)와 리드 패턴(W2) 사이가 제1 식각 깊이(d1)까지 제거된다. 다음으로, 도 1e에 도시된 바와 같이, 제2 마스크 패턴(M2)을 식각 방지막으로 하고, 리드 프레임(100)의 제2 면(102)에 대해 2차 하프-에칭(half-etching)을 실시한다. 2차 하프-에칭을 통하여 다이 패드(W1)와 리드 패턴(W2) 사이가 제2 식각 깊이(d2)까지 제거된다. 이상에서는 1차 및 2차 하프-에칭이 서로 시간적으로 분리된 별개의 독립적인 에칭 공정으로 수행되는 것으로 예시되었으나, 상기 1차, 2차 하프-에칭은 하나의 단일 공정으로 동시에 진행될 수 있음은 물론이며, 이 경우 공정수의 절감 및 택-타임(tack-time)의 단축이 가능하다.
한편, 하프-에칭시의 제1, 제2 식각 깊이(d1,d2)와 관련하여, 다이 패드(W1)와 리드 패턴(W2) 사이가 완전히 제거되지 않고 잔존하는 일부가 제1, 제2 면(101,102)과 수직 단차를 형성하며 얇은 두께(t1)를 갖는 박육부(Rg)를 구성하 고, 다이 패드(W1)와 리드 패턴(W2)이 서로에 대한 구조적인 지지를 제공할 수 있도록 1차, 2차 하프-에칭의 공정조건을 제어할 수 있다. 예를 들어, 하프-에칭(half-etching)에 적용된 개별적인 에천트의 부식특성을 참고하여 공정시간을 적정하게 제어하는 것으로, 원하는 식각 깊이가 얻어질 수 있을 것이다. 그러나, 본 양면 에칭 공정에서는 해당 기술분야의 일반적인 에칭과는 달리, 식각 깊이를 정확히 제어하기 위한 엄격한 공정관리가 요구되지 않는다. 즉, 제1, 제2 식각 깊이(d1,d2)의 구체적인 수치와 무관하게, 박육부(Rg)가 잔존할 수 있는 공정조건이라면 최종 제품에서 동일한 품질이 확보될 수 있기 때문이다. 한편, 효용이 다한 제1 마스크 패턴(M1) 및 제2 마스크 패턴(M2)을 박리하면 도 1f에 도시된 바와 같은 패턴화된 리드 프레임(100)이 얻어진다.
다음에, 리드 프레임(100)의 제1, 제2 양면(101,102)에 대해 선도금 기술(Pre-Plate Flame)에 따른 선도금 공정을 수행하게 된다. 먼저, 도 1g의 확대 도면에 도시된 바와 같이, 리드 프레임(100)의 제1, 제2 면(101,102)에 대해 Ni 도금층(PP1)을 형성한다. 상기 Ni 도금층(PP1)은 니켈 또는 니켈 합금을 주성분으로 하여 이루어지며, 리드 프레임(100)의 금속성분이 표면 측으로 확산되는 것을 방지한다. 다음에, 상기 Ni 도금층(PP1) 상에 Pd 도금층(PP2)을 형성한다. 상기 Pd 도금층(PP2)은 팔라듐(Pd) 또는 팔라듐 합금을 주성분으로 하여 이루어지며, 납땜 젖음성(solder wettability)을 향상시킨다. 그리고, 상기 Pd 도금층(PP2) 상에는 보호 도금층(PP3)이 형성될 수 있는데, 상기 보호 도금층(PP3)은 Pd 도금층(PP2)의 표면이 산화되는 것을 방지하는 기능을 하며, 보다 구체적으로, 은(Ag), 금(Au), 티타 늄(Ti) 및 팔라듐(Pd)으로 구성된 군 중에서 선택된 적어도 하나의 금속을 주성분으로 하여 이루어질 수 있다. 상기 보호 도금층(PP2)은 리드 프레임(100)의 표층을 형성하며, 주로 금(Au) 소재로 된 본딩 와이어와의 양호한 친화력을 바탕으로 접합 신뢰성을 향상시킬 수 있다.
이상에서 설명된 선 도금공정은 통상적인 전기도금방식에 의할 수 있으며, 예를 들어, 각 도금층(PP1,PP2,PP3)을 수 μm 스케일의 박층 두께로 형성할 수 있다. 상기 선 도금층(PP)은 리드 프레임(100) 상에 장착될 반도체 칩과의 접점을 형성하는 1차 레벨 패키지에서는 반도체 칩의 전극단자와 리드 간의 와이어 본딩 특성에 기여하는 동시에, 외부회로와의 접점을 형성하는 2차 레벨의 패키지에서는 리드와 외부회로(주로 외부 회로기판) 간의 솔더링 특성에 기여한다. 양면 하프-에칭(half-etching)에 의한 패턴화를 거쳐 기능적으로 무의미한 부분들을 제거한 이후에 선 도금공정을 적용함으로써, 외부 회로기판과의 접점을 형성하며 회로 일부가 되는 리드 등의 기능부위에만 도금을 유도함으로써, 전체적으로 도금층을 형성한 다음에 에칭을 적용하는 기술에 비하여, 저가의 리드 프레임(100)을 제작할 수 있다.
한편, 상기 선 도금층(PP)은 필요에 따라 부합되는 기능성 금속성분을 갖는 단일 금속층 또는 복수의 이종 금속층의 조합으로 구성될 수 있으며. 이상에서 설명된 선 도금층(PP)의 구성은 바람직한 일 실시 형태로서 예시되는 것일 뿐이며, 이외의 다양한 변형이 가능하다는 점을 주의적으로 밝혀둔다. 다만, 상기한 바와 같이 선 도금의 도금층으로 선호되는 후보로는 니켈(Ni) 또는 니켈 합금으로 된 니 켈 도금층, 팔라듐(Pd) 또는 팔라듐 합금으로 된 팔라듐 도금층, 금(Au) 또는 금 합금으로 된 금 도금층, 은(Ag) 또는 은 합금으로 된 은 도금층, 구리(Cu) 또는 구리합금으로 된 구리 도금층 등이 예시될 수 있으며, 상기 선 도금층(PP)은 이들의 단수 또는 복수의 조합으로 구성될 수 있을 것이다.
한편, 상기 선도금 처리가 종료되면, 도 1h에 도시된 바와 같이, 제1 면(101)으로 노출된 에칭 공간 내에 절연성 유기물(150)을 충진하는 1차 충진공정이 진행된다. 상기 절연성 유기물(150)로는 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 등이 예시될 수 있으며, 전기적인 쇼트를 방지할 수 있는 양호한 절연특성 및 충분한 강성을 제공하는 경화특성을 겸비한 유기재료가 모두 고려될 수 있다. 절연성 유기물(150)의 충진에는 스크린 프린팅(screen printing)과 같은 통상적인 도포 공법이 적용될 수 있다. 에칭공간 내에 채워진 절연성 유기물(150)은 이어지는 백-에칭(back-etching)에서 리드 프레임(100)의 인접한 패턴들(W1,W2)이 서로 구조적으로 분리되지 않고 하나의 단일체를 형성하도록 구속하며, 후술할 반도체 패키지화에 대비하여 프레임 구조의 전반을 기계적으로 보강하게 된다.
1차 충진공정이 완료되면, 도 1i에 도시된 바와 같이, 리드 프레임(100)의 제2 면(102)으로부터 에칭을 진행하는 이른바, 백-에칭(back-etching)이 수행된다. 상기 백-에칭에서는 리드 프레임(100)의 표층을 구성하는 선 도금층(PP)을 식각 방지막으로 하고, 리드 프레임(100)의 제2 면(102)에 대해 에칭(half-etching)을 실 시한다. 이때, 상기 백-에칭은 제1, 제2 면(101,102)에 대한 하프-에칭(half-etching)에서 남겨진 잔존하는 박육부(Rg)가 제거되고 에칭공간 내에 충진된 절연성 유기물(150)이 노출될 때까지 진행되며, 선 도금층(PP)이 식각 방지막으로서 기능할 수 있도록 백-에칭에 적용되는 에천트로는, 구리(Cu) 또는 니켈(Ni) 성분의 기저금속에 대해 선택적인 부식특성을 갖는 물질, 또는 기저금속과 선 도금층의 금속성분에 대해 현저하게 다른 부식특성(ex. 부식속도)을 갖는 물질로 선정될 수 있다. 이렇게 백-에칭(back-etching)된 리드 프레임(100)에서는 인접한 패턴들(W1,W2), 보다 구체적으로는, 다이 패드(W1)와, 특히 회로를 구성하는 각 리드 패턴(W2)들이 서로 전기적으로 절연(isolation)되어 개별화됨으로써 전기적인 쇼트 현상이 방지될 수 있다.
이렇게 백-에칭(back-etching)이 완료되면, 도 1j에 도시된 바와 같이, 리드 프레임(100)의 제2 면(102)으로 노출된 에칭공간 내에 절연성 유기물(150)을 충진하는 2차 충진공정이 진행된다. 2차 충진공정에서는 앞선 1차 충진공정에서와 유사하게, PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 등을 절연성 유기물(150)의 재료로 사용할 수 있다. 1차, 2차에 걸친 충진공정이 모두 완료되면, 리드 프레임(100)의 패턴들(W1,W2) 사이가 절연성 유기물(150)로 채워진 상태가 되고, 패턴들(W1,W2) 사이를 채운 절연성 유기물(150)은 리드 락(lead-lock) 기능을 하여 리드 프레임(100)의 구조 전반을 보강하고, 후속하는 반도체 패키지화에서 공정상의 편이와 안정성이 증진될 수 있도록 기계적인 강성을 제공한다. 절연성 유기 물(150)의 충진이 완료되면, 이어서 반도체 패키지화 공정이 진행된다. 상기 반도체 패키지화 공정에서는 리드 프레임(100) 상에 반도체 칩을 탑재하고 반도체 칩과의 전기적인 I/O를 연결하며, 몰딩 수지로 매립하여 패키지화하게 된다. 보다 구체적으로, 도 1k에 도시된 바와 같이, 다이 패드(W1) 상에 점착 특성이 양호한 다이 접착제(Bm)를 부착시키고, 그 위에 반도체 칩(S)을 탑재함으로써 견고한 위치고정을 이룰 수 있다. 다음에, 반도체 칩(S)의 전극단자와 리드 패턴(W2)의 선단을 상호 전기적으로 연결하는 와이어-본딩(wire-bonding)이 수행될 수 있다. 보다 구체적으로, 상기 와이어-본딩에서는 주로 금(Au) 성분으로 된 금속 세선(Wr)의 일단을 반도체 칩(S)의 상면으로 노출된 전극단자에 대해 접합시키는 한편으로, 전극단자로부터 연장되는 금속 세선(Wr)의 타단을 리드 패턴(W2)의 선단에 대해 접합시키는 것으로 반도체 칩(S)과 리드 프레임(100) 간에 전기신호의 인터커넥션(interconnection)을 형성하게 된다. 이때, 리드 패턴(W2)의 선단에 형성된 선 도금층(PP)은 금속 세선(Wr)의 단부와 열융착부를 형성하며 신뢰성 높은 접점을 형성하도록 한다.
그런 다음, 도 1l에 도시된 바와 같이, 반도체 칩(S)이 탑재된 리드 프레임(100)을 성형 수지(MC)로 밀봉하는 수지 몰딩 공정을 진행한다. 상기 수지 몰딩 공정에서는, 반도체 칩(S)이 탑재된 리드 프레임(100)을 수지 성형용 금형 내에 수납시킨 후, 예를 들어, EMC(Epoxy Molding Compound)를 주입하고 적정 고온에서 경화를 진행시키게 된다. 이때, 리드 프레임(100)의 저면을 제외한 상층부분 전체를 덮는 성형 수지(MC)의 유입으로 도시된 바와 같은 밀봉체가 형성되며 반도체 칩(S) 과 리드 프레임(100)은 일체화된 반도체 패키지를 구성하게 된다. 예를 들어, 패키지의 저면으로 노출된 랜드 타입의 리드 패턴(W2)들은 외부 회로기판의 접촉 패드와의 사이에 솔더 범프 등을 개재한 솔더 조인트를 형성하며, 리드 저면에 형성된 선 도금층(PP)은 리플로우(reflow) 공정을 통하여 주석 성분의 솔더 범프와 열융착을 이루면서 신뢰성이 높은 솔더 조인트를 형성하게 된다. 한편, 도 1a 내지 도 1l에 도시된 반도체 패키지 구조는 2열 이상 복 열의 I/O 콘택(I/O contact)을 갖는 어레이(array) 형태이며 랜드 타입의 리드를 갖는 Multi-row QFN(Quad Flat Non-leaded)에 관한 것이지만, 이상에서 설명된 본 발명의 기술적 원리는 이외의 다른 패키지 형태 및 이에 적용되는 리드 프레임의 제조에서도 동일하게 적용될 수 있음은 물론이다.
한편, 도 2a 내지 도 2j에는 본 발명에 대한 비교대상으로서 반도체 패키지의 제조공정을 단계별로 도시한 수직 단면도들이 도시되어 있다. 먼저, 도 2a에 도시된 바와 같이, 제1 Cu층(201), Ni층(202), 제2 Cu층(203)이 순차로 적층된 3층 구조의 리드 프레임(200) 원소재를 준비하고, 그리고, 도 2b에 도시된 바와 같이, 상기 리드 프레임(200)의 상하 양면에 DFR(DFR)을 전면 도포한다. 그리고, 도 2c에 도시된 바와 같이, 노광 및 현상을 통하여 소정부분을 선택적으로 덮는 DFR 패턴(M)을 형성한 후, 도 2d에 도시된 바와 같이, 도금층(210)을 형성하게 된다. 이때, 상기 도금층(210)은 DFR 패턴(M)을 제외한 영역에 도금 형성되며, DFR 패턴(M)을 제거함으로써, 도 2e에 도시된 바와 같이 상하 양면의 일부를 덮는 도금층(210) 패턴을 얻을 수 있다. 그런 다음, 도 2f에 도시된 바와 같이, 리드 프레임(200)의 하면을 에칭 베리어막(etching barrier,Be)으로 덮어 에천트를 접근을 차단하고 상면으로부터 단면 에칭을 수행하게 된다. 상기 단면 에칭은 1차, 2차의 두 단계로 수행되는데, 1차 에칭 단계에서는 도금층(210)을 식각 방지막으로 하고, 제2 Cu층(203)을 피식각 대상으로 하여 Ni층(202)이 노출될 때 에칭을 수행한다(식각 깊이 d1`). 이어서, 도 2g에 도시된 2차 에칭 단계에서는 동일하게 도금층(210)을 식각 방지막으로 하고, Ni층(202)을 피식각 대상으로 하여, 제1 Cu층(201)이 노출될 때까지 에칭을 수행한다(식각 깊이 d2`). 이렇게 에칭 단계가 완료되면, 반도체 칩이 탑재될 다이 패드와 리드 영역이 패턴화된다. 그런 다음, 도 2h에 도시된 바와 같이, 효용을 다한 에칭 베리어막(Be)을 제거한다. 그리고, 반도체 패키지화 공정이 개시되는데, 보다 구체적으로, 도 2i에 도시된 바와 같이, 다이 패드 상에 반도체 칩(250)을 탑재하고 반도체 칩(250)과 리드 사이를 와이어 본딩(220)으로 연결시킨 후, 몰딩 수지(230)를 이용하여 패키지화하게 된다. 마지막으로, 도 2j에 도시된 바와 같이, 몰딩 수지(230)를 식각 방지막으로 하고, 리드 프레임(200)의 하면으로부터 백-에칭을 실시하여 다이 패드와 리드들을 개별화시키게 된다.
이상, 비교대상으로서의 리드 프레임의 제조에 따르면, Cu/Ni/Cu로 적층된 3층 구조의 소재를 리드 프레임 재료로 사용함으로써 원소재 자체의 제작단가가 추가되어 원가상승의 요인이 된다. 이에 반하여, 본 발명에서는 종전에 사용하던 저가의 리드 프레임 재료, 예를 들어, 구리(Cu) 또는 니켈(Ni) 등을 주성분으로 갖는 리드 프레임 재료를 그대로 활용할 수 있다는 점에서 제조단가를 낮출 수 있는 장점이 있다. 또한, 비교대상의 제조방법에 의하면, 2 단계의 에칭, 그리고 리드 프 레임의 단면을 통한 이른바 깊은-에칭(deep-etching)이 수반되므로 공수증가 및 택 타임(tact-time)의 증가에 따른 제조단가의 상승이 불가피하지만, 본 발명에 의하면, 양면 에칭을 통하여 에칭 깊이를 줄인 이른바 낮은-에칭(shallow-etching)이 가능하므로, 공정의 간단화와 편이가 도모될 수 있음과 아울러 제조단가의 절감이 가능하다. 그리고, 비교대상의 제조방법에서는 도 2f 및 도 2g에 도시된 1차, 2차 에칭에서 식각 깊이를 정확히 제어하기 위한 엄격한 공정관리가 요구된다. 예를 들어, 2차 에칭까지 진행된 식각 형상에서 Ni층(202)이 완전히 제거되지 않고 잔존하게 된다면, 다이 패드와 리드 패턴들, 또는 인접한 리드 패턴들이 서로에 대해 완전히 개별화되지 못하고 서로 전기적인 쇼트를 일으켜서 정상적인 회로작동이 불가능하게 될 것이다. 또한, 도 2j에서 볼 수 있듯이, 비교대상의 제조방법에서는 패키지화된 이후에 진행되는 최종 에칭에서, 몰딩 수지(230)를 부식 방지막으로 활용하게 됨으로써, 패키지화의 공정 오차에 따라서는 제1 Cu층(201)의 식각 부족으로 인접 리드들 간의 쇼트가 발생하고, 정상적인 회로 작동이 불가능하게 될 수 있다. 본 발명에서는 리드 프레임의 완전한 형상화, 즉 리드 프레임 패턴들 사이의 완전한 절연화를 이룬 다음에 패키지화 공정이 뒤따르게 되므로, 쇼트 발생으로 인한 제품 불량의 가능성이최소화될 수 있다.
도 1a 내지 도 1l은 본 발명의 바람직한 일 실시 형태에 관한 리드 프레임 및 반도체 패키지의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이다.
도 2a 내지 도 2j는 본 발명에 대한 비교대상으로서의 반도체 패키지의 제조방법을 설명하기 위한 도면들로서, 공정순서에 따른 제조단계별 수직 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 ; 리드 프레임 101 : 리드 프레임의 제1 면
102 : 리드 프레임의 제2 면 150 : 절연성 유기물
200 : 리드 프레임 201 : 제1 Cu층
202 : Ni층 203 : 제2 Cu층
210 : 도금층
W1 : 리드 프레임의 다이 패드 W2 : 리드 프레임의 리드 패턴
PP : 선도금층 PR1,PR2 : 포토레지스트막
M1,M2 : 마스크 패턴 Rg : 박육부
S : 반도체 칩 Wr : 금속 세선
MC : 성형 수지 Be : 에칭 베리어막

Claims (20)

  1. 반도체 칩이 탑재될 수 있는 다이 패드;
    상기 다이 패드의 외 주변에 형성되어 있는 다수의 리드 패턴;
    상기 다이 패드와 리드 패턴 사이를 관통하는 에칭공간을 채우며, 다이 패드와 리드 패턴을 상호 구조적으로 지지하는 절연성 유기물; 및
    상기 다이 패드와 리드 패턴의 상하 양면에 형성되어 있는 선도금층;을 포함하며,
    상기 다이 패드와 리드 패턴은 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성되는 리드 프레임.
  2. 삭제
  3. 제1항에 있어서,
    상기 절연성 유기물은 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 리드 프레임.
  4. 제1항에 있어서,
    상기 선도금층은 구리(Cu) 또는 구리 합금, 니켈(Ni) 또는 니켈 합금, 팔라듐(Pd) 또는 팔라듐 합금, 은(Ag) 또는 은 합금의 단일층 또는 이들이 조합된 복수층으로 구성되어 있는 것을 특징으로 하는 리드 프레임.
  5. 제1항에 있어서,
    상기 리드 패턴은 상기 다이 패드의 외주 변을 따라 적어도 2열 이상의 복 열로 어레이를 이루는 멀티-로우(Multi-row) 형태를 취하는 것을 특징으로 하는 리드 프레임.
  6. 제1항에 있어서,
    상기 다이 패드와 리드 패턴은 실질적으로 동일한 평면상에 위치하는 QFN(Quad Flat Non-leaded) 구조를 취하는 것을 특징으로 하는 리드 프레임.
  7. 반도체 칩을 지지하는 다이 패드;
    상기 다이 패드의 외주 변에 형성되어 있는 다수의 리드 패턴;
    상기 다이 패드와 리드 패턴 사이를 관통하는 에칭공간을 채우며, 다이 패드와 리드 패턴을 상호 구조적으로 지지하는 절연성 유기물;
    상기 다이 패드와 리드 패턴의 상하 양면에 형성되어 있는 선도금층;
    상기 반도체 칩의 단자전극과 상기 리드 패턴을 상호 전기적으로 연결시키는 접속부재; 및
    적어도 상기 반도체 칩과 접속부재를 밀봉하여 일체화시키는 성형 수지체;를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 다이 패드와 리드 패턴은 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제7항에 있어서,
    상기 절연성 유기물은 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제7항에 있어서,
    상기 선도금층은 구리(Cu) 또는 구리 합금, 니켈(Ni) 또는 니켈 합금, 팔라듐(Pd) 또는 팔라듐 합금, 은(Ag) 또는 은 합금의 단일층 또는 이들이 조합된 복수층으로 구성되어 있는 것을 특징으로 하는 반도체 패키지.
  11. 리드 프레임의 원 소재를 준비하는 단계;
    상기 리드 프레임의 제1, 제2 양면에 다이 패드와 리드 패턴을 덮는 제1 마 스크 패턴과 제2 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 방지막으로 하고 리드 프레임의 제1 면으로부터 제1 식각 깊이(d1)까지 하프-에칭(half-etching)을 실시하며, 상기 제2 마스크 패턴을 식각 방지막으로 하고 리드 프레임의 제2 면으로부터 제2 식각 깊이(d2)까지 하프-에칭(half-etching)을 실시하되, 상기 리드 프레임의 두께방향으로 박육부가 잔존하도록 상기 제1, 제2 식각 깊이를 조절하는 하프-에칭 단계;
    효용이 다한 제1, 제2 마스크 패턴을 박리하고, 상기 리드 프레임의 제1, 제2 면에 대해 선도금층을 형성하는 선도금 단계;
    상기 리드 프레임의 제1 면으로 노출된 제1 식각 깊이에 대해 절연성 유기물을 충진하는 1차 충진단계;
    상기 도금층을 식각 방지막으로 하여 상기 리드 프레임의 제2 면으로부터 백-에칭(back-etching)을 실시하여 상기 박육부를 완전히 제거하는 백-에칭 단계; 및
    상기 리드 프레임의 제2 면으로부터 절연성 유기물을 충진하는 2차 충진단계;를 포함하는 것을 특징으로 하는 리드 프레임의 제조방법.
  12. 제11항에 있어서,
    상기 리드 프레임의 원 소재는 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성되는 것을 특징으로 하는 리드 프레임의 제조방법.
  13. 제11항에 있어서,
    상기 선도금 단계에서는 구리(Cu) 또는 구리 합금, 니켈(Ni) 또는 니켈 합금, 팔라듐(Pd) 또는 팔라듐 합금, 은(Ag) 또는 은 합금의 단일 도금층 또는 이들이 조합된 복수의 도금층을 형성하는 것을 특징으로 하는 리드 프레임의 제조방법.
  14. 제11항에 있어서,
    상기 선도금 단계는,
    니켈(Ni) 또는 니켈 합금을 포함하는 제1 도금층을 형성하는 1차 도금 공정;
    상기 제1 도금층 상에 팔라듐(Pd) 또는 팔라듐 합금을 포함하는 제2 도금층을 형성하는 2차 도금 공정; 및
    상기 제2 도금층 상에 은(Ag), 금(Au), 티타늄(Ti) 및 팔라듐(Pd)으로 구성된 군 중에서 선택된 적어도 하나의 금속을 포함하는 제3 도금층을 형성하는 3차 도금 공정을 포함하는 것을 특징으로 하는 리드 프레임의 제조방법.
  15. 제11항에 있어서,
    상기 1차 및 2차 충진단계에서는 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중 적어도 하나를 포함하는 절연성 유기물을 충진하는 것을 특징으로 하는 리드 프레임의 제조방법.
  16. 리드 프레임의 원 소재를 준비하는 단계;
    상기 리드 프레임의 제1, 제2 양면에 다이 패드와 리드 패턴을 덮는 제1 마스크 패턴과 제2 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 방지막으로 하고 리드 프레임의 제1 면으로부터 제1 식각 깊이(d1)까지 하프-에칭(half-etching)을 실시하며, 상기 제2 마스크 패턴을 식각 방지막으로 하고 리드 프레임의 제2 면으로부터 제2 식각 깊이(d2)까지 하프-에칭(half-etching)을 실시하되, 상기 리드 프레임의 두께방향으로 박육부가 잔존하도록 상기 제1, 제2 식각 깊이를 조절하는 하프-에칭 단계;
    효용이 다한 제1, 제2 마스크 패턴을 박리하고, 상기 리드 프레임의 제1, 제2 면에 대해 선도금층을 형성하는 선도금 단계;
    상기 리드 프레임의 제1 면으로 노출된 제1 식각 깊이에 대해 절연성 유기물을 충진하는 1차 충진단계;
    상기 도금층을 식각 방지막으로 하여 상기 리드 프레임의 제2 면으로부터 백-에칭(back-etching)을 실시하여 상기 박육부를 완전히 제거하는 백-에칭 단계; 및
    상기 리드 프레임의 제2 면으로부터 절연성 유기물을 충진하는 2차 충진단계;
    상기 다이 패드 상에 반도체 칩을 탑재하는 단계;
    상기 반도체 칩의 전극단자와 상기 리드 패턴 사이에 접속부재를 이용하여 전기적인 연결을 형성하는 인터커넥션 단계; 및
    적어도 상기 반도체 칩과 인터커넥션 부위를 밀봉하여 일체화시키는 수지 몰 딩 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제16항에 있어서,
    상기 리드 프레임의 원 소재는 구리(Cu), 니켈(Ni), 또는 이들의 합금을 포함하는 균일한 조성의 단일 층으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제16항에 있어서,
    상기 선도금 단계에서는 구리(Cu) 또는 구리 합금, 니켈(Ni) 또는 니켈 합금, 팔라듐(Pd) 또는 팔라듐 합금, 은(Ag) 또는 은 합금의 단일 도금층 또는 이들이 조합된 복수의 도금층을 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  19. 제16항에 있어서,
    상기 1차 및 2차 충진단계에서는 PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist), 리드 프레임용 EMC(Epoxy Molding Composite) 중 적어도 하나를 포함하는 절연성 유기물을 충진하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  20. 제16항에 있어서,
    상기 인터커넥션 단계에서는 반도체 칩의 전극단자와 리드 패턴 사이를 와이어 본딩시키는 것을 특징으로 하는 반도체 패키지의 제조방법.
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