KR101464605B1 - 솔더 접합 능력을 향상하는 큐. 에프. 엔 반도체 패키지 및 그의 제조방법 - Google Patents

솔더 접합 능력을 향상하는 큐. 에프. 엔 반도체 패키지 및 그의 제조방법 Download PDF

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Abstract

솔더 접합 능력을 향상하는 큐. 에프. 엔 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 반도체 칩이 탑재되고 몰딩(molding)이 완료된 매트릭스 형태의 리드프레임 중에서 상기 리드부의 밑면인 제2면을 전체 두께의 70~99.5% 범위로 1차 커팅하는 단계와, 상기 결과물에 전해도금을 진행하여 상기 칩탑재부의 제2면, 리드부의 제2면 및 1차 커팅된 리드부의 측면에 도금층을 형성하는 단계와, 1차 커팅된 영역에 2차 커팅을 진행하여 리드부의 나머지 부분과 봉지재를 커팅하여 개별 반도체 패키지를 분리하는 단계를 구비하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지 및 그 제조방법을 제공한다. 따라서 큐. 에프. 엔 반도체 패키지의 측면에 도금층을 안정적으로 형성하여 반도체 패키지가 인쇄회로기판에 실장될 때, 솔더 접합 능력을 높일 수 있다.

Description

솔더 접합 능력을 향상하는 큐. 에프. 엔 반도체 패키지 및 그의 제조방법{QFN package inproving a solder joint ability and the method thereof}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 큐. 에프. 엔(QFN: Quad Flat Non-lead) 반도체 패키지 및 그 제조방법에 관한 것이다.
최근들어 노트북, 개인용 컴퓨터, 모바일 폰과 같은 전자제품의 크기는 소형화되면서, 제품의 처리능력은 더욱 향상되고 있다. 이에 따라 전자제품에 사용되는 반도체 패키지는 더욱 소형화, 대용량화 되어, 빠른 처리속도에도 적합한 형태의 반도체 패키지가 절실히 요구된다. 따라서 반도체 패키지의 개발 방향은, 종래의 DIP(Dual In-Line) 패키지와 같은 삽입실장형에서, 표면실장형인 QFN(Quad Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array), CSP(Chip Size Package)로 전환되었다.
상술한 표면실장형 패키지 중에서, QFN 패키지는 일반적인 반도체 패키지와 같이 리드프레임을 사용하면서도 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으며 또한 높은 품질과 신뢰도를 얻을 수 있기 때문에 주목을 받고 있는 반도체 패키지이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 양태에 의한 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지는, 칩 탑재부와 리드부를 갖는 리드프레임과, 상기 칩 탑재부의 제1면에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 리드부의 제1면을 연결하는 와이어와, 상기 리드부의 측면을 노출하고, 상기 리드프레임의 제1면, 반도체 칩 및 와이어를 밀봉하는 봉지재에 있어서, 상기 측면에 노출된 리드부는, 70~99.5% 범위의 도금층이 표면에 형성된 측면 도금부와, 도금층이 형성되지 않은 측면 리드부를 구비하는 것을 특징으로 한다.
본 발명의 실험적인 실시예에 의하면, 상기 측면에 노출된 리드부는, 리드부의 제2면에 하프 에칭부를 포함할 수 있으며, 상기 하프 에칭부는, 상기 측면 도금부 내에 마련된 것이 적합하다.
본 발명의 기술적 사상의 다른 양태에 의한 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법은, 칩탑재부와 리드부를 갖는 단위 리드프레임들이 매트릭스 형태로 존재하는 리드프레임을 준비하는 단계와, 상기 리드프레임의 칩탑재부 제1면 위에 반도체 칩을 탑재하는 단계와, 상기 반도체 칩과 상기 리드부의 제1면을 와이어로 연결하는 단계와, 상기 리드프레임 제1면, 반도체 칩 및 와이어를 봉지재로 밀봉하는 단계와, 상기 매트릭스 형태의 리드프레임 중에서 상기 리드부의 제2면을 전체 두께의 70~99.5% 범위로 1차 커팅하는 단계와, 상기 결과물에 전해도금을 진행하여 상기 칩탑재부의 제2면, 리드부의 제2면 및 1차 커팅된 리드부의 측면에 도금층을 형성하는 단계와, 상기 1차 커팅된 영역에 2차 커팅을 진행하여 리드부의 나머지 부분과 봉지재를 커팅하여 개별 반도체 패키지를 분리하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 실험적인 실시예에 의하면, 상기 1차 커팅이 진행되는 리드부는, 내부에 하프 에칭부를 더 구비할 수 있으며, 상기 하프 에칭부는, 전체 영역이 상기 도금층으로 덮이는 것이 바람직하다.
또한 본 발명의 실험적인 실시예에 의하면, 상기 1차 커팅은, 블레이드 커팅 레이저 커팅 및 식각(etching) 중에서 선택된 하나의 방식으로 진행할 수 있으며, 상기 2차 커팅은, 블레이드 커팅 및 레이저 커팅 중에서 선택된 하나의 방식으로 진행 할 수 있다.
이때, 상기 1차 커팅이 진행되는 폭(width)은, 상기 2차 커팅이 진행되는 폭보다 큰 것이 적합하다.
한편, 상기 2차 커팅은, 상기 커팅된 리드부의 측면에, 전해 도금에 의한 도금층이 전체 두께의 70~99.5%의 범위로 형성된 측면 도금부와, 도금부가 형성되지 않고 측면 리드부를 노출시키는 것이 바람직하다.
따라서, 상술한 본 발명의 기술적 사상에 의하면, 기존의 쏘우 타입(saw type) 큐. 에프. 엔 반도체 패키지와 인쇄회로기판(PCB)과의 불충분한 솔더 접합(solder joint)으로 인해 여러 가지 공정 불량이 발생할 수 있었다. 구체적으로는, 기존의 쏘우 타입(saw type) 큐. 에프. 엔 반도체 패키지와 인쇄회로기판과의 불충분한 솔더 접합이 발생하면, 물리적으로는 외부의 충격에 쉽게 접합 경계면에서 크랙(crack) 불량이 발생할 수 있으며, 전기적으로는 접합 경계면에서 누설전류가 발생하거나, 이 부분에서 단선(open) 결함이 발생할 수 있었다.
하지만, 본 발명과 같이 2차에 걸친 커팅 공정을 통해 리드의 측면에 측면 도금부를 형성하면, 쏘우 타입(saw type) 큐. 에프. 엔 반도체 패키지와 인쇄회로기판과의 불충분한 솔더 접합을 보강할 수 있으며, 접합된 솔더링의 모니터링(monitoring)이 가능하여 불량 선별에 유리한 장점이 있다.
도1 내지 도 4는 본 발명의 제1 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 평면도, 밑면도, 측면도 및 단면도이다.
도 5는 도 4의 A1 부분의 확대도이다.
도 6 내지 도 9는 본 발명의 제1 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도10 내지 도 13은 본 발명의 제2 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 평면도, 밑면도, 측면도 및 단면도이다.
도 14는 도 4의 A2 부분의 확대도이다.
도 15 내지 도 18은 본 발명의 제2 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도1 내지 도 4는 본 발명의 제1 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 평면도, 밑면도, 측면도 및 단면도이다.
도 1 내지 도 4를 참조하면, 도 1과 같이 큐. 에프. 엔(QFN) 반도체 패키지(100)의 상부면(T)에는 봉지재(104)로 몰딩된 평면 위에 오리엔테이션 마크(Orientation mark, 102)가 귀퉁이에 형성되어 있다. 상기 오리엔테이션 마크(102)는 리드부 중에 어느 리드(lead)가 첫번째 리드인지를 구별할 수 있는 수단이 될 수 있다. 한편, 상기 큐. 에프. 엔(QFN) 반도체 패키지(102)의 상부면(T)에는 제품의 고유번호가 인쇄될 수 있다.
또한 도 2와 같이 큐. 에프. 엔(QFN) 반도체 패키지(100)의 밑면(B)에는, 봉지재(104) 및 리드프레임(110)이 각각 외부로 노출되어 있다. 상기 리드프레임(110)은 반도체 칩이 탑재되는 칩탑재부(108)를 중심으로 복수개의 리드부(106)가 상하, 좌우 방향으로 형성되어 있다. 한편, 상기 큐. 에프. 엔(QFN) 반도체 패키지(100)의 밑면(B)에서 노출된 리드부(106)와 칩 탑재부(108)는, 표면에 도금층이 형성되어 있기 때문에 큐. 에프. 엔(QFN) 반도체 패키지(100)가 인쇄회로기판(PCB)에 탑재될 때, 솔더 접합을 강화하도록 되어 있다.
도3과 같이 큐. 에프. 엔(QFN) 반도체 패키지(100)의 측면에는, 봉지재(104) 및 리드부(106)가 각각 노출되어 있다. 이때 리드부(106)의 하단부는 측면 도금부(112)가 형성되어 있으며, 그 상부에는 도금층이 형성되지 않은 측면 리드부(114)가 형성된 구조적인 특징이 있다.
도 4는 큐. 에프. 엔(QFN) 반도체 패키지(100)의 단면도로서, 칩 탑재부(108) 위에 다이접착제(116)를 사용하여 반도체 칩(118)이 탑재되어 있다. 상기 반도체 칩(118)과 리드부(106)는 와이어(120)를 통해 전기적으로 서로 연결된다. 그리고 리드부(106)의 측면 및 밑면, 칩 탑재부(108)의 밑면을 제외한, 리드프레임, 반도체 칩(118) 및 와이어(120)는 봉지재(104)에 의해 완전히 밀봉된다. 이와 함께, 상기 리드부(106)의 측면 및 밑면, 칩 탑재부(108)의 밑면은 도금층(124)에 의해 솔더층이 형성된다.
도 5는 도 4의 A1 부분의 확대도이다.
도 5를 참조하면, 일반적으로 큐. 에프. 엔(QFN) 반도체 패키지는, 각각의 반도체 패키지가 매트릭스 모양으로 정렬된 스트립(Strip) 상태로 제조가 이루어진다. 그 후, 제조가 완료되면 블레이드(blade)를 사용하여 낱개로 분리하는 싱귤레이션(singulation) 공정을 진행하게 된다. 이 경우 리드부(106)를 절단하면서 각각의 반도체 패키지를 낱개로 분리되기 때문에 리드부(106)의 측면에 리드프레임 소재인 구리(Cu)가 그대로 노출된다.
이때, 큐. 에프. 엔(QFN) 반도체 패키지를 인쇄회로기판에 실장(mounting)할 때, 노출된 구리 소재에는 솔더링이 잘되지 않기 때문에, 큐. 에프. 엔(QFN) 반도체 패키지와 인쇄회로기판의 접합 경계면에서 물리적으로 크랙 결함(creak defects)이 발생하거나, 전기적으로는 누설전류나 단선(open) 결함이 발생하였다.
하지만, 본 발명에 의한 큐. 에프. 엔(QFN) 반도체 패키지(100)의 리드부(106) 측면에는 측면 도금부(112)와 측면 리드부(114)가 존재하며, 상기 측면 도금부(112)에는 별도의 솔더층이 존재하는 구조이다. 상기 측면 도금부(112)의 높이는 리드부(106) 두께의 70~99.5% 범위인 것이 적합하다. 따라서 사용자가 상기 범위 내에서 최적화된 높이를 조정할 수 있다. 이러한 측면 도금부(112)는 본 발명의 바람직한 실시예에 따라 2회에 걸친 리드프레임 커팅에 의해 발생한 독특한 구조이다. 따라서 기존에는 리드프레임 소재인 구리가 곧바로 노출되어 이 부분에서 솔더링이 원활하게 이루어지지 않아 솔더 접합 강도가 떨어졌으나, 본 발명에 의하면 노출된 리드부(106)의 측면에 측면 도금부(112)가 있음으로 말미암아 솔더링이 원활하게 이루어져 솔더 접합 강도를 보강할 수 있다.
도 6 내지 도 9는 본 발명의 제1 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 복수개의 큐. 에프. 엔(QFN) 반도체 패키지가 형성될 수 있는 리드프레임 스트립(strip)을 준비한다. 이어서 상기 리드프레임(110)의 칩 탑재부(108)에 다이접착제를 이용하여 반도체 칩(118)을 탑재한다. 그 후, 반도체 칩(118)과 리드부(106)를 와이어(120)를 사용하여 서로 전기적으로 연결한다. 이어서 리드프레임(110)의 상부면인 제1면, 반도체 칩(118) 및 와이어(120)를 봉지재(104)로 밀봉하는 몰딩 공정(molding process)을 진행한다.
이어서 도면과 같이 큐. 에프. 엔(QFN) 반도체 패키지(101)의 밑면(B)이 위를 향하도록 배치시킨다. 도면에서 참조부호 122는 싱귤레이션 공정에서 큐. 에프. 엔(QFN) 반도체 패키지(101)가 낱개로 분리되는 영역을 가리키는 스크라이브 라인(scribe line)이다.
도 7을 참조하면, 레이저 커팅, 혹은 블레이드를 사용한 커팅 혹은 식각(etching) 중에서 선택된 하나의 방법을 사용하여 상기 리드부(106)의 제2면을 전체두께의 70~99.5% 범위로 1차 커팅을 진행한다. 이때 1차 커팅되는 깊이(D1)는 깊을수록 후속 공정에서 측면 도금부(도9의 112)의 면적을 넓힐 수 있기 때문에, 깊게 할수록 더욱 유리하다.
도 8을 참조하면, 상기 1차 커팅이 진행된 결과물(101)에 전해도금을 진행하여 외부로 노출된 리드프레임(110) 표면에 솔더 재질의 도금층(124)을 형성한다. 이때 리드프레임(110)은 1차 커팅시 완전히 절단된 상태가 아니기 때문에 전해 도금을 이용하여 노출된 리드프레임(110) 표면에 도금층(124)을 형성하는 것이 가능하다. 이에 따라, 리드부(106)의 측면에도 솔더 재질의 도금층(124)이 형성되며, 이러한 구조는 큐. 에프. 엔(QFN) 반도체 패키지(101)를 인쇄회로기판(PCB)에 실장할 때 솔더 접합 강도를 보강할 수 있는 수단이 된다.
도 9를 참조하면, 상기 도금층(124)이 형성된 결과물에서, 스크라이브 라인(122)에 2차 커팅을 진행하여, 리드부(106)의 나머지 부분과 봉지재(104) 부분을 절단하여 완성된 형태의 큐. 에프. 엔(QFN) 반도체 패키지(100)를 만든다. 여기서 2차 커팅이 이루어지는 폭은 1차 커팅이 이루어지는 폭보다 더 좁은 것이 적합하다.
이때 상기 2차 커팅은, 레이저 커팅 혹은 블레이드 커팅 중에서 선택된 하나의 방법을 사용할 수 있다. 상기 2차 커팅을 진행한 후, 낱개로 분리된 리드부(106)의 측면에는 도금층(124)이 형성된 측면 도금부(112)와 리드프레임 소재인 구리가 외부로 곧바로 노출되는 측면 리드부(114)가 각각 만들어진다.
도10 내지 도 13은 본 발명의 제2 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 평면도, 밑면도, 측면도 및 단면도이다.
도 10 내지 도 13을 참조하면, 도 10과 같이 큐. 에프. 엔(QFN) 반도체 패키지(200)의 상부면(T)에는 봉지재(204)로 몰딩된 평면 위에 오리엔테이션 마크(Orientation mark, 202)가 귀퉁이에 형성되어 있다. 상기 오리엔테이션 마크(202)는 리드부 중에 어느 리드(lead)가 첫번째 리드인지를 구별할 수 있는 수단이 될 수 있다. 한편, 상기 큐. 에프. 엔(QFN) 반도체 패키지(102)의 상부면(T)에는 제품의 고유번호가 인쇄될 수 있다.
또한 도 11과 같이 큐. 에프. 엔(QFN) 반도체 패키지(200)의 밑면(B)에는, 봉지재(204) 및 리드프레임(210)이 각각 외부로 노출되어 있다. 상기 리드프레임(210)은 반도체 칩이 탑재되는 칩탑재부(208)를 중심으로 복수개의 리드부(206)가 상하, 좌우 방향으로 형성되어 있다. 또한 리드부(206) 내부에는 하프 에칭부(half etching portion, 207)가 형성되어 있다.
한편, 상기 큐. 에프. 엔(QFN) 반도체 패키지(200)의 밑면(B)에서 노출된 리드부(206) 및 하프 에칭부(207) 및 칩탑재부(08)는, 표면에 도금층이 형성되어 있기 때문에 큐. 에프. 엔(QFN) 반도체 패키지(200)가 인쇄회로기판(PCB)에 탑재될 때, 솔더 접합을 강화하도록 되어 있다.
도12와 같이 큐. 에프. 엔(QFN) 반도체 패키지(200)의 측면에는, 봉지재(204) 및 리드부(206), 하프 에칭부(207)가 각각 노출되어 있다. 이때 리드부(206)의 하단부는 측면 도금부(212)가 형성되어 있으며, 그 상부에는 도금층이 형성되지 않은 측면 리드부(214)가 형성된 구조적인 특징이 있다.
도 13은 큐. 에프. 엔(QFN) 반도체 패키지(200)의 단면도로서, 칩 탑재부(208) 위에 다이접착제(216)를 사용하여 반도체 칩(218)이 탑재되어 있다. 상기 반도체 칩(218)과 리드부(206)는 와이어(220)를 통해 전기적으로 서로 연결된다. 그리고 리드부(206)의 측면 및 밑면, 칩 탑재부(208)의 밑면을 제외한, 리드프레임, 반도체 칩(218) 및 와이어(220)는 봉지재(204)에 의해 완전히 밀봉된다. 이와 함께, 상기 리드부(206)와 하프 에칭부(207)의 측면 및 밑면, 칩 탑재부(208)의 밑면은 도금층(224)에 의해 솔더층이 형성된다.
도 14는 도 14의 A2 부분의 확대도이다.
도 14를 참조하면, 일반적으로 큐. 에프. 엔(QFN) 반도체 패키지는, 각각의 반도체 패키지가 매트릭스 모양으로 정렬된 스트립(Strip) 상태로 제조가 이루어진다. 그 후, 제조가 완료되면 블레이드(blade)를 사용하여 낱개로 분리하는 싱귤레이션(singulation) 공정을 진행하게 된다. 이 경우 리드부(206)를 절단하면서 각각의 반도체 패키지를 낱개로 분리되기 때문에 리드부(206)의 측면에 리드프레임 소재인 구리(Cu)가 그대로 노출된다.
이때, 큐. 에프. 엔(QFN) 반도체 패키지를 인쇄회로기판에 실장(mounting)할 때, 노출된 구리 소재에는 솔더링이 잘되지 않기 때문에, 큐. 에프. 엔(QFN) 반도체 패키지와 인쇄회로기판의 접합 경계면에서 물리적으로 크랙 결함(creak defects)이 발생하거나, 전기적으로는 누설전류나 단선(open) 결함이 발생하였다.
하지만, 본 발명에 의한 큐. 에프. 엔(QFN) 반도체 패키지(200)는 하프에칭부의 하부와 함께 리드부(206) 측면에도 측면 도금부(212)와 측면 리드부(214)가 존재하며, 상기 측면 도금부(212)에는 별도의 솔더층이 존재하는 구조이다. 상기 측면 도금부(212)의 높이는 리드부(206) 전체 두께의 70~99.5% 범위인 것이 적합하다. 따라서 사용자가 상기 범위 내에서 최적화된 높이를 조정할 수 있다. 이러한 측면 도금부(212)는 본 발명의 바람직한 실시예에 따라 2회에 걸친 리드프레임 커팅에 의해 발생한 독특한 구조이다. 따라서 기존에는 리드프레임 소재인 구리가 곧바로 노출되어 이 부분에서 솔더링이 원활하게 이루어지지 않아 솔더 접합 강도가 떨어졌으나, 본 발명에 의하면 노출된 리드부(206)의 측면에 측면 도금부(212)가 있음으로 말미암아 솔더링이 원활하게 이루어져 솔더 접합 강도를 보강할 수 있다.
도 15 내지 도 18은 본 발명의 제2 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 복수개의 큐. 에프. 엔(QFN) 반도체 패키지가 형성될 수 있는 리드프레임 스트립(strip)을 준비한다. 상기 리드프레임 스트립은 스크라이브 라인(222) 영역에 하프 에칭부를 갖는 구조인 것이 적합하다.
이어서 상기 리드프레임(210)의 칩 탑재부(208)에 다이접착제를 이용하여 반도체 칩(218)을 탑재한다. 그 후, 반도체 칩(218)과 리드부(206)를 와이어(220)를 사용하여 서로 전기적으로 연결한다. 이어서 리드프레임(210)의 상부면인 제1면, 반도체 칩(218) 및 와이어(220)를 봉지재(204)로 밀봉하는 몰딩 공정(molding process)을 진행한다.
이어서 도면과 같이 큐. 에프. 엔(QFN) 반도체 패키지(201)의 밑면(B)이 위를 향하도록 배치시킨다. 도면에서 참조부호 222는 싱귤레이션 공정에서 큐. 에프. 엔(QFN) 반도체 패키지(201)가 낱개로 분리되는 영역을 가리키는 스크라이브 라인(scribe line)이다.
도 16을 참조하면, 레이저 커팅, 혹은 블레이드를 사용한 커팅 혹은 식각(etching) 중에서 선택된 하나의 방법을 사용하여 상기 스크라이브 라인(222)에서 리드부(206)의 제2면을 전체두께의 70~99.5% 범위로 1차 커팅을 진행한다. 이때 1차 커팅되는 깊이(D1)는 깊을수록 후속 공정에서 측면 도금부(도18의 212)의 면적을 넓힐 수 있기 때문에, 깊게 할수록 더욱 유리하다.
도 17을 참조하면, 상기 1차 커팅이 진행된 결과물(201)에 전해도금을 진행하여 외부로 노출된 리드프레임(210) 표면에 솔더 재질의 도금층(224)을 형성한다. 따라서, 스크라이브 라인(222)에서 도금층(224)은, 리드부(206)의 밑면, 하프 에칭부의 밑면 및 절단이 이루어진 리드부의 상부면에 각각 형성된다. 이때 리드프레임(210)은 1차 커팅시 완전히 절단된 상태가 아니기 때문에 전해 도금을 이용하여 노출된 리드프레임(210) 표면에 도금층(224)을 형성하는 것이 가능하다. 이에 따라, 리드부(206)의 측면에도 솔더 재질의 도금층(224)이 형성되며, 이러한 구조는 큐. 에프. 엔(QFN) 반도체 패키지(201)를 인쇄회로기판(PCB)에 실장할 때 솔더 접합 강도를 보강할 수 있는 수단이 된다.
도 18을 참조하면, 상기 도금층(224)이 형성된 결과물에서, 스크라이브 라인(222)에 2차 커팅을 진행하여, 리드부(206)의 나머지 부분과 봉지재(204) 부분을 절단하여 완성된 형태의 큐. 에프. 엔(QFN) 반도체 패키지(200)를 만든다. 여기서 2차 커팅이 이루어지는 폭은 1차 커팅이 이루어지는 폭보다 더 좁은 것이 적합하다.
이때 상기 2차 커팅은, 레이저 커팅 혹은 블레이드 커팅 중에서 선택된 하나의 방법을 사용할 수 있다. 상기 2차 커팅을 진행한 후, 낱개로 분리된 리드부(206)의 측면에는 도금층(224)이 형성된 측면 도금부(212)와 리드프레임 소재인 구리가 외부로 곧바로 노출되는 측면 리드부(214)가 각각 만들어진다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
100: QFN 반도체 패키지, 102: 오리엔테이션 마크,
104: 봉지재, 106: 리드부,
108: 칩 탑재부, 110: 리드프레임,
112: 측면 도금부, 114: 측면 리드부,
116: 다이접착제, 118: 반도체 칩,
120: 와이어, 122: 스크라이브 라인,
124: 도금층.

Claims (10)

  1. 칩 탑재부와 리드부를 갖는 리드프레임;
    상기 칩 탑재부의 제1면에 탑재된 반도체 칩;
    상기 반도체 칩과 상기 리드부의 제1면을 연결하는 와이어;
    상기 리드부의 측면을 노출하고, 상기 리드프레임의 제1면, 반도체 칩 및 와이어를 밀봉하는 봉지재에 있어서,
    상기 측면에 노출된 리드부는,
    상기 측면에 노출된 리드부의 70~99.5% 두께 범위로 도금층이 상기 측면의 표면에 형성된 측면 도금부; 및
    상기 측면 도금층 상부의 상기 측면에 도금층이 형성되지 않은 측면 리드부를 구비하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지.
  2. 제1항에 있어서,
    상기 측면에 노출된 리드부는,
    리드부의 제2면에 하프 에칭부를 포함하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지.
  3. 제2항에 있어서,
    상기 하프 에칭부는,
    상기 측면 도금부 내에 마련된 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지.
  4. 칩탑재부와 리드부를 갖는 단위 리드프레임들이 매트릭스 형태로 존재하는 리드프레임을 준비하는 단계;
    상기 리드프레임의 칩탑재부 제1면 위에 반도체 칩을 탑재하는 단계;
    상기 반도체 칩과 상기 리드부의 제1면을 와이어로 연결하는 단계;
    상기 리드프레임 제1면, 반도체 칩 및 와이어를 봉지재로 밀봉하는 단계;
    상기 매트릭스 형태의 리드프레임 중에서 상기 리드부의 제2면을 전체 두께의 70~99.5% 범위로 1차 커팅하는 단계;
    전해도금을 진행하여 상기 칩탑재부의 제2면, 리드부의 제2면 및 1차 커팅된 리드부의 측면에 도금층을 형성하는 단계;
    상기 1차 커팅된 영역에 2차 커팅을 진행하여 리드부의 나머지 부분과 봉지재를 커팅하여 개별 반도체 패키지를 분리하는 단계를 구비하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.
  5. 제4항에 있어서,
    상기 1차 커팅이 진행되는 리드부는,
    내부에 하프 에칭부를 더 구비하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.
  6. 제5항에 있어서,
    상기 하프 에칭부는,
    전체 영역이 상기 도금층으로 덮이는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.
  7. 제4항에 있어서,
    상기 1차 커팅은,
    블레이드 커팅, 레이저 커팅 및 식각(etching) 중에서 선택된 하나의 방식으로 진행하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.
  8. 제4항에 있어서,
    상기 2차 커팅은,
    블레이드 커팅 및 레이저 커팅 중에서 선택된 하나의 방식으로 진행하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지 제조방법.
  9. 제4항에 있어서,
    상기 1차 커팅이 진행되는 폭(width)은,
    상기 2차 커팅이 진행되는 폭보다 큰 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.
  10. 제4항에 있어서,
    상기 2차 커팅은,
    상기 커팅된 리드부의 측면에,
    전해 도금에 의한 도금층이 전체 두께의 70~99.5%의 범위로 형성된 측면 도금부와, 도금부가 형성되지 않고 측면 리드부를 노출시키는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.
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