KR102330402B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102330402B1
KR102330402B1 KR1020150031723A KR20150031723A KR102330402B1 KR 102330402 B1 KR102330402 B1 KR 102330402B1 KR 1020150031723 A KR1020150031723 A KR 1020150031723A KR 20150031723 A KR20150031723 A KR 20150031723A KR 102330402 B1 KR102330402 B1 KR 102330402B1
Authority
KR
South Korea
Prior art keywords
lead
island
hanging
semiconductor device
inner lead
Prior art date
Application number
KR1020150031723A
Other languages
English (en)
Other versions
KR20150105923A (ko
Inventor
야스히로 다구치
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20150105923A publication Critical patent/KR20150105923A/ko
Application granted granted Critical
Publication of KR102330402B1 publication Critical patent/KR102330402B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Ceramic Engineering (AREA)

Abstract

과제
기판과의 접합이 강고한 반도체 장치를 제공한다.
해결 수단
아우터 리드 (5) 가 이너 리드를 개재하여 이너 리드 행잉 리드 (3) 와 전기적으로 접속됨으로써, 아우터 리드 절단면 (11) 에도 도금 피막이 형성되고, 봉지 수지 (10) 로부터 연장되는 아우터 리드 전체 표면에 땜납층이 형성되기 쉬워진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 리드 프레임을 사용한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 휴대 전자 기기의 소형화에 수반하여, 반도체 장치에 사용되는 반도체 패키지에도 소형, 박형이고, 게다가 실장 강도를 확보하는 것이 필요해지고 있다. 반도체 패키지를 소형화하는 수단으로서, 외부 단자를 기판 실장면에 대해 평행하게 나오도록 한 표면 실장형 패키지가 알려져 있다. 이 타입의 패키지로는, SON (Small Outline Non-Lead Package), QFN (Quad Flat Non-Lead Package) 등이 있다.
이들 패키지는 DIP (Dual Inline Package) 나 SOP (Small Outline Package) 와 비교하면, 기판에 실장할 때에 필요해지는 외부 전극이 작기 때문에 기판 실장 후의 땜납 필릿 형성이 적고, 실장 강도는 약하다는 특징이 있다. 또 이들 패키지의 제조는 스탬핑 금형, 혹은 에칭에 의한 가공으로 제조되는 리드 프레임을 사용하는 경우가 많다. 리드 프레임의 재료에는 194 alloy 재나 구리 합금을 사용하는 것이 일반적이다.
리드 프레임을 사용한 반도체 장치의 제조에서는, 리드 프레임 상에 반도체 칩을 탑재하고, 반도체 칩과 리드 프레임을 전기적으로 와이어로 접속하여 수지 봉지 가공을 실시하고, 버 제거 처리를 실시한 후에 구리면에 대해 외장 도금 처리를 실시한다. 외장 도금 처리 후, 반도체 장치를 소정의 사이즈로 리드 프레임으로부터 떼어낸다.
이와 같이 외장 도금 처리 후에 리드 프레임으로부터 반도체 장치를 떼어내기 때문에, 아우터 리드 절단면에는 외장 도금 피막이 형성되지 않는다. 그 때문에 반도체 장치를 기판에 실장할 때에 땜납 젖음성이 나쁘다는 문제가 있다. 이들 조건으로 제조된 반도체 패키지의 실장 강도를 향상시키기 위해서, 아우터 리드 선단부의 평면 형상이나 단면 (斷面) 형상을 변경하여 기판 실장 후의 땜납 젖음성을 향상시키기 때문에, 땜납 필릿을 형성하기 쉽게 하고, 실장 강도를 높이는 형상이 제안되어 있다 (예를 들어, 특허문헌 1, 2 를 참조).
일본 공개특허공보 2006-19465호 일본 공개특허공보 평7-45769호
그러나, 반도체 장치의 소형화, 박형화가 진행되는 가운데, 반도체 장치의 기판 실장 강도의 추가적인 향상이 요구되고 있다. 본 발명은 기판으로의 땜납 접착 강도를 높인 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위해서 이하의 수단을 사용하였다.
먼저, 리드 프레임의 아일랜드 상에 재치 (載置) 된 반도체 칩을 덮는 봉지 수지와, 상기 봉지 수지로부터 측면으로 연장되는 아우터 리드로 이루어지는 반도체 장치로서, 상기 아우터 리드와 접속된 이너 리드와, 상기 이너 리드에 접속되고, 상기 봉지 수지로부터 연장되는 이너 리드 행잉 리드와, 상기 아우터 리드 전체 표면에 형성된 도금 피막으로 이루어지는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 이너 리드 행잉 리드가 상기 봉지 수지로부터 노출되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 리드 프레임이, 아일랜드 및 이너 리드가 아우터 리드에 대해 업세트되어 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 상기 리드 프레임이, 아일랜드와 아우터 리드를 동일 높이로 하고, 이너 리드만을 업세트하고 있는 것을 특징으로 하는 반도체 장치로 하였다.
또한, 리드 프레임의 아일랜드 상에 재치된 반도체 칩을 덮는 봉지 수지와, 상기 봉지 수지로부터 측면으로 연장되는 아우터 리드로 이루어지는 반도체 장치의 제조 방법으로서, 상기 아일랜드와, 상기 아일랜드와 근접하는 이너 리드와, 상기 이너 리드에 접속된 이너 리드 행잉 리드 및 상기 아우터 리드와, 상기 아일랜드에 접속된 아일랜드 행잉 리드를 구비하는 리드 프레임을 준비하는 공정과, 상기 반도체 칩을 다이 본딩과 와이어 본딩과 수지 봉지하는 공정과, 상기 아우터 리드의 선단을 절단하는 공정과, 전해 도금에 의해 상기 아우터 리드의 절단면에 도금 피막을 형성하는 공정과, 상기 이너 리드 행잉 리드 및 상기 아일랜드 행잉 리드를 절단하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법을 사용하였다.
또, 상기 이너 리드 행잉 리드의 절단과 아일랜드 행잉 리드의 절단 사이에 전기 특성 검사 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법을 사용하였다.
본 발명에 의하면, 반도체 장치를 기판에 실장하는 데에 있어서, 봉지 수지로부터 노출되어 있는 아우터 리드의 전체면에 후막 땜납층을 형성하기 때문에, 기판과의 사이에 강고한 접합이 가능해진다.
도 1 은 아우터 리드를 위로 하여 도시한 본 발명의 반도체 장치의 실시예를 나타내는 조감도이다.
도 2 는 도 1 의 A-A 선을 따른 단면도이다 (아우터 리드를 아래로 하여 도시).
도 3 은 도 1 의 B-B 선을 따른 단면도이다 (아우터 리드를 아래로 하여 도시).
도 4 는 본 발명의 반도체 장치의 아우터 리드에 납땜했을 때의 단면도이다.
도 5 는 본 발명의 반도체 장치의 실시예의 제조 방법을 나타내는 조감도이다.
이하, 본 발명을 도면에 기초하여 설명한다.
도 1 은 본 발명을 실시한 반도체 장치의 실시예를 나타내는 조감도이다. 여기에서는 아우터 리드 (5) 를 상측으로 하여 도시하고 있다. 아우터 리드 (5) 는, 그 상면 (실장면), 단면 (端面) (아우터 리드 절단면 (11)), 상면 (실장면) 과 마주보는 반대면, 그리고 실장면과 반대면과 아우터 리드 절단면 (11) 의 각각과 일반적으로는 직각을 이루는 측면을 갖고, 봉지 수지 (10) 로부터 연장되어 있다. 또, 대략 직방체의 반도체 장치의 측면에서는, 절단된 이너 리드 행잉 리드 (3) 와 아일랜드 행잉 리드 (4) 의 단면이 봉지 수지 (10) 로부터 노출되어 있다.
도 2 는 도 1 에 있어서의 A-A 선을 따른 단면도이다. 여기에서는 아우터 리드 (5) 를 하측으로 하여 도시하고 있고, 기판에 실장되는 경우의 실장면은 본 도면의 하면이 된다. 아우터 리드 (5) 의 주위에는 도금 피막 (5a) 이 형성되고, 기판 실장측 하면, 반대측의 상면, 측면 및 절단면인 단면 전체가 도금 피막 (5a) 으로 덮여 있다.
도 3 은 도 1 에 있어서의 B-B 선을 따른 단면도이다. 여기에서는 아우터 리드 (5) 를 하면으로 하여 도시하고 있고, 기판에 실장되는 경우의 실장면은 본 도면의 하면이다. 아우터 리드 (5) 의 기판 실장면측 하면, 반대측의 상면 및 아우터 리드 절단면 (11) 이 봉지 수지로부터 노출되고, 아우터 리드의 노출면 전체가 도금 피막 (5a) 으로 덮여 있다.
도 4 는 본 발명의 반도체 장치의 아우터 리드에 납땜했을 때의 단면도이다. 아우터 리드 (5) 의 봉지 수지 (10) 로부터 노출된 전체면이 도금 피막 (5a) 을 개재하여 땜납층 (13) 으로 덮여 있어, 반도체 장치와 기판의 접속이 강고한 것으로 되어 있다. 이것은 봉지 수지 (10) 로부터 노출된 아우터 리드 (5) 의 전체 표면에 도금 피막 (5a) 이 실시되어 있기 때문이고, 노출되는 아우터 리드가 작은 것이라도 기판과의 강고한 접속이 가능해진다.
다음으로, 본 발명의 반도체 장치의 제조 방법에 대해 설명한다.
도 5 는 본 발명의 제 1 실시예에 관련된 반도체 장치의 제조 방법을 나타내는 조감도이다.
도 5(a) 는 본 실시예의 리드 프레임 (1) 을 나타내는 조감도이다. 리드 프레임 (1) 은, 이후에 반도체 칩을 재치하는 아일랜드 (6) 와, 아일랜드 (6) 와 떨어져 배치된 이너 리드 (2) 와, 이너 리드 (2) 와 연결되는 아우터 리드 (5) 를 포함하고 있다. 그리고, 이너 리드 (2) 는 이너 리드 행잉 리드 (3), 아일랜드 (6) 는 아일랜드 행잉 리드 (4) 에 의해 리드 프레임틀에 접속되어 있다. 이너 리드 행잉 리드 (3) 와 이너 리드 (2) 는 1 대 1 로 대응하므로 양자의 수는 동등하다. 이너 리드 행잉 리드 (3) 의 수와 아우터 리드 (5) 의 수도 당연히 동등하게 되어 있다.
이너 리드 (2) 와 아우터 리드 (5) 사이에는 단차부가 있고, 아우터 리드 하면이 이너 리드 하면보다 낮아지도록 되어 있다. 이너 리드 하면은 아일랜드 하면과 동일한 높이가 되도록 되어 있다. 이너 리드 행잉 리드 (3) 와 아일랜드 행잉 리드 (4) 에는 절곡부가 있고, 이너 리드 (2) 와 접속하는 부분의 이너 리드 행잉 리드 (3) 의 하면에 대하여, 주위의 리드 프레임틀과 접속하는 부분의 이너 리드 행잉 리드 (3) 의 하면은 상대적으로 낮게 되어 있다. 아일랜드 행잉 리드 (4) 에 대해서도 동일하게, 아일랜드 (6) 와 접속하는 부분의 아일랜드 행잉 리드 (4) 의 하면에 대하여, 주위의 리드 프레임틀과 접속하는 부분의 아일랜드 행잉 리드 (4) 의 하면은 상대적으로 낮게 되어 있다.
즉, 본 실시예의 리드 프레임은 아일랜드 및 이너 리드를 업세트한 리드 프레임이다. 이와 같은 리드 프레임 (1) 은, 소정 두께의 194 alloy 재 혹은 구리 합금으로 이루어지는 판재의 형타발 (型打拔) 과 형가압에 의해 형성할 수 있다. 즉, 아일랜드 (6), 이너 리드 (2), 아우터 리드 (5), 이너 리드 행잉 리드 (3), 아일랜드 행잉 리드 (4) 의 평면 형상을 결정하기 위해서 판재의 타발을 실시한다.
이어서, 아일랜드 (6), 이너 리드 (3), 그리고 이너 리드 행잉 리드 (3) 및 아일랜드 행잉 리드 (4) 의 일부가 다른 부분에 대해 상대적으로 높아지도록 하방에서 상방으로 형가압을 실시한다. 이 때, 이너 리드 (2) 와 아우터 리드 (5) 사이에 단차가 형성되게 된다. 동시에, 이너 리드 행잉 리드 (3) 및 아일랜드 행잉 리드 (4) 에도 절곡부가 형성되게 된다.
도 5(b) 는 와이어 본딩 공정 후의 조감도이다. 성형된 리드 프레임 (1) 의 아일랜드 (6) 상에 페이스트제 (8) 를 개재하여 반도체 칩 (9) 을 다이 본딩하고, 이어서, 반도체 칩 표면의 전극 패드와 이너 리드 (2) 를 와이어 (7) 를 통하여 전기적으로 접속시킨다.
도 5(c) 는 수지 봉지 공정 후의 조감도이다. 반도체 칩 (9), 와이어 (7), 이너 리드 (2) 및 아일랜드의 노출 부분을 덮도록 봉지 수지 (10) 로 봉지한다. 도시되어 있지 않지만, 아일랜드 (6) 의 하면도 봉지 수지 (10) 에 의해 덮여 있다. 아우터 리드 (5) 와 이너 리드 행잉 리드 (3) 와 아일랜드 행잉 리드 (4) 의 일부가 봉지 수지 (10) 로부터 노출되어, 리드 프레임틀과 연결되어 있다. 이 때, 이너 리드 행잉 리드 (3) 와 아일랜드 행잉 리드 (4) 의 절곡부도 봉지 수지 (10) 밖으로 튀어나와 있다.
도 5(d) 는 아우터 리드 절단 공정 후의 조감도이다. 봉지 수지 (10) 의 측면으로부터 노출되는 아우터 리드 (5) 의 선단부가 절단되고, 리드 프레임틀과 분리되어 절단면 (11) 이 형성되어 있다. 이 때, 봉지 수지 (10) 의 상이한 측면에는 이너 리드 행잉 리드 (3) 와 아일랜드 행잉 리드 (4) 의 일부가 봉지 수지 (10) 로부터 노출되어 있는데, 리드 프레임틀과 연결된 상태이다. 이 때문에, 리드 프레임틀과 아우터 리드 절단면 (11) 은 전기적인 접속을 유지한 상태로서, 이 형태로 외장 전해 도금을 실시하면, 아우터 리드 (5) 의 상면, 바닥면, 측면뿐만이 아니라 절단면 (11) 에도 도금 피막이 형성되게 된다.
도 5(e) 는 외장 도금 공정을 거치고, 이너 리드 행잉 리드 (3) 를 절단한 후의 조감도이다. 아우터 리드 (5) 의 표면에는 도금 피막 (5a) 이 형성되고, 불필요해진 이너 리드 행잉 리드 (3) 는 절단되어 리드 프레임틀과 분리되어 있지만, 여전히 아일랜드 행잉 리드 (4) 는 리드 프레임틀과 연결되어 있으므로, 복수 개의 반도체 장치는 1 장의 리드 프레임에 탑재되어 있는 상태이다. 이 상태에서 전기 특성 검사 (스트립 테스트) 를 실시함으로써 효율적인 검사가 가능해진다. 그 후, 아일랜드 행잉 리드 (4) 를 분리하고, 반도체 장치를 개편화 (個片化) 하여 도 5(f) 에 나타내는 형상을 얻는다.
이상과 같은 제조 방법을 거침으로써, 아우터 리드의 전체면에 도금 피막이 형성되어 기판과의 접속이 강고한 반도체 장치를 얻을 수 있다.
이상에서는, 아일랜드 및 이너 리드를 업세트한 리드 프레임을 예로 설명했지만, 단차부나 절곡부가 없고, 아일랜드와 이너 리드와 아우터 리드와 리드 프레임틀이 동일 높이로 되어 있는 리드 프레임을 사용하여 제조한 반도체 장치여도 상관없다. 또한, 아일랜드와 아우터 리드와 리드 프레임틀을 동일 높이로 하고, 이너 리드만을 업세트한 리드 프레임을 사용하여 제조한 반도체 장치여도 상관없다.
1 : 리드 프레임
2 : 이너 리드
3 : 이너 리드 행잉 리드
4 : 아일랜드 행잉 리드
5 : 아우터 리드
5a : 도금 피막
6 : 아일랜드
7 : 와이어
8 : 페이스트제
9 : 반도체 칩
10 : 봉지 수지
11 : 아우터 리드 절단면
12 : 도금 피막
13 : 땜납층

Claims (7)

  1. 리드 프레임의 아일랜드 상에 재치 (載置) 된 반도체 칩을 덮는 봉지 수지와, 상기 봉지 수지로부터 제 1 측면으로 연장되는 아우터 리드로 이루어지는 반도체 장치로서,
    상기 아우터 리드와 접속된 이너 리드와,
    상기 이너 리드에 접속되고, 상기 봉지 수지의 상기 제 1 측면과는 상이한 제 2 측면으로부터 단면 (斷面) 이 노출되는 이너 리드 행잉 리드와,
    상기 아일랜드에 접속되고, 상기 봉지 수지의 제 2 측면으로부터 단면이 노출되는 아일랜드 행잉 리드를 구비하고,
    상기 아우터 리드는 절단면인 단면 (端面) 을 갖고,
    상기 아우터 리드의 실장면, 상기 실장면과 마주 보는 반대면, 상기 실장면과 상기 반대면 사이의 양 측면 및 상기 단면은, 모두 표면에 형성된 도금 피막을 갖고 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 이너 리드 행잉 리드의 상기 단면 및 아일랜드 행잉 리드의 상기 단면은 상기 도금 피막을 갖고 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 봉지 수지로부터 노출되어 있는 상기 이너 리드 행잉 리드의 단면의 수와 상기 아우터 리드의 수가 동등한 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 리드 프레임은, 아일랜드 및 이너 리드가 아우터 리드에 대해 업세트되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 리드 프레임은, 아일랜드와 아우터 리드를 동일 높이로 하고, 이너 리드만을 업세트하고 있는 것을 특징으로 하는 반도체 장치.
  6. 리드 프레임의 아일랜드 상에 재치된 반도체 칩을 덮는 봉지 수지와, 상기 봉지 수지로부터 측면으로 연장되는 아우터 리드로 이루어지는 반도체 장치의 제조 방법으로서,
    상기 아일랜드와, 상기 아일랜드와 근접하는 이너 리드와, 상기 이너 리드에 접속된 이너 리드 행잉 리드 및 상기 아우터 리드와, 상기 아일랜드에 접속된 아일랜드 행잉 리드를 구비하는 리드 프레임을 준비하는 공정과,
    상기 반도체 칩을 상기 아일랜드에 다이 본딩하는 공정과,
    상기 반도체 칩 상의 전극 패드와 상기 이너 리드를 와이어에 의해 와이어 본딩하는 공정과,
    상기 반도체 칩, 상기 와이어, 상기 이너 리드 및 상기 아일랜드의 노출 부분을 덮도록 봉지 수지에 의해 수지 봉지하는 공정과,
    상기 봉지 수지로부터 노출되어 있는 상기 아우터 리드의 선단을 절단하여 절단면을 형성하는 공정과,
    전해 도금에 의해 상기 절단면을 포함하는 상기 아우터 리드에 도금 피막을 형성하는 공정과,
    상기 이너 리드 행잉 리드 및 상기 아일랜드 행잉 리드를 절단하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 이너 리드 행잉 리드의 절단과 아일랜드 행잉 리드의 절단 사이에 전기 특성을 검사하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020150031723A 2014-03-10 2015-03-06 반도체 장치 및 그 제조 방법 KR102330402B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014046883A JP6284397B2 (ja) 2014-03-10 2014-03-10 半導体装置及びその製造方法
JPJP-P-2014-046883 2014-03-10

Publications (2)

Publication Number Publication Date
KR20150105923A KR20150105923A (ko) 2015-09-18
KR102330402B1 true KR102330402B1 (ko) 2021-11-23

Family

ID=54018104

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150031723A KR102330402B1 (ko) 2014-03-10 2015-03-06 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (1) US10109561B2 (ko)
JP (1) JP6284397B2 (ko)
KR (1) KR102330402B1 (ko)
CN (1) CN104916606B (ko)
TW (1) TWI634634B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6500299B2 (ja) * 2015-03-10 2019-04-17 新日本無線株式会社 リードフレームおよびそれを用いた半導体装置の製造方法
US9741617B2 (en) * 2015-11-16 2017-08-22 Amkor Technology, Inc. Encapsulated semiconductor package and method of manufacturing thereof
JP6332251B2 (ja) 2015-12-09 2018-05-30 日亜化学工業株式会社 パッケージの製造方法及び発光装置の製造方法、並びにパッケージ及び発光装置
CN106048679A (zh) * 2016-05-30 2016-10-26 北京首钢微电子有限公司 一种集成电路的电镀方法
JP6938118B2 (ja) * 2016-06-27 2021-09-22 Koa株式会社 表面実装形薄膜抵抗ネットワーク
US10879211B2 (en) 2016-06-30 2020-12-29 R.S.M. Electron Power, Inc. Method of joining a surface-mount component to a substrate with solder that has been temporarily secured
CN113053847B (zh) * 2019-12-26 2023-06-20 珠海格力电器股份有限公司 芯片封装结构及其制备方法
JP2023179984A (ja) 2022-06-08 2023-12-20 Tdk株式会社 リードフレームおよび電子部品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030116842A1 (en) * 2001-12-25 2003-06-26 Koji Motonami Semiconductor device and manufacturing method thereof
US20080284008A1 (en) * 2007-04-16 2008-11-20 Sanyo Electric Co., Ltd. Semiconductor device
JP2010080914A (ja) 2008-08-29 2010-04-08 Sanyo Electric Co Ltd 樹脂封止型半導体装置とその製造方法、リードフレーム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59147448A (ja) * 1983-02-12 1984-08-23 Fujitsu Ltd 半導体素子搭載用リ−ドフレ−ムおよびこれを用いて製造される半導体装置とその製造方法
KR0145768B1 (ko) * 1994-08-16 1998-08-01 김광호 리드 프레임과 그를 이용한 반도체 패키지 제조방법
KR100266726B1 (ko) * 1995-09-29 2000-09-15 기타지마 요시토시 리드프레임과 이 리드프레임을 갖춘 반도체장치
JPH1074882A (ja) * 1996-08-29 1998-03-17 Nec Kansai Ltd リードフレーム及びタイバ切断装置
JP2000294718A (ja) * 1999-04-05 2000-10-20 Sony Corp 半導体装置及びその製造方法
US6593643B1 (en) * 1999-04-08 2003-07-15 Shinko Electric Industries Co., Ltd. Semiconductor device lead frame
JP4011076B2 (ja) * 2004-06-28 2007-11-21 株式会社東芝 半導体装置及びその製造方法
JP2006019465A (ja) 2004-07-01 2006-01-19 Mitsui Chemicals Inc 半導体パッケージおよびその製造方法
JP2006332275A (ja) * 2005-05-25 2006-12-07 Mitsumi Electric Co Ltd 半導体装置の製造方法及び半導体装置
JP2009099905A (ja) * 2007-10-19 2009-05-07 Rohm Co Ltd 半導体装置
CN104465414B (zh) * 2009-07-06 2017-08-15 瑞萨电子株式会社 半导体器件的制造方法
JP5010693B2 (ja) * 2010-01-29 2012-08-29 株式会社東芝 Ｌｅｄパッケージ
JP5798021B2 (ja) * 2011-12-01 2015-10-21 ルネサスエレクトロニクス株式会社 半導体装置
JP6161251B2 (ja) * 2012-10-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030116842A1 (en) * 2001-12-25 2003-06-26 Koji Motonami Semiconductor device and manufacturing method thereof
US20080284008A1 (en) * 2007-04-16 2008-11-20 Sanyo Electric Co., Ltd. Semiconductor device
JP2010080914A (ja) 2008-08-29 2010-04-08 Sanyo Electric Co Ltd 樹脂封止型半導体装置とその製造方法、リードフレーム

Also Published As

Publication number Publication date
JP6284397B2 (ja) 2018-02-28
CN104916606B (zh) 2018-11-13
JP2015170822A (ja) 2015-09-28
US10109561B2 (en) 2018-10-23
KR20150105923A (ko) 2015-09-18
CN104916606A (zh) 2015-09-16
US20150255378A1 (en) 2015-09-10
TW201539695A (zh) 2015-10-16
TWI634634B (zh) 2018-09-01

Similar Documents

Publication Publication Date Title
KR102330402B1 (ko) 반도체 장치 및 그 제조 방법
KR102330403B1 (ko) 반도체 장치 및 그 제조 방법
US11342252B2 (en) Leadframe leads having fully plated end faces
US9779966B2 (en) Lead frame and semiconductor device
US9136208B2 (en) Semiconductor device and method of manufacturing the same
US9363901B2 (en) Making a plurality of integrated circuit packages
JP2008130701A (ja) 配線基板とそれを用いた半導体装置及び半導体装置の製造方法
US10090228B1 (en) Semiconductor device with leadframe configured to facilitate reduced burr formation
CN105261605A (zh) 引线框架、半导体装置以及引线框架的制造方法
JP2013239740A (ja) 半導体装置
CN108074901B (zh) 具有可湿拐角引线的半导体器件及半导体器件组装方法
US9214447B2 (en) Non-leaded type semiconductor package and method of assembling same
KR101464605B1 (ko) 솔더 접합 능력을 향상하는 큐. 에프. 엔 반도체 패키지 및 그의 제조방법
US20150097278A1 (en) Surface mount semiconductor device with additional bottom face contacts
JP2008235557A (ja) リードフレームおよび半導体装置
JP2017199888A (ja) 半導体装置の製造方法及び半導体装置
KR101612182B1 (ko) 반도체 패키지의 제조 방법 및 반도체 패키지
JP2012182251A (ja) リードフレーム、半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant