CN105261605A - 引线框架、半导体装置以及引线框架的制造方法 - Google Patents

引线框架、半导体装置以及引线框架的制造方法 Download PDF

Info

Publication number
CN105261605A
CN105261605A CN201510395642.0A CN201510395642A CN105261605A CN 105261605 A CN105261605 A CN 105261605A CN 201510395642 A CN201510395642 A CN 201510395642A CN 105261605 A CN105261605 A CN 105261605A
Authority
CN
China
Prior art keywords
lead
bonding pad
chip bonding
external connection
connection terminals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510395642.0A
Other languages
English (en)
Other versions
CN105261605B (zh
Inventor
林真太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN105261605A publication Critical patent/CN105261605A/zh
Application granted granted Critical
Publication of CN105261605B publication Critical patent/CN105261605B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

提供能抑制引线变形并且能在引线上简单形成锚形的引线框架、半导体装置以及引线框架的制造方法。引线框架(20)包含芯片焊盘(23)和设于芯片焊盘周围的多个引线(24)。各引线(24)包含内引线(30)、弯曲部(36)以及外部连接端子(35)。内引线(30)包含与芯片焊盘(23)相对的顶端部(32)以及位于与顶端部(32)相反的一侧的连接端部。弯曲部(36)与内引线(30)的连接端部连接。外部连接端子(35)经由弯曲部(36)与内引线(30)的连接端部连接，位于内引线的下侧。外部连接端子(35)包含与内引线(30)的下表面相对且平行的上表面。在各引线中，内引线、弯曲部以及外部连接端子形成为一体。

Description

引线框架、半导体装置以及引线框架的制造方法
技术领域
本发明涉及引线框架、半导体装置以及引线框架的制造方法。
背景技术
近年来，为了应对电子设备的小型化、高密度化而要求半导体部件的高密度化、高性能化，半导体装置(半导体封装)的小型化、轻量化快速发展。在这样的潮流中，QFN封装(QuadFlatNon-leadedPackage：无引线四方扁平封装)、SON封装(SmallOutlineNon-leadedPackage：小外形无引线封装)等引线不向外侧延伸的无引线型的半导体装置(无引线封装)被实用化(例如参照日本特开2003－309241号公报和日本特开2003－309242号公报)。
图22是示出无引线型的半导体装置90的一例的剖视图。
在半导体装置90中，在芯片焊盘91上搭载有半导体元件92，半导体元件92和引线93利用金属线94电连接。引线93具有：上表面，其与半导体元件92电连接；以及下表面(内表面)，其与主板等连接，上表面具有比下表面大的宽度。即，引线93形成为阶梯形状。换言之，引线93的顶端部93A被削薄。并且，在半导体装置90中，半导体元件92、金属线94以及引线93的顶端部93A被密封树脂95密封。密封树脂95以向引线93的顶端部93A的下侧延伸的方式埋入到引线93与芯片焊盘91之间。由此，可利用所谓的锚效果抑制引线93从密封树脂95脱离。这样，通过引线93的顶端部93A被削薄，从而引线93形成为侵入到密封树脂95内而抑制引线93的脱离的锚形状。
在该半导体装置90中，从密封树脂95露出的引线93的内表面作为外部连接端子发挥作用。
发明内容
上述的引线的锚形例如能利用湿式蚀刻(半蚀刻)将金属板削薄来形成。但是，利用湿式蚀刻加工金属板的方法的制造成本高，且加工速度慢。因此，期望利用低成本且加工速度快、使用模具的冲压加工来形成锚形。但是，当使用冲压加工在例如引线的顶端形成压扁部(锚形)时，对引线施加较大的应力，因此引线容易变形。
本发明的第1方式涉及的引线框架，具备：芯片焊盘；以及多个引线，其设于所述芯片焊盘的周围，各个所述引线包含：内引线，其包含：顶端部，其与所述芯片焊盘相对；以及位于与所述顶端部相反的一侧的连接端部；弯曲部，其与所述内引线的连接端部连接；以及外部连接端子，其经由所述弯曲部与所述内引线的连接端部连接，所述外部连接端子位于所述内引线的下侧，包含与所述内引线的下表面相对且平行的上表面，在各个所述引线中，所述内引线、所述弯曲部以及所述外部连接端子形成为一体。
本发明的第2方式涉及的引线框架，具备：芯片焊盘；以及多个引线，其设于所述芯片焊盘的周围，各个所述引线包含：外部连接端子，其在与所述芯片焊盘相对的一侧包含连接端部；弯曲部，其与所述外部连接端子的连接端部连接；以及内引线，其经由所述弯曲部与所述外部连接端子的连接端部连接，所述内引线位于所述外部连接端子的上侧，包含与所述外部连接端子的上表面相对且平行的下表面，在各个所述引线中，所述内引线、所述弯曲部以及所述外部连接端子形成为一体。
本发明的第3方式涉及的引线框架，具备：芯片焊盘；框架部，其支承所述芯片焊盘；以及，多个引线，其设于所述芯片焊盘的周围，从所述框架部朝向所述芯片焊盘呈梳齿状延伸，所述多个引线包含交替设置的多个第1引线和多个第2引线，各个所述第1引线包含：第1内引线，其包含：第1顶端部，其与所述芯片焊盘相对；以及位于与所述第1顶端部相反的一侧的连接端部；第1弯曲部，其与所述第1内引线的连接端部连接；以及第1外部连接端子，其经由所述第1弯曲部与所述第1内引线的连接端部连接，所述第1外部连接端子位于所述第1内引线的下侧，包含与所述第1内引线的下表面相对且平行的上表面，各个所述第2引线包含：第2内引线，其在与所述芯片焊盘相对的一侧包含第2顶端部；第2弯曲部，其与所述第2内引线的第2顶端部连接；以及第2外部连接端子，其经由所述第2弯曲部与所述第2内引线的所述第2顶端部连接，所述第2外部连接端子位于所述第2内引线的下侧，包含与所述第2内引线的下表面相对且平行的上表面，在各个所述第1引线中，所述第1内引线、所述第1弯曲部以及所述第1外部连接端子形成为一体，在各个所述第2引线中，所述第2内引线、所述第2弯曲部以及所述第2外部连接端子形成为一体。
本发明的第4方式涉及的半导体装置，具备：上述第1方式所述的引线框架；半导体元件，其搭载于所述芯片焊盘上；金属线，其将所述半导体元件和所述内引线电连接；以及密封树脂，其将所述半导体元件和所述金属线密封，将所述内引线的所述顶端部的整个面包覆，各个所述引线的弯曲部从所述密封树脂露出。
本发明的第5方式涉及的半导体装置，具备：上述第2方式所述的引线框架；半导体元件，其搭载于所述芯片焊盘上；金属线，其将所述半导体元件和所述内引线电连接；以及密封树脂，其将所述半导体元件和所述金属线密封，将从所述外部连接端子露出的所述大宽度部的整个面包覆。
本发明的第6方式涉及的引线框架的制造方法，包括如下工序：准备金属板；对所述金属板进行冲压加工或者蚀刻加工而形成多个开口部，所述开口部划定芯片焊盘、支承所述芯片焊盘的框架部、多个内引线以及延伸部，所述多个内引线从所述框架部朝向所述芯片焊盘呈梳齿状延伸，所述延伸部从所述框架部向与所述内引线延伸的方向相反的方向延伸；以及通过以所述延伸部的下表面与所述内引线的下表面重叠的方式将所述延伸部向下侧折弯，从而形成与所述内引线的下表面的一部分重叠的外部连接端子。
本发明的第7方式涉及的引线框架的制造方法，包括如下工序：准备金属板；对所述金属板进行冲压加工或者蚀刻加工而形成多个开口部，所述开口部划定芯片焊盘、设于所述芯片焊盘的周围的多个外部连接端子、以及延伸部，所述延伸部从所述外部连接端子的顶端朝向所述芯片焊盘延伸，所述延伸部形成为比所述外部连接端子大的宽度；以及通过以所述延伸部的上表面与所述外部连接端子的上表面重叠的方式将所述延伸部向上侧折弯，从而形成与所述外部连接端子的上表面的一部分重叠的内引线。
根据上述各方式，能抑制引线变形并且能够在引线上简单地形成锚形。
附图说明
图1是示出第1实施方式的引线框架的示意俯视图，是从下方观看图2所示的引线框架时的俯视图。
图2是沿图1中的2－2线的引线框架的示意剖视图。
图3是示出具备图1的引线框架的半导体装置的示意剖视图。
图4是示出图1的引线框架的制造方法的示意俯视图。
图5A是示出引线框架的制造方法的示意俯视图，图5B是沿图5A中的5b－5b线的引线框架的示意剖视图。
图6A是示出引线框架的制造方法的示意俯视图，图6B是沿图6A中的6b－6b线的引线框架的示意剖视图，图6A是从下方观看图6B所示的结构体时的俯视图。
图7A和7B是示出图3的半导体装置的制造方法的示意剖视图。
图8A和8B是示出具备变形例的引线框架的半导体装置的示意剖视图。
图9A是其它变形例的引线框架的局部放大俯视图，图9B是具备图9A的引线框架的半导体装置的局部放大剖视图，示出沿图9A中的9b－9b线的剖面。
图10是具备第2实施方式的引线框架的半导体装置的示意俯视图，是从上方观看图11所示的半导体装置时的俯视图。
图11是示出图10的半导体装置的示意剖视图。
图12A是示出图10的引线框架的制造方法的示意俯视图，图12B是沿图12A中的12b－12b线的引线框架的示意剖视图，图12C是示出图10的引线框架的制造方法的示意剖视图。
图13是示出具备变形例的引线框架的半导体装置的示意剖视图。
图14是示出具备第3实施方式的引线框架的半导体装置的示意俯视图，是从下方观看图15所示的半导体装置时的俯视图。
图15是沿图14中的15－15线的半导体装置的示意剖视图。
图16A是示出图15的引线框架的制造方法的示意俯视图，图16B是示出沿图16A中的16b－16b线的引线框架的制造方法的示意剖视图，图16C是示出图15的引线框架的制造方法的示意剖视图。
图17A～17C是示出引线框架的制造方法的变形例的示意俯视图。
图18A～18C是示出引线框架的制造方法的其它变形例的示意俯视图。
图19A和19B是示出变形例的引线框架的制造方法的示意俯视图，图19C是示出具备图19A和19B所示的引线框架的半导体装置的示意俯视图。
图20A是示出变形例的引线的示意俯视图，图20B是图20A的引线的示意剖视图。
图21是示出其它变形例的引线框架的示意俯视图。
图22是示出现有的半导体装置的示意剖视图。
具体实施方式
以下参照附图说明各实施方式。此外，为了容易了解特征，在便利的基础上，有时附图中将成为特征的部分放大示出，各构成要素的尺寸比率等未必与实际相同。另外，在剖视图中，为了容易了解各构件的剖面结构，将一部分构件的剖面线改用缎面图案示出，而省略一部分构件的剖面线。
(第1实施方式)
以下按照图1～7B说明第1实施方式。图1所示的引线框架20用作QFN封装用的基板。
引线框架20包含堤坝(dambar)21、支承杆(多个)22、芯片焊盘23以及引线(多个)24。作为这些堤坝21、支承杆22、芯片焊盘23以及引线24的材料，例如能使用铜(Cu)、以Cu为基体的合金、铁-镍(Fe－Ni)、或者以Fe－Ni为基体的合金。
例如，堤坝21形成为俯视呈大致矩形且框状。在被堤坝21包围的区域的中央部配置有芯片焊盘23，芯片焊盘23搭载有半导体元件41(参照图3)。芯片焊盘23被从堤坝21的四角延伸的4根支承杆22支承。换言之，堤坝21和支承杆22作为支承芯片焊盘23的框架部设置。芯片焊盘23形成为俯视呈大致矩形。
引线24包围芯片焊盘23的周围。引线24从芯片焊盘23离开。例如，引线24从堤坝21朝向芯片焊盘23呈梳齿状延伸。
如图2所示，各引线24包含：内引线30，其与搭载于芯片焊盘23的半导体元件41(参照图3)的电极端子电连接；以及外部连接端子35，其与主板等安装用基板的配线电连接。另外，各引线24包含弯曲部36。弯曲部36具有2个端部，其中一方端部与内引线30连接，另一方端部与外部连接端子35连接。这些内引线30、外部连接端子35以及弯曲部36形成为一体。
如图1和2所示，内引线30例如形成为俯视呈大致T字状。内引线30包含：堤坝21的一部分；延伸部31，其从该堤坝21朝向芯片焊盘23延伸；以及顶端部32，其与芯片焊盘23相对，形成为比延伸部31大的宽度。如图1所示，顶端部32包含：中央部32A，其从延伸部31的顶端朝向芯片焊盘23延伸；以及突出部32B，其从该中央部32A的左右端向内引线30的宽度方向突出。
如图2所示，内引线30在与顶端部32相反的一侧包含连接端部，该连接端部与弯曲部36连接。在本例中，堤坝21的一部分设置为内引线30的连接端部，弯曲部36与堤坝21(连接端部)的外端面连接。
弯曲部36通过使引线24的一部分弯曲大致180度而形成。例如，弯曲部36形成为剖视呈大致U字状。因此，弯曲部36的外表面成为曲面。
外部连接端子35包含与内引线30的下表面相对且平行的上表面。例如，外部连接端子35的上表面与内引线30的下表面重叠。外部连接端子35的上表面例如与内引线30的下表面面接触。在本例中，外部连接端子35的上表面遍及从内引线30的连接端部直至内引线30(延伸部31)的长度方向的中途部分的范围与内引线30的下表面重叠而面接触。换言之，外部连接端子35的长度方向的长度设定得比内引线30短。因此，内引线30的下表面的一部分从外部连接端子35露出。例如，内引线30的下表面中的至少顶端部32的下表面从外部连接端子35露出。
这样，通过引线24从内引线30的连接端部向下侧折回，从而外部连接端子35的上表面与内引线30的下表面重叠。因此，如图2所示，外部连接端子35具有与内引线30相同的厚度。另外，如图1所示，外部连接端子35在宽度方向(与外部连接端子35的长度方向正交的方向)上具有与延伸部31相同的长度。内引线30和外部连接端子35各自的厚度例如能设为0.1～0.2mm左右。内引线30和外部连接端子35各自的宽度(宽度方向的长度)例如能设为0.1mm左右。内引线30的长度方向的长度例如能设为1.0mm左右。外部连接端子35的长度方向的长度例如能设为0.4mm左右。
芯片焊盘23例如形成为剖视呈大致矩形。芯片焊盘23例如形成于与内引线30大致相同的平面上。因此，芯片焊盘23形成于比外部连接端子35高的位置。
如图1所示，在引线框架20上形成有开口部(多个)20X。这些开口部20X划定堤坝21、支承杆(多个)22、芯片焊盘23以及引线(多个)24。开口部20X在厚度方向贯通引线框架20。此外，在图1中，用斜线示出通过折弯而2层重合的引线24的区域。
接着，按照图3对半导体装置40进行说明。半导体装置40是QFN型的半导体装置。半导体装置40具有使用引线框架20制作的QFN封装结构。
在引线框架20的芯片焊盘23上搭载有半导体元件41。半导体元件41的电极端子(多个)经由金属线(多个)42与内引线30连接。
密封树脂43以将半导体元件41和金属线42密封的方式形成于内引线30上和芯片焊盘23上。另外，引线框架20的开口部20X被该密封树脂43填充。密封树脂43将内引线30的侧面、从外部连接端子35露出的内引线30的下表面以及外部连接端子35的侧面包覆。而且，密封树脂43将内引线30的顶端部32的整个面包覆。因此，内引线30的顶端部32侵入到密封树脂43。这样，以内引线30的顶端部32从外部连接端子35露出的方式将引线24向下侧折弯，从而侵入到密封树脂43内的顶端部32形成为抑制引线24脱离的锚形。
在该半导体装置40中，外部连接端子35的下表面从密封树脂43露出。在从密封树脂43露出的外部连接端子35的下表面经由锡焊等电连接有主板等安装用基板的配线。例如，密封树脂43的下表面形成为与外部连接端子35的下表面大致对齐。另外，引线24的弯曲部36例如从密封树脂43露出。
在此，半导体元件41例如是IC芯片、LSI芯片等。另外，作为金属线42，例如能使用金(Au)、铝(Al)等的微细配线。作为密封树脂43的材料，例如能使用环氧树脂、聚酰亚胺树脂、苯酚树脂、氯乙烯树脂等绝缘性树脂。
此外，虽然省略图示，但是堤坝21在相邻的引线24间的任意部位被切断，多个引线24相互电气独立。
接着，对引线框架20的制造方法进行说明。
首先，准备图4所示的金属板50。金属板50例如形成为俯视呈大致矩形。在金属板50上呈矩阵状(在此为3×5)设有多个单独区域A1。单独区域A1相互隔开规定的间隔排列。在各单独区域A1形成有引线框架20。在各单独区域A1搭载了半导体元件41后，金属板50最终沿着虚线(各单独区域A1)被切断而使单独的半导体装置40单片化。作为金属板50，例如能使用Cu、以Cu为基体的合金、Fe－Ni、或者以Fe－Ni为基体的合金等金属板。金属板50的厚度例如能设为0.2mm左右。
此外，在图4所示的例子中，金属板50具有15个单独区域A1，但是单独区域A1的数量没有特别限制。以下为了简化说明，着眼于1个单独区域A1进行说明。
在图5A所示的工序中，在金属板50的各单独区域A1形成有开口部20X。开口部20X划定堤坝21、支承杆22(仅在图5A中图示)、芯片焊盘23以及内引线30。堤坝21和支承杆22与相邻的单独区域A1间的外框架51连结。而且，在图5A所示的工序中，在金属板50的各单独区域A1形成开口部20Y。开口部20Y划定从内引线30的连接端部向与芯片焊盘23相反的方向连续延伸的延伸部33。如图5B所示，内引线30和延伸部33形成为一体且水平地形成于同一平面上。这些开口部20X、20Y例如能通过利用冲压加工对金属板50的规定部位进行冲裁而形成。另外，开口部20X、20Y例如也能通过蚀刻加工而形成。
接着，向图5B中箭头所示的方向(下侧)将延伸部33折弯大致180度。即，以使延伸部33的下表面与内引线30的下表面重叠的方式进行折弯加工。通过该折弯，如图6A和6B所示，与内引线30的下表面重合的延伸部33的一部分形成为外部连接端子35。这样，通过对延伸部33实施折弯加工，从而内引线30、外部连接端子35以及弯曲部36在引线24内形成为一体。此外，折弯加工例如能通过使用模具的冲压加工来实施。通过以上制造工序，可在各单独区域A1制造引线框架20。
接着，对半导体装置40的制造方法进行说明。
首先，在图7A所示的工序中，在各引线框架20的芯片焊盘23上搭载半导体元件41。然后，利用金属线42将各半导体元件41的电极端子和内引线30电连接。由此，在各引线框架20上安装半导体元件41。此外，也可以在将半导体元件41搭载于芯片焊盘23上之前对引线框架20的表面(例如芯片焊盘23的表面和引线24的表面)实施电镀处理来形成电镀层。作为电镀处理，例如可列举依次实施镀Ni、镀Au的电镀处理、实施镀Ag的电镀处理，但是不限于此。
接着，在图7B所示的工序中，形成将半导体元件41和金属线42等密封的密封树脂43。该密封树脂43将内引线30、外部连接端子35(除了下表面之外)以及芯片焊盘23包覆。即，密封树脂43将从外部连接端子35露出的内引线30的下表面包覆。由此，内引线30的顶端部32的整个面被密封树脂43包覆，顶端部32会侵入到密封树脂43内。此外，虽然没有特别图示，但是密封树脂43的形成通过如下方法来进行：例如，使用具有上模具和下模具的注塑模，在下模具上载置图7A所示的结构体，将该结构体夹在上模具与下模具之间，一边从模具浇口部(省略图示)向对应的单独区域A1注入绝缘性树脂一边对结构体进行加热和加压。作为该密封树脂43，例如能使用利用传递模塑法、压缩模塑法、注射模塑法等形成的模塑树脂。
然后，利用例如冲压加工等将堤坝21的任意部位切断，将各引线24设为电气独立的状态。利用以上制造工序，可在各单独区域A1制造半导体装置40。并且，利用划片机等沿着单独区域A1将金属板50切断而单片化成单独的半导体装置40。
第1实施方式具有以下优点。
(1)通过将引线24的一部分折弯而在引线24上形成锚形。由于利用简单的折弯加工在引线24上形成锚形，因此与利用湿式蚀刻形成锚形的情况相比加工时间短。另外，能以低成本形成锚形。另外，与使用冲压加工在引线24上形成压扁部(锚形)的情况相比，在将延伸部33折弯时对引线24施加的应力小，因此能适当地抑制引线24的变形。
(2)通过将与内引线30形成为一体且水平的延伸部33向下侧折弯大致180度，从而形成与内引线30重叠的外部连接端子35。因此，从外部连接端子35露出的内引线30(锚形)具有与金属板50相同的厚度。另外，外部连接端子35和内引线30重叠的部分具有金属板50的大致2倍的厚度。因此，能精度良好地管理引线24的锚形及其以外的部分处的厚度尺寸。
(3)外部连接端子35具有与金属板50相同的厚度，因此能减小由锚形(顶端部32)和外部连接端子35所形成的阶梯部的厚度(深度)的偏差。
(4)内引线30的上表面和外部连接端子35的下表面使用金属板50的相同面(上表面)形成。因此，能维持内引线30的上表面的平坦性和外部连接端子35的下表面的平坦性。
(5)在内引线30的下表面重叠有外部连接端子35的上表面。因此，内引线30和外部连接端子35重叠的部分处的引线24的厚度成为金属板50的厚度的大致2倍。由此，能提高引线24中的导热性和散热性。
(6)使弯曲部36从密封树脂43露出。由此，能容易确认是否在外部连接端子35和弯曲部36的下表面接合有锡焊。
此外，上述第1实施方式能变更为以下方式。
·如图8A所示，也可以将芯片焊盘23形成于比内引线30低的位置。例如，也可以将芯片焊盘23形成于与外部连接端子35大致相同的平面上。在该情况下，芯片焊盘23的下表面从密封树脂43露出。另外，通过将芯片焊盘23形成于比内引线30低的位置，能缩短搭载于芯片焊盘23上的半导体元件41的上表面与内引线30的上表面之间的距离。由此，能提高用金属线42连接半导体元件41和内引线30时的引线接合性。在此，如图8B所示，通过将支承芯片焊盘23的支承杆22的一部分(例如中途部分)折弯来形成弯曲部22A，从而能调整芯片焊盘23的厚度方向的位置。
·如图9A和9B所示，也可以使用具有在长度方向(朝向芯片焊盘23延伸的方向)比较长(例如1.5～2.0mm左右)的引线24A的引线框架20A。在该情况下也与上述第1实施方式同样，将引线24A的一部分折弯来形成外部连接端子35。在该构成中，如图9A所示，也可以将引线24A的内引线30A以在俯视时为例如钝角折弯。
在此，在引线24A较长的情况下，当使用冲压加工在引线24A的顶端部形成压扁部时，容易在引线24A产生扭曲等变形。即，在引线较长的情况下，由于冲压加工引起的引线的变形显著地出现。与此相对，在本变形例中，通过将引线24A的一部分折弯，从而在引线24A的顶端部形成锚形(从外部连接端子35露出的内引线30A的顶端部)。因此，能有效地抑制引线24A的变形。而且，在该变形例中也如图9B所示，在使用引线框架20A形成的半导体装置40A中，从外部连接端子35露出的内引线30A的顶端部整个面被密封树脂43包覆，由此其顶端部会侵入到密封树脂43内。因此，在本变形例中也能得到与上述第1实施方式的(1)～(6)同样的优点。
·在上述第1实施方式中，将内引线30的顶端部32设为比其它部分(延伸部31等)大的宽度(参照图1)。即，在内引线30的顶端部32设有突出部32B。不限于此，例如，如图9A所示，也可以将内引线30A(或者内引线30)的顶端部设为与其它部分相同的宽度。即，也可以省略突出部32B。
(第2实施方式)
以下按照图10～12C说明第2实施方式。该第2实施方式的半导体装置40B在取代引线框架20而使用引线框架20B的方面与第1实施方式不同。以下以与第1实施方式的不同点为中心进行说明。对与前面的图1～图9B所示的构件相同的构件分别标注相同的附图标记示出，关于上述各要素的详细说明省略。
图10和图11所示的半导体装置40B是QFN型的半导体装置。该半导体装置40B包含引线框架20B。如图10所示，引线框架20B包含支承杆(多个)22、芯片焊盘23以及引线(多个)26。支承杆22作为框架部发挥作用。作为这些支承杆22、芯片焊盘23以及引线26的材料，例如能使用Cu、以Cu为基体的合金、Fe－Ni、或者以Fe－Ni为基体的合金。
引线26包围芯片焊盘23的周围。引线26从芯片焊盘23离开。例如，引线26从半导体装置40B的外表面朝向芯片焊盘23呈梳齿状延伸。
如图11所示，各引线26包含：内引线60，其经由金属线42与搭载于芯片焊盘23的半导体元件41的电极端子电连接；以及外部连接端子65，其与主板等安装用基板的配线电连接。另外，各引线26包含弯曲部66。弯曲部66具有2个端部，其中一方端部与内引线60连接，另一方端部与外部连接端子65连接。这些内引线60、外部连接端子65以及弯曲部66形成为一体。
外部连接端子65形成为例如俯视呈大致矩形。外部连接端子65在与芯片焊盘23相对的一侧具有连接端部，该外部连接端子65的连接端部与弯曲部66连接。弯曲部66通过使引线26的一部分弯曲大致180度而形成。例如，弯曲部66形成为剖视呈大致U字状。因此，弯曲部66的外表面成为曲面。
如图10所示，内引线60包含具有比外部连接端子65大的宽度的大宽度部62。大宽度部62包含：中央部62A；突出部62B，其从该中央部62A的左右端向内引线60的宽度方向(即平行于与内引线60相对的芯片焊盘23的边)突出。
如图11所示，内引线60包含与外部连接端子65的上表面相对且平行的下表面。例如，内引线60的下表面与外部连接端子65的上表面重叠。在本例中，内引线60的中央部62A的下表面与外部连接端子65的上表面重叠。因此，突出部62B(参照图10)的下表面从外部连接端子65露出。另外，内引线60(中央部62A)的下表面例如遍及从位于与芯片焊盘23相对的一侧的外部连接端子65的连接端部直至外部连接端子65的长度方向的中途部分的范围与外部连接端子65的上表面重叠而面接触。因此，外部连接端子65的上表面的一部分从内引线60露出。即，作为与上述连接端部相反的一侧的端部的外部连接端子65的开放端部从内引线60露出。
这样，通过引线26从位于与芯片焊盘23相对的一侧的外部连接端子65的连接端部向上侧折回，从而内引线60的下表面与外部连接端子65的上表面重叠。因此，外部连接端子65具有与内引线60相同的厚度。外部连接端子65和内引线60各自的厚度例如能设为0.1～0.2mm左右。
芯片焊盘23例如形成于与外部连接端子65大致相同的平面上。因此，芯片焊盘23形成于比内引线60低的位置。在该芯片焊盘23上搭载有半导体元件41。半导体元件41的电极端子利用金属线42与内引线60连接。
另外，如图10所示，在引线框架20B中形成有开口部(多个)20Z。这些开口部20Z划定支承杆22、芯片焊盘23以及引线26。开口部20Z在厚度方向上贯通引线框架20B。此外，在图10中，用斜线示出通过折弯而2层重合的引线26的区域。
如图11所示，密封树脂43以将半导体元件41和金属线42密封的方式形成于引线26上和芯片焊盘23上。另外，引线框架20B的开口部20Z被该密封树脂43填充。密封树脂43将引线26的上表面整个面(内引线60的上表面整个面、弯曲部66的上表面(曲面)整个面、以及从内引线60露出的外部连接端子65的上表面整个面)和外部连接端子65的侧面包覆。另外，该密封树脂43将图10所示的突出部62B的侧面、突出部62B的上表面以及突出部62B的下表面包覆。即，密封树脂43将内引线60的突出部62B的整个面包覆。因此，突出部62B侵入到密封树脂43。这样，以内引线60的突出部62B的下表面从外部连接端子65露出的方式将引线26向上侧折弯，从而侵入到密封树脂43内的突出部62B形成为抑制引线26的脱离的锚形。
在该半导体装置40B中，外部连接端子65的下表面从密封树脂43露出。在从密封树脂43露出的外部连接端子65的下表面经由锡焊等电连接有主板等安装用基板的配线。另外，在半导体装置40B中，芯片焊盘23的下表面从密封树脂43露出。例如，外部连接端子65的下表面、芯片焊盘23的下表面以及密封树脂43的下表面形成于大致相同平面。
接着，对引线框架20B的制造方法进行说明。
在图12A所示的工序中，在准备包含多个单独区域A1的金属板70后，在各单独区域A1形成开口部20Z。开口部20Z划定支承杆22、芯片焊盘23以及引线26。支承杆22和引线26与相邻的单独区域A1间的外框架71连结。各引线26包含：外部连接端子65，其从外框架71朝向芯片焊盘23呈梳齿状延伸；以及延伸部63，其从外部连接端子65的顶端朝向芯片焊盘23延伸。延伸部63具有大宽度部62。如图12B所示，这些外部连接端子65和延伸部63形成为一体且水平地形成于相同平面上。此外，开口部20Z例如能利用冲压加工、蚀刻加工而形成。
接着，在图12B中箭头所示的方向(上侧)将延伸部63折弯大致180度。即，以使延伸部63的上表面与外部连接端子65的上表面重叠的方式进行折弯加工。此时，如图12C所示，大宽度部62的中央部62A的下表面与外部连接端子65的上表面重叠。利用该折弯，与外部连接端子65的上表面重合的延伸部63的一部分形成为内引线60。这样，通过对延伸部63实施折弯加工，从而内引线60、外部连接端子65以及弯曲部66在引线26内形成为一体。此外，折弯加工例如能通过使用模具的冲压加工来实施。利用以上制造工序，可在各单独区域A1制造引线框架20B。
然后，在芯片焊盘23上搭载半导体元件41，将半导体元件41和内引线60电连接。接着，形成将半导体元件41等密封的密封树脂43。由此，可在各单独区域A1制造半导体装置40B。并且，利用划片机等沿着单独区域A1将金属板70切断。即，沿着图12A～12C中虚线所示的切断位置将金属板70切断而单片化为单独的半导体装置40B。通过该单片化，支承杆22和引线26从外框架71分离。
第2实施方式除了具有与第1实施方式的(1)～(5)同样的优点之外还具有以下优点。
(7)将芯片焊盘23形成于比内引线60低的位置。由此，能缩短搭载于芯片焊盘23上的半导体元件41的上表面与内引线60的上表面之间的距离。因此，能提高用金属线42连接半导体元件41和内引线60时的引线接合性。
此外，上述第2实施方式也能变更为以下方式。
·在上述第2实施方式中，将位于与芯片焊盘23相对的一侧的引线26的大宽度部62向上侧折弯大致180度而形成内引线60，但是将大宽度部62折弯的方向不限于此。
例如，如图13所示，也可以将大宽度部62向下侧折弯大致180度而形成外部连接端子65。在包含该外部连接端子65的引线框架20C中，向下侧折弯的大宽度部62作为外部连接端子65发挥作用。内引线60包含：连接端部，其与大宽度部62(外部连接端子65)重叠；以及端部61，其位于与该连接端部相反的一侧，端部61(即、半导体装置40C的外表面侧的端部)作为锚发挥作用。内引线60的端部61在整体上被密封树脂43包覆。即，利用侵入到密封树脂43内的端部61可形成抑制引线26脱离的锚形。即使是这样的结构，也可得到与上述第1实施方式的(1)～(5)同样的优点。
(第3实施方式)
以下按照图14～16C说明第3实施方式。该第3实施方式的半导体装置40D在取代引线框架20而使用引线框架20D的方面与第1实施方式不同。特别是，在第3实施方式中，芯片焊盘23的结构与第1实施方式不同。以下以与第1实施方式的不同点为中心进行说明。对与前面的图1～9B所示的构件相同的构件分别标注相同的附图标记示出，关于上述各要素的详细说明省略。
如图15所示，芯片焊盘23包含：芯片焊盘部23A，其搭载有半导体元件41；以及重叠部23B，其与芯片焊盘部23A的一部分重叠。另外，芯片焊盘23包含弯曲部23C。弯曲部23C具有2个端部，其中一方端部与芯片焊盘部23A连接，另一方端部与重叠部23B连接。这些芯片焊盘部23A、重叠部23B以及弯曲部23C形成为一体。
半导体元件41搭载于芯片焊盘部23A的上表面。弯曲部23C通过使芯片焊盘23的一部分弯曲大致180度而形成。例如，弯曲部23C形成为剖视呈大致U字状。因此，弯曲部23C的外表面成为曲面。
重叠部23B包含与芯片焊盘部23A的下表面重叠的上表面。如图14所示，芯片焊盘部23A和重叠部23B例如形成为俯视呈大致矩形。重叠部23B具有比芯片焊盘部23A小的平面形状。因此，重叠部23B的上表面与芯片焊盘部23A的下表面的一部分重叠。
这样，芯片焊盘23的一部分在俯视呈大致矩形的芯片焊盘部23A的任意边(在本例中为左侧的边)上向下侧折回，由此重叠部23B的上表面与芯片焊盘部23A的下表面重叠。如图15所示，芯片焊盘部23A例如形成于与内引线30相同的平面上，重叠部23B例如形成于与外部连接端子35相同的平面上。
在该引线框架20D中设定为：与芯片焊盘23的一部分作为重叠部23B折回的芯片焊盘部23A的边相对的引线24(在图15中为左侧的引线24)与芯片焊盘23的间隔距离大于与芯片焊盘部23A的其它边相对的引线24(例如在图15中为右侧的引线24)与芯片焊盘23的间隔距离。即，引线框架20D以芯片焊盘23为中心形成为左右非对称。
密封树脂43以将半导体元件41和金属线42密封的方式形成于芯片焊盘23上和引线24上。密封树脂43将重叠部23B的侧面包覆，并且将从重叠部23B露出的芯片焊盘部23A的整个面包覆。因此，从重叠部23B露出的芯片焊盘部23A侵入到密封树脂43。这样，通过以芯片焊盘部23A的下表面的一部分从重叠部23B露出的方式将芯片焊盘23向下侧折弯，从而侵入到密封树脂43内的芯片焊盘部23A形成为抑制芯片焊盘23的脱离的锚形。
在该半导体装置40D中，外部连接端子35的下表面从密封树脂43露出，并且芯片焊盘23的重叠部23B的下表面从密封树脂43露出。例如，外部连接端子35的下表面、重叠部23B的下表面以及密封树脂43的下表面形成为大致齐平。
接着，对引线框架20D的制造方法进行说明。
在图16A所示的工序中，在准备了包含多个单独区域A1的金属板50后，与图5A所示的工序同样，在各单独区域A1形成开口部20X、20Y。利用开口部20X划定的芯片焊盘23包含：芯片焊盘部23A；以及突出部23D，其从该芯片焊盘部23A的任意边(在图16A中为左侧的边)向侧方突出。如图16B所示，芯片焊盘部23A和突出部23D形成为一体且水平地形成于相同平面上。
接着，向图16B中箭头所示的方向(下侧)将突出部23D折弯大致180度。即，以突出部23D的下表面与芯片焊盘部23A的下表面重叠的方式进行折弯加工。利用该折弯，如图16C所示，与芯片焊盘部23A的下表面重合的突出部23D的一部分形成为重叠部23B。这样，通过对突出部23D实施折弯加工而形成重叠部23B。另外，在本工序中，与图6A和图6B所示的工序同样，通过对延伸部33实施折弯加工而形成外部连接端子35。此外，折弯加工例如能通过使用模具的冲压加工来实施。通过以上制造工序，可在各单独区域A1制造引线框架20D。
然后，在芯片焊盘部23A上搭载半导体元件41，将半导体元件41和内引线30电连接。接着，形成将半导体元件41等密封的密封树脂43。由此，可在各单独区域A1制造半导体装置40D。
第3实施方式除了具有与第1实施方式的(1)～(6)同样的优点之外还具有以下优点。
(8)将芯片焊盘23的一部分(突出部23D)向下侧折弯大致180度而形成重叠部23B。由此，能使侵入到密封树脂43内的芯片焊盘部23A作为抑制芯片焊盘23脱离的锚发挥作用。
(9)芯片焊盘23以重叠部23B的上表面与芯片焊盘部23A的下表面重叠的方式被折弯。芯片焊盘部23A和重叠部23B重叠的部分处的芯片焊盘23的厚度成为金属板50的厚度的大致2倍的厚度。由此，能提高芯片焊盘23中的导热性和散热性。
(其它实施方式)
此外，上述各实施方式也能变更为以下方式。
·如图17A所示，也可以在上述第1和第3实施方式的制造过程中设置将相邻的延伸部33相互连结的连结部34。在该情况下，如图17B所示，将多个(在此为3个)延伸部33和连结这些延伸部33的连结部34一起向下侧折弯大致180度。即，以延伸部33的下表面以及连结部34的下表面与内引线30的下表面重叠的方式进行折弯加工。通过设置这样的连结部34，折弯部分的面积变宽与连结部34对应的量。由此，能容易进行延伸部33的折弯加工。然后，在图17C所示的工序中，在相邻的外部连接端子35之间的位置将连结部34切断，将连结部34分割为多个大宽度部34A。由此，能容易在各外部连接端子35的顶端部形成大宽度部34A。
·如图18A所示，也可以在上述第2实施方式的制造过程中设置将相邻的延伸部63相互连结的连结部64。在该情况下，如图18B所示，将多个(在此为3个)延伸部63和连结这些延伸部63的连结部64一起向上侧折弯大致180度。通过设置这样的连结部64，折弯部分的面积变宽与连结部64对应的量。由此，能容易进行延伸部63的折弯加工。然后，在相邻的延伸部63之间的位置将连结部64切断，将连结部64分割成多个大宽度部62。由此，如图18C所示，能容易形成具有大宽度部62的内引线60。
·也可以将上述各实施方式和上述各变形例适当组合。例如，也可以将上述第3实施方式的芯片焊盘23、即具有芯片焊盘部23A和重叠部23B的芯片焊盘23适用于上述第2实施方式的引线框架20B。另外，也可以将包含上述第1实施方式的引线24、上述第2实施方式的引线26的多种引线设于1个引线框架。
例如，如图19B所示，也可以将2种引线24、27设于1个引线框架20E。引线24、27从堤坝21朝向芯片焊盘23呈梳齿状延伸。例如，引线24和引线27在与芯片焊盘23的一边平行的方向上、即沿着堤坝21交替地排列。与上述第1实施方式同样，引线24包含：内引线30(第1内引线)，其具有与芯片焊盘23相对的顶端部32(第1顶端部)和相反侧的连接端部；弯曲部36(第1弯曲部)，其与内引线30的连接端部连接；以及外部连接端子35(第1外部连接端子)。内引线30的顶端部32与上述第1实施方式同样，优选包含大宽度的突出部。外部连接端子35通过将引线24的一部分从内引线30的连接端部经由弯曲部36向下侧折弯而形成。引线27包含内引线80(第2内引线)，内引线80在与芯片焊盘23相对的一侧具有顶端部82(第2顶端部)。优选内引线80的顶端部82包含大宽度的突出部。另外，引线27包含：弯曲部86(第2弯曲部)，其与内引线80的顶端部82连接；以及外部连接端子85(第2外部连接端子)。外部连接端子85通过将引线27的一部分从内引线80的顶端部82经由弯曲部86向下侧折弯而形成。该外部连接端子85的上表面与内引线80的下表面重叠。以下对引线24、27的制造方法简单地说明。
如图19A所示，形成从堤坝21朝向芯片焊盘23呈梳齿状延伸的内引线30、80。内引线30、80交替地排列。内引线30包含大宽度的顶端部32，内引线80包含大宽度的顶端部82。延伸部83与内引线80形成为一体，从内引线80的顶端部82朝向芯片焊盘23延伸。这些内引线80和延伸部83水平地形成于相同平面上。同样，延伸部33与内引线30形成为一体，从内引线30的连接端部向与芯片焊盘23相反的方向延伸。这些内引线30和延伸部33水平地形成于相同平面上。
接着，将延伸部83向下侧折弯大致180度。即，以延伸部83的下表面与内引线80的下表面重叠的方式进行折弯加工。另外，同样将延伸部33向下侧折弯大致180度。即，以延伸部33的下表面与内引线30的下表面重叠的方式进行折弯加工。其结果是，如图19B所示，与内引线80的下表面重叠的延伸部83的一部分形成为外部连接端子85，与内引线30的下表面重叠的延伸部33的一部分形成为外部连接端子35。这样，通过对延伸部83实施折弯加工，从而内引线80、外部连接端子85以及弯曲部86在引线27内形成为一体。另外，通过对延伸部33实施折弯加工，从而内引线30、外部连接端子35以及弯曲部36在引线24内形成为一体。
如图19C所示，通过以上工序，使用包含2种引线24、27的引线框架20E形成半导体装置40E。在该半导体装置40E中，2种外部连接端子35、85在俯视时排列成为交错状。由此，能在半导体装置40E内高密度地排列外部连接端子35、85。
·在上述各实施方式和上述各变形例中，也可以在折弯加工前在折弯部位形成槽部。例如，如图20A和图20B所示，也可以在延伸部33的折弯部位实施V凹口加工而在延伸部33形成槽部33X。此外，在此将槽部33X的剖面形状设为V字状，但是不限于此。例如，也可以将槽部33X的剖面形状形成为矩形、U字状。通过形成这样的槽部33X，能容易进行延伸部33的折弯。
·在上述各实施方式和上述各变形例中，以外部连接端子35、65、85的上表面与内引线30、60、80的下表面重叠而面接触的方式将引线24、26、27的一部分折弯。不限于此，例如也可以是，外部连接端子35、65、85的上表面和内引线30、60、80的下表面离开，在这些上表面与下表面之间存在空间。在该情况下，也可以在该空间中填充密封树脂43。但是，即使是该情况，也优选以外部连接端子35、65、85的上表面与内引线30、60、80的下表面相对且成为大致平行的方式将引线24、26、27的一部分折弯。
·在上述各实施方式和上述各变形例中，将弯曲部36、66、86形成为剖视呈大致U字状，但是只要是能将引线24、26、27折弯大致180度的形状，则弯曲部36、66、86的剖面形状没有特别限定。例如，也可以将弯曲部36、66、86形成为剖视呈大致直角状、剖视呈大致V字状。即，弯曲部36、66、86的外表面也可以不是曲面。
·在上述各实施方式和上述各变形例中，对用作QFN封装的基板的引线框架20、20A～20E、即QFN型的半导体装置40、40A～40E进行了说明。不限于此，也可以在用作QFN以外的例如SON等无引线封装的基板的引线框架、即QFN以外的无引线型的半导体装置中适用本发明。
例如，如图21所示，也可以将上述第3实施方式的引线框架20D变更为用作SON封装的基板的引线框架20F。以下对引线框架20F简单地说明。
引线框架20F包含堤坝21、支承杆(多个)28、芯片焊盘23以及引线(多个)24。芯片焊盘23被4根支承杆28支承，4根支承杆28从形成为俯视呈大致矩形和框状的堤坝21的相对的2个边(在此，在图21中为左右的边)延伸。换言之，堤坝21和支承杆28作为支承芯片焊盘23的框架部发挥作用。与上述第3实施方式同样，芯片焊盘23包含芯片焊盘部23A和重叠部23B。
引线24从没有配置支承杆28的堤坝21的2边朝向芯片焊盘23呈梳齿状延伸。即，在引线框架20F中，引线24仅从相对的2边(在此，在图21中为上下的边)延伸。各引线24包含内引线30、外部连接端子35以及弯曲部36。

Claims (10)

1.一种引线框架，具备：
芯片焊盘；以及
多个引线，其设于所述芯片焊盘的周围，
各个所述引线包含：
内引线，其包含：顶端部，其与所述芯片焊盘相对；以及位于与所述顶端部相反的一侧的连接端部；
弯曲部，其与所述内引线的连接端部连接；以及
外部连接端子，其经由所述弯曲部与所述内引线的连接端部连接，所述外部连接端子位于所述内引线的下侧，包含与所述内引线的下表面相对且平行的上表面，
在各个所述引线中，所述内引线、所述弯曲部以及所述外部连接端子形成为一体。
2.根据权利要求1所述的引线框架，其中，
还具备支承所述芯片焊盘的框架部，
所述多个引线从所述框架部朝向所述芯片焊盘呈梳齿状延伸，
在各个所述引线中，所述外部连接端子的上表面与所述内引线的下表面以及所述框架部的下表面重叠。
3.一种引线框架，具备：
芯片焊盘；以及
多个引线，其设于所述芯片焊盘的周围，
各个所述引线包含：
外部连接端子，其在与所述芯片焊盘相对的一侧包含连接端部；
弯曲部，其与所述外部连接端子的连接端部连接；以及
内引线，其经由所述弯曲部与所述外部连接端子的连接端部连接，所述内引线位于所述外部连接端子的上侧，包含与所述外部连接端子的上表面相对且平行的下表面，
在各个所述引线中，所述内引线、所述弯曲部以及所述外部连接端子形成为一体。
4.根据权利要求3所述的引线框架，其中，
所述内引线包含形成为比所述外部连接端子大的宽度的大宽度部，
所述大宽度部包含与所述外部连接端子的所述上表面部分重叠的下表面。
5.一种引线框架，具备：
芯片焊盘；
框架部，其支承所述芯片焊盘；以及，
多个引线，其设于所述芯片焊盘的周围，从所述框架部朝向所述芯片焊盘呈梳齿状延伸，
所述多个引线包含交替设置的多个第1引线和多个第2引线，
各个所述第1引线包含：
第1内引线，其包含：第1顶端部，其与所述芯片焊盘相对；以及位于与所述第1顶端部相反的一侧的连接端部；
第1弯曲部，其与所述第1内引线的连接端部连接；以及
第1外部连接端子，其经由所述第1弯曲部与所述第1内引线的连接端部连接，所述第1外部连接端子位于所述第1内引线的下侧，包含与所述第1内引线的下表面相对且平行的上表面，
各个所述第2引线包含：
第2内引线，其在与所述芯片焊盘相对的一侧包含第2顶端部；
第2弯曲部，其与所述第2内引线的第2顶端部连接；以及
第2外部连接端子，其经由所述第2弯曲部与所述第2内引线的所述第2顶端部连接，所述第2外部连接端子位于所述第2内引线的下侧，包含与所述第2内引线的下表面相对且平行的上表面，
在各个所述第1引线中，所述第1内引线、所述第1弯曲部以及所述第1外部连接端子形成为一体，
在各个所述第2引线中，所述第2内引线、所述第2弯曲部以及所述第2外部连接端子形成为一体。
6.根据权利要求1～5中的任一项所述的引线框架，其中，
所述芯片焊盘包含：
芯片焊盘部，其搭载有半导体元件；
第3弯曲部，其与所述芯片焊盘部的一个端部连接；以及
重叠部，其经由所述第3弯曲部与所述芯片焊盘部的一个端部连接，所述重叠部位于所述芯片焊盘部的下侧，包含与所述芯片焊盘部的下表面重叠的上表面。
7.一种半导体装置，具备：
权利要求1或2所述的引线框架；
半导体元件，其搭载于所述芯片焊盘上；
金属线，其将所述半导体元件和所述内引线电连接；以及
密封树脂，其将所述半导体元件和所述金属线密封，将所述内引线的所述顶端部的整个面包覆，
各个所述引线的弯曲部从所述密封树脂露出。
8.一种半导体装置，具备，
权利要求4所述的引线框架；
半导体元件，其搭载于所述芯片焊盘上；
金属线，其将所述半导体元件和所述内引线电连接；以及
密封树脂，其将所述半导体元件和所述金属线密封，将从所述外部连接端子露出的所述大宽度部的整个面包覆。
9.一种引线框架的制造方法，包括如下工序：
准备金属板；
对所述金属板进行冲压加工或者蚀刻加工而形成多个开口部，所述开口部划定芯片焊盘、支承所述芯片焊盘的框架部、多个内引线以及延伸部，所述多个内引线从所述框架部朝向所述芯片焊盘呈梳齿状延伸，所述延伸部从所述框架部向与所述内引线延伸的方向相反的方向延伸；以及
通过以所述延伸部的下表面与所述内引线的下表面重叠的方式将所述延伸部向下侧折弯，从而形成与所述内引线的下表面的一部分重叠的外部连接端子。
10.一种引线框架的制造方法，包括如下工序：
准备金属板；
对所述金属板进行冲压加工或者蚀刻加工而形成多个开口部，所述开口部划定芯片焊盘、设于所述芯片焊盘的周围的多个外部连接端子、以及延伸部，所述延伸部从所述外部连接端子的顶端朝向所述芯片焊盘延伸，所述延伸部形成为比所述外部连接端子大的宽度；以及
通过以所述延伸部的上表面与所述外部连接端子的上表面重叠的方式将所述延伸部向上侧折弯，从而形成与所述外部连接端子的上表面的一部分重叠的内引线。
CN201510395642.0A 2014-07-09 2015-07-07 引线框架、半导体装置以及引线框架的制造方法 Active CN105261605B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-141584 2014-07-09
JP2014141584A JP6357371B2 (ja) 2014-07-09 2014-07-09 リードフレーム、半導体装置及びリードフレームの製造方法

Publications (2)

Publication Number Publication Date
CN105261605A true CN105261605A (zh) 2016-01-20
CN105261605B CN105261605B (zh) 2019-08-02

Family

ID=55068140

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510395642.0A Active CN105261605B (zh) 2014-07-09 2015-07-07 引线框架、半导体装置以及引线框架的制造方法

Country Status (5)

Country Link
US (1) US9633933B2 (zh)
JP (1) JP6357371B2 (zh)
KR (1) KR102402841B1 (zh)
CN (1) CN105261605B (zh)
TW (1) TWI650840B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108281407A (zh) * 2017-01-05 2018-07-13 意法半导体公司 具有粘合剂溢流凹部的经修改的引线框架设计
CN111559045A (zh) * 2019-02-13 2020-08-21 精工爱普生株式会社 电子器件的制造方法
TWI756078B (zh) * 2016-03-08 2022-02-21 日商安靠科技日本公司 半導體封裝件及半導體封裝件之製造方法
CN114284226A (zh) * 2020-10-01 2022-04-05 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力变换装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6500822B2 (ja) * 2016-03-25 2019-04-17 トヨタ自動車株式会社 セレクタブルワンウェイクラッチ
JP6603169B2 (ja) * 2016-04-22 2019-11-06 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9892999B2 (en) * 2016-06-07 2018-02-13 Globalfoundries Inc. Producing wafer level packaging using leadframe strip and related device
JP7182374B2 (ja) * 2017-05-15 2022-12-02 新光電気工業株式会社 リードフレーム及びその製造方法
JP7338204B2 (ja) * 2019-04-01 2023-09-05 富士電機株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827611A (en) * 1988-03-28 1989-05-09 Control Data Corporation Compliant S-leads for chip carriers
US4996587A (en) * 1989-04-10 1991-02-26 International Business Machines Corporation Integrated semiconductor chip package
US6614100B1 (en) * 1996-06-24 2003-09-02 Infineon Technologies Ag Lead frame for the installation of an integrated circuit in an injection-molded package

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2568915B2 (ja) * 1989-07-19 1997-01-08 イビデン株式会社 Ｉｃカード
JPH05144992A (ja) * 1991-11-18 1993-06-11 Mitsubishi Electric Corp 半導体装置およびその製造方法ならびにその製造に使用されるリードフレームおよびその製造方法
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR980006174A (ko) * 1996-06-18 1998-03-30 문정환 버틈 리드 패키지
KR100214544B1 (ko) * 1996-12-28 1999-08-02 구본준 볼 그리드 어레이 반도체 패키지
US6329705B1 (en) * 1998-05-20 2001-12-11 Micron Technology, Inc. Leadframes including offsets extending from a major plane thereof, packaged semiconductor devices including same, and method of designing and fabricating such leadframes
KR100319616B1 (ko) * 1999-04-17 2002-01-05 김영환 리드프레임 및 이를 이용한 버텀리드 반도체패키지
JP4051531B2 (ja) * 1999-07-22 2008-02-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
KR100355749B1 (ko) * 1999-11-04 2002-10-19 앰코 테크놀로지 코리아 주식회사 리드 프레임의 구조와 그 제조방법 그리고 이 리드프레임을 적용한 반도체 패키지
US6320251B1 (en) * 2000-01-18 2001-11-20 Amkor Technology, Inc. Stackable package for an integrated circuit
TW473965B (en) * 2000-09-04 2002-01-21 Siliconware Precision Industries Co Ltd Thin type semiconductor device and the manufacturing method thereof
US7057273B2 (en) * 2001-05-15 2006-06-06 Gem Services, Inc. Surface mount package
JP3497847B2 (ja) * 2001-08-23 2004-02-16 沖電気工業株式会社 半導体装置およびその製造方法
JP2003309241A (ja) 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
JP2003309242A (ja) 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法
KR101166575B1 (ko) * 2002-09-17 2012-07-18 스태츠 칩팩, 엘티디. 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법
TWI228303B (en) * 2003-10-29 2005-02-21 Advanced Semiconductor Eng Semiconductor package, method for manufacturing the same and lead frame for use in the same
US7315077B2 (en) * 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US8395251B2 (en) * 2005-05-12 2013-03-12 Stats Chippac Ltd. Integrated circuit package to package stacking system
US7868471B2 (en) * 2007-09-13 2011-01-11 Stats Chippac Ltd. Integrated circuit package-in-package system with leads
JP6092645B2 (ja) * 2013-02-07 2017-03-08 エスアイアイ・セミコンダクタ株式会社 半導体装置
US9355945B1 (en) * 2015-09-02 2016-05-31 Freescale Semiconductor, Inc. Semiconductor device with heat-dissipating lead frame

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827611A (en) * 1988-03-28 1989-05-09 Control Data Corporation Compliant S-leads for chip carriers
US4996587A (en) * 1989-04-10 1991-02-26 International Business Machines Corporation Integrated semiconductor chip package
US6614100B1 (en) * 1996-06-24 2003-09-02 Infineon Technologies Ag Lead frame for the installation of an integrated circuit in an injection-molded package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI756078B (zh) * 2016-03-08 2022-02-21 日商安靠科技日本公司 半導體封裝件及半導體封裝件之製造方法
CN108281407A (zh) * 2017-01-05 2018-07-13 意法半导体公司 具有粘合剂溢流凹部的经修改的引线框架设计
CN111559045A (zh) * 2019-02-13 2020-08-21 精工爱普生株式会社 电子器件的制造方法
CN114284226A (zh) * 2020-10-01 2022-04-05 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力变换装置

Also Published As

Publication number Publication date
TW201603221A (zh) 2016-01-16
JP6357371B2 (ja) 2018-07-11
US9633933B2 (en) 2017-04-25
KR102402841B1 (ko) 2022-05-27
JP2016018931A (ja) 2016-02-01
KR20160006608A (ko) 2016-01-19
US20160013120A1 (en) 2016-01-14
CN105261605B (zh) 2019-08-02
TWI650840B (zh) 2019-02-11

Similar Documents

Publication Publication Date Title
CN105261605A (zh) 引线框架、半导体装置以及引线框架的制造方法
US6710430B2 (en) Resin-encapsulated semiconductor device and method for manufacturing the same
US9293396B2 (en) Method for manufacturing semiconductor device, and semiconductor device
US6674154B2 (en) Lead frame with multiple rows of external terminals
US7635910B2 (en) Semiconductor package and method
US7808084B1 (en) Semiconductor package with half-etched locking features
US9779966B2 (en) Lead frame and semiconductor device
US8184453B1 (en) Increased capacity semiconductor package
US7972906B2 (en) Semiconductor die package including exposed connections
CN110289248B (zh) 通过3d堆叠解决方案的qfn上的smd集成
JP2005057067A (ja) 半導体装置およびその製造方法
KR102330402B1 (ko) 반도체 장치 및 그 제조 방법
US20230068748A1 (en) Leaded semiconductor device package
US20040262752A1 (en) Semiconductor device
CN111312681A (zh) 具有在镀覆导电层上的半导体裸片的半导体封装件
CN109087903B (zh) 电子装置、用于电子装置的引线框架以及制造电子装置和引线框架的方法
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
US20150294929A1 (en) Semiconductor die package and method of assembling same
US6921967B2 (en) Reinforced die pad support structure
CN104882386B (zh) 半导体器件格栅阵列封装
US20110062569A1 (en) Semiconductor device package with down-set leads
JP2017183417A (ja) 半導体装置
JP2528192B2 (ja) 半導体装置
US20240339382A1 (en) Molded package with an interchangeable leadframe
JP2522557B2 (ja) 樹脂封止型半導体素子用リ―ドのフォ―ミング方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant