JP2002026168A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2002026168A JP2002026168A JP2000203057A JP2000203057A JP2002026168A JP 2002026168 A JP2002026168 A JP 2002026168A JP 2000203057 A JP2000203057 A JP 2000203057A JP 2000203057 A JP2000203057 A JP 2000203057A JP 2002026168 A JP2002026168 A JP 2002026168A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- lead
- semiconductor device
- exposed
- sealing body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000011347 resin Substances 0.000 claims abstract description 89
- 229920005989 resin Polymers 0.000 claims abstract description 89
- 238000007789 sealing Methods 0.000 claims abstract description 68
- 238000000465 moulding Methods 0.000 claims abstract description 14
- 238000005520 cutting process Methods 0.000 claims description 20
- 239000000725 suspension Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000000463 material Substances 0.000 abstract description 33
- 238000007747 plating Methods 0.000 description 19
- 229910000679 solder Inorganic materials 0.000 description 13
- 238000005452 bending Methods 0.000 description 6
- 238000003475 lamination Methods 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 230000005684 electric field Effects 0.000 description 5
- 238000010030 laminating Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 101000631695 Homo sapiens Succinate dehydrogenase assembly factor 3, mitochondrial Proteins 0.000 description 1
- 229910020816 Sn Pb Inorganic materials 0.000 description 1
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910020922 Sn-Pb Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- 229910008783 Sn—Pb Inorganic materials 0.000 description 1
- 102100028996 Succinate dehydrogenase assembly factor 3, mitochondrial Human genes 0.000 description 1
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 1
- QKAJPFXKNNXMIZ-UHFFFAOYSA-N [Bi].[Ag].[Sn] Chemical compound [Bi].[Ag].[Sn] QKAJPFXKNNXMIZ-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical compound [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
辺に微小な欠けやクラックが発生しない、アウタリード
が樹脂封止体の底面で露出する半導体装置を提供するこ
と。 【解決手段】リードフレームにあらかじめプッシュバッ
ク材をリード間に存在させておき、モールド後プッシュ
バック材を突き落とすことにより、樹脂封止体底面で露
出するアウタリード間に封止樹脂が充填されない半導体
装置を得る。
Description
技術、特に、片面モールドの半導体装置及びその製造方
法に関する。
の小型化、軽量化が急速に進んできている。採用される
小型パッケージの実装形態をCSP(チップサイズパッ
ケージ又はチップスケールパッケージ)と一般に称して
おり、外部端子がパッケージ面に格子状に配列されるエ
リアアレイ型及び外部端子がパッケージ面の周辺部に配
列されるペリフェラル型に現在のところ大別されてい
る。エリアアレイ型には、FBGAとLBGA等があり、ペリフ
ェラル型には、SON(Small Out line Nonleaded packag
e)とQFN(Quad Flat Non-leaded package)等がある。ペ
リフェラル型のCSPとして代表的なパッケージ形態で
あるQFNは、例えば、特開平10―189830号公報
に記載されているような外形のものである。通常のQFP
(Quad Flat Package)との違いは、パッケージを小型
化・薄型化するために片面モールド技術を用い、実装面
積を小さくするために外部端子であるアウタリードがパ
ッケージの外部にほとんど突出しない構造をしており、
また、実装基板とのコンタクトをとるため、アウタリー
ドがパッケージの底面において露出する構造をしている
ことが掲げられる。
は、次のような問題点がある。
は樹脂封止体から露出する面を含むリードの部分)間に
充填されたレジン(封止樹脂)はアウタリードと共に切
断されるため、特にアウタリード先端付近の切断された
レジンの周辺に微小な欠けやクラックが発生する。特に
上記欠けは樹脂封止体の周辺に付着し振動等によって落
下する可能性があり、特に、実装時にフットプリント上
への落下すると実装不良の原因となる。また、外観上も
問題が生ずる。
れるため、封止前にアウタリードの部分にメッキがされ
ていたとしても、アウタリードの側面はアウタリード間
の封止樹脂に埋まっておりメッキ面がほとんど露出しな
い。したがって、アウタリード側面のメッキはリードの
濡れ性の向上に寄与せず、結果、実装時のコンタクト性
の向上に寄与しない。
の封止樹脂も切断しているので、封止前にアウタリード
の部分にメッキがされていたとしても、アウタリード先
端は切断面になるためメッキが存在しない。したがっ
て、切断面はリードの濡れ性は向上せず、実装時のコン
タクト性の向上に寄与しない。
なものの目的は、問題点(1)(2)を解決できる半導
体装置及びその製造方法を提供することにある。また、
他の代表的な発明の目的は、問題点(1)(2)に加え
て(3)をも解決できる半導体装置及びその製造方法を
更に提供することにある。
新規な特徴等については本明細書の記述並びに図面等か
ら明らかになるであろう。
明のうち代表的なものの概要を説明すれば次の通りであ
る。
の面及び該複数のリードの先端面が露出する4つの側面
を備える樹脂封止体を具備する半導体装置であって、該
リードが該第1の面と該第2の面との間において該第2
の面より該樹脂封止体の外へ突出し、該樹脂封止体の該
第1の面で露出し、該リードの上記突出部分の側面は露
出していることを特徴とする半導体装置である。
面との間において第2の面より該樹脂封止体の外へ突出
することで、リード切断時に少なくとも一辺に並ぶリー
ドをまとめて押さえることができるので、容易に一度で
切断することができる。
出するため、従来のQFP等のリードが樹脂封止体から
突出し、リード曲げが必要な形状の半導体装置に比べ
て、同等の実装コンタクト性を得ることが可能な実装時
の占有面積が格段に小さくなるので、実装密度の向上に
寄与する。
ているので、リード先端付近の切断されたレジンの周辺
に微小な欠けやクラックが発生するおそれはない。ま
た、リード側面にレジンがないので、リードと、実装基
板側のリードとコンタクトをとる端子との間のハンダと
のコンタクトが十分にとれ、また、その検査を外観から
することが容易であり、リードにメッキが施されていれ
ば、メッキ面が露出することになるので、リードの濡れ
性が向上し、実装時のコンタクト性が向上する。
の代表的なものの概要を説明すれば次の通りである。す
なわち、複数のリード、第1の面、第2の面及び該複数
のリードの先端面が露出する4つの側面を備える樹脂封
止体を具備する半導体装置であって、該リードが該第1
の面と該第2の面との間において該第2の面より該樹脂
封止体の外へ突出し、該突出部分の先端面には金属層が
付着され、該樹脂封止体の該第1の面で露出し、該リー
ドの上記突出部分の側面は露出していることを特徴とす
る半導体装置である。
て第2の面より該樹脂封止体の外へ突出すること、リー
ドが樹脂封止体の第1の面で露出すること、リードの突
出部分の側面が露出していることについては上述の通り
であるが、さらに、突出部分の先端面には金属層が付着
されている。通常、本半導体装置を製造する際には、リ
ードフレームにメッキ等の金属層の付着を施した後に、
リードを切断するため、突出部分の先端面は金属層が残
ることはない。しかし、本発明においてはリードの先端
面に金属層が付着されるようにリードフレームの段階
(リード切断の前)で、リード先端面が露出するように
予め穴をあけておく。そうすることによって、特に、リ
ード間にレジンが埋まっている従来技術では実現不可能
だったリード先端面に金属層を付着させることができ
る。これにより、切断面も実装コンタクトに寄与するこ
ととなり、リードの濡れ性が向上し、実装時のコンタク
ト性が向上する。
を用いて詳細に説明する。尚、実施の形態を説明するた
めの全図において同一機能を有するものは同一の符号を
付し、その繰り返しの説明は省略する。
ードフレームは全面Pd(パラジウム)メッキされたもの
であり、従来のQFNと比較すると、底面で露出するリ
ードとリードの間が樹脂で埋まっていない半導体装置で
ある。本実施例では外形が3mm角で16ピンの小型パ
ッケージを例に掲げている。本実施例の半導体装置は、
樹脂封止体1の底面で露出しているリードの寸法よりも
大きい基板側の電極に接続されることで実装構造体を形
成する。以下、本実施例の半導体装置につき説明する。
記載されている。樹脂封止体1の外形は3mm角であ
り、樹脂封止体1の側面からはリード2はその外形より
約0.1mm突出している。したがって、樹脂封止体1
にリード2を加えた半導体装置の外形は約3.2mmで
ある。リード2のリードピッチは0.5mmである。リ
ード2と同様に樹脂封止体1の面取りをした部分から吊
りリード3が突出している。面取り部分の寸法及び吊り
リードの突出部分の寸法はピン数等に依存する。また、
本実施例の半導体装置では吊りリード3の数は2本であ
る。これは4方向からタブを吊る通常のQFP等で用い
るタブのサイズ、チップサイズに比べて、本実施例にお
いては、パッケージサイズが小さいことに伴ってチップ
サイズも小さく、また、タブサイズも小さいため、相対
的に吊りリードの厚さが厚く、吊りリードの幅が広い。
そのため、2方向から吊ることでも十分な強度を確保で
きるからである。また、吊りリードの数を少なくするこ
とで、リード2のスペースを広くとることができる。
図3には本実施例の半導体装置の側面図が記載されてい
る。リード2はパッケージ底面5に露出しており、ま
た、リード間ポケット6でその側面も露出している。し
たがって、リード間ポケット6はリード2の側面、樹脂
封止体のリード間露出面7、及び樹脂封止体のプッシュ
バック材先端接触面8とで構成される。具体的な寸法
は、リード間ポケット6の幅はリードピッチ0.5mm
の約半分である0.26mmであり、深さはリード厚さ
とほぼ同じ0.20mmである。また、リード間ポケッ
ト6の長さ(突出したリード部分を含めない、樹脂封止
体1の外形線から樹脂封止体の内側に向かっての長さ)
は0.125mmである。なお、リード2と吊りリード
3との間にもポケットが存在し、一辺の最外にあるリー
ドと他の辺の最外にあるリードとの間にもポケットが存
在するが、基本的には吊りリード3が吊りリードとして
の機能を果たす範囲の寸法であればよいため、ポケット
の寸法については省略する。吊りリード3自体の寸法は
幅が0.18mmであり、樹脂封止体内に封止されてい
る部分の幅0.20mmよりも狭くなっている。これ
は、タブ上げの際の曲げ応力の吸収を考慮したものであ
る。また、露出部分の長さはリード2の露出部分の長さ
約0.20mmとほぼ同じ長さである。
が記載されている。タブは0.115mmの高さでタブ
上げされている。これはタブの下に樹脂が充填されるこ
とでタブも含めた半導体チップを完全に樹脂封止するた
めである。このタブ上げ高さの最低限は0.10mmで
ある。この高さ以下になるとタブ下の樹脂が剥がれてし
まうおそれがあるからである。また、本実施例において
は、半導体チップで発生する熱についてはあまり問題に
ならないため行っていないが、放熱の必要がある場合に
は、タブ11を完全に樹脂封止するのではなく、逆にタ
ブ裏面を樹脂封止体外に露出させる形状にしてもよい。
タブを露出させることによって、特に実装基板とのコン
タクトを取れば、基板への放熱性がより向上する。半導
体チップ9の大きさは本実施例の半導体装置においては
1.1mm角である。リード2はタブ上げに併せて曲げ
られており、曲げに用いられているリード2の長さは
0.15mmである。本実施例ではタブが半導体チップ
よりも大きい場合について記載したが、これに限られる
ものではなく、タブの大きさが半導体チップよりも小さ
い、若しくはタブの大きさが吊りリードの幅まで狭くな
ったクロスタブを含む、所謂小タブ構造でもよい。
図が記載されている。この図により、リード2及びリー
ド間ポケット6の形状、樹脂封止体のリード間露出面7
及び樹脂封止体のプッシュバック材先端接触面8の位置
が明らかとなる。
ムのうち、パッケージ一つ分のリードフレームパターン
が記載されている。リードフレーム13の厚さは0.2
0mm、タブ11の大きさは最大辺の長さは1.4〜
1.5mmであり、吊りリードのタブ上げ用の曲げ部分
の長さは約0.15mmとなっている。タブ上げ高さは
上述の通りである。リードフレームはリード2とリード
2との間、リード2と吊りリード3との間にはプッシュ
バック材12がある(図6の斜線部分)。プッシュバッ
ク材12はリード2、吊りリード3及びタブ11以外は
リード露出部線の付近まで存在し、その先のタブ11ま
での間には存在しないようにあらかじめ打ち抜き又はエ
ッチング等でリードフレーム13において形成される。
またプッシュバック材12とリード2とは切り込みが入
れられて櫛刃形状になっており、片持ちばりのようにリ
ードフレーム13の側で接続されている。本実施例の半
導体装置の製造方法では、リードフレームを全面Pd(パ
ラジウム)メッキを施し、タブ上げ並びにリード上げを
行った後、ダイボンディングでタブ11にダイボンディ
ング材を用いて半導体チップ9を接続し、ワイヤボンデ
ィングで半導体チップ9とリード2とをワイヤ10によ
って電気的に接続する。本実施例においてはワイヤ10
は金線ワイヤを用いている。その後、片面ラミネートモ
ールドを行う。
が記載されている。同図中では上述の片面ラミネートモ
ールド前までの工程はすべて組立工程と称している。通
常のQFP等の半導体装置においては片面ラミネートモ
ールド工程、ラミネートテープ剥離工程がそもそもな
く、他にQFN等の片面ラミネートモールド工程を有す
る半導体装置の製造においても、プッシュバック材突き
落とし工程はあり得ないため、この工程の存在が本実施
例の半導体装置の製造方法の要諦である。ゲート切断工
程では、ゲートとキャビティを接続する樹脂を切断除去
し、ウォータージェット工程では、樹脂封止体に付着し
た不要なバリ及び欠けレジン等を洗浄により除去する。
なお、本実施例では片面ラミネートモールド法を用いた
が、この方法に限らず、片面をモールドできる工程であ
れば片面ラミネートモールド法に限られないことは言う
までもない。
での半導体装置の断面図が記載されている。片面ラミネ
ートモールド工程で櫛刃形状のリードフレーム13に樹
脂封止を行う。この工程において、通常の片面ラミネー
トモールドではリード2間にプッシュバック材12がな
いため、リード2間には樹脂で埋まることになる。しか
し、本実施例においてはプッシュバック材12がリード
2間にあるため、樹脂で埋まることはない。続いて、ラ
ミネートテープ剥離工程で、ラミネートテープを剥離す
る。その後、プッシュバック材突き落とし工程で、プッ
シュバック材12を突き落とす(図9参照)。プッシュ
バック材12はリードフレーム13で櫛刃形状になって
おり、櫛刃の反対側はリードフレームに固定されてお
り、片持ち梁になっているため、突き落とすとは言って
も、リード2とプッシュバック材12が離れれば十分
(本実施例ではリードフレーム13の厚さ0.2mm程
度)であり、更に言えば、その後のリード切断工程でプ
ッシュバック材12が完全にリード2間から離れるので
あれば、リード2とプッシュバック材12が多少の接触
を持っても、すなわち完全に離れなくともよい。リード
先端のカット位置は図6のリード切断線14であり、図
8では図示の位置であり、樹脂封止体1の外形から0.
1mmリード2が突出する位置である。したがって、突
き落とし工程でリードフレーム13が歪む等の不具合が
発生しないと考えた場合には、リード切断線14の位置
は、プッシュバック材12がリードフレーム13と接続
されている位置と樹脂封止体1との間にあればよい。
ッシュバック材12とを一度に切断する場合を記載した
が、プッシュバック材突き落とし工程であるから、リー
ド切断工程ではプッシュバック材12を切断することを
要しないために、樹脂封止体1と反対側の方向にリード
切断線14よりも外に出るようにプッシュバック材12
を折り曲げるように突き落としてもよい。リード切断工
程で用いる刃の長寿命化をはかることができる。
場合について述べたが、あらかじめ有効リード先端形成
している場合には存在しない工程である。その場合に
は、上記リード切断線14に相当するリード先端線があ
ることになるので、プッシュバック材12を切断するた
めに前記リード切断線よりも、若干、樹脂封止体1とは
反対側でプッシュバック材切断を行うことになる。
例1との主な違いはリード2の側面に半田メッキがなさ
れているところである。図10には実施例2の半導体装
置の製造フローのうち組立工程以後、ゲート切断工程前
の主な工程が記載されている。図7との違いは、ラミネ
ートテープ剥離工程の後、プッシュバック材突き落とし
工程の間に、プッシュバック材折り曲げ工程及び半田電
界メッキ工程がある点である。
電界メッキ工程でリード2の側面をメッキ液に露出させ
る必要があるためプッシュバック材12を折り曲げる。
折り曲げる量はリード2の側面が露出するのに十分な量
である。すなわち本実施例においては、リード厚さ0.
2mm以上である。尚、半田電界メッキ工程では、その
目的がリード2の側面に半田メッキすることであるか
ら、電界メッキでなくとも良いことはいうまでもない。
さらに言えば、リード2に金属層を付着させることが目
的であるから、半田メッキ工程でなくともよい。尚、半
田メッキに用いる半田はSn-Pb(錫-鉛)系の半田でもよ
いし、Sn-Ag(錫-銀)系、Sn-Ag-Bi(錫-銀-ビスマス)
等の鉛フリー半田でもよいことは言うまでもない。
例1との主な違いはリード2の先端にはんだメッキがな
されるところである。図11には実施例3の半導体装置
の製造フローが記載されている。図7との違いは、ラミ
ネートテープ剥離工程の後、プッシュバック材突き落と
し工程の間に、半田電界メッキ工程がある点である。実
施例3に用いるリードフレームは実施例1及び実施例2
とは異なるリードフレームであり、図12に記載されて
いる。図6との主な違いは、リード2の先端にメッキ用
穴17が存在する点である。メッキ用穴17の位置は樹
脂封止体外形線15の0.1mm外側である。したがっ
て、本実施例においてはリード先端切断工程は存在しな
い。このように本来、リード切断された後に露出する面
であるため、メッキすることが不可能なリードの先端面
をメッキ用穴17をあらかじめ設けることにより、樹脂
封止後にリード先端が露出するため、メッキを行うこと
が可能になる。それと同時にリード先端切断工程を省略
することが可能になるため、コストの削減にも寄与する
ことになる。
2及び実施例3を組み合わせることにより、リード2の
側面及び先端にメッキが施された半導体装置を得ること
ができる。リード2の側面及び先端にメッキが施された
半導体装置はメッキがないものに比べて実装のコンタク
ト性が飛躍的に向上することはいうまでもない。
なされた発明をその背景となったQFN及びその製造技術
に適用した場合について説明したが、それに限定される
ものではなく、SON等の片面モールド等によってリード
が露出する形状に樹脂封止する半導体装置一般に適用す
ることができる。
リード先端付近の切断されたレジンの周辺に微小な欠け
やクラックが発生せず、アウタリード間に封止樹脂が充
填されないため、外観から正常に実装基板とコンタクト
が保たれているか検査することが容易でありかつ、実装
時のコンタクト性が格段に向上する半導体装置を得るこ
とができる。また、更に、アウターリード先端にメッキ
を施すことが可能となるため、実装時のコンタクト性が
さらに格段に向上する半導体装置を得ることができる。
ードフレームの図。
置の断面図。
ムの図。
Claims (11)
- 【請求項1】複数のリード、第1の面、第2の面及び該
複数のリードの先端面が露出する4つの側面を備える樹
脂封止体を具備する半導体装置であって、該リードが該
第1の面と該第2の面との間において該第2の面より該
樹脂封止体の外へ突出し、該樹脂封止体の該第1の面で
露出し、該リードの上記突出部分の側面は露出している
ことを特徴とする半導体装置。 - 【請求項2】複数のリード、第1の面、該第1の面より
面積が小さい第2の面及び該複数のリードの先端面が露
出する4つの側面を備える樹脂封止体を具備する半導体
装置において、該リードが該第1の面と該第2の面との
間において該第2の面より樹脂封止体の外へ突出し、該
樹脂封止体の該第1の面で露出し、該リードの側面の一
部は露出していることを特徴とする半導体装置。 - 【請求項3】複数のリード、複数の吊りリード、第1の
面、第2の面及び該複数のリードの先端面が露出する4
つの側面を備える樹脂封止体を具備する半導体装置であ
って、該吊りリードが該樹脂封止体の該第1の面で露出
し、該リードが該第1の面と該第2の面との間において
該第2の面より該樹脂封止体の外へ突出し、該樹脂封止
体の該第1の面で露出し、該リードの上記突出部分の側
面は露出していることを特徴とする半導体装置。 - 【請求項4】複数のリード、複数の吊りリード、第1の
面、該第1の面より面積が小さい第2の面及び該複数の
リードの先端面が露出する4つの側面を備える樹脂封止
体を具備する半導体装置において、該吊りリードが該樹
脂封止体の該第1の面で露出し、該リードが該第1の面
と該第2の面との間において該第2の面より樹脂封止体
の外へ突出し、該樹脂封止体の該第1の面で露出し、該
リードの側面の一部は露出していることを特徴とする半
導体装置。 - 【請求項5】複数のリード、第1の面、第2の面及び該
複数のリードの先端面が露出する4つの側面を備える樹
脂封止体を具備する半導体装置であって、該リードが該
第1の面と該第2の面との間において該第2の面より該
樹脂封止体の外へ突出し、該突出部分の先端面には金属
層が付着され、該樹脂封止体の該第1の面で露出し、該
リードの上記突出部分の側面は露出していることを特徴
とする半導体装置。 - 【請求項6】複数のリード、第1の面、該第1の面より
面積が小さい第2の面及び該複数のリードの先端面が露
出する4つの側面を備える樹脂封止体を具備する半導体
装置において、該リードが該第1の面と該第2の面との
間において該第2の面より該樹脂封止体の外へ突出し、
該突出部分の先端面には金属層が付着され、該樹脂封止
体の該第1の面で露出し、該リードの側面の一部は露出
していることを特徴とする半導体装置。 - 【請求項7】吊りリードは2本であることを特徴とする
請求項3又は請求項4に記載の半導体装置。 - 【請求項8】タブは上記樹脂封止体内に封止されている
ことを特徴とする請求項1乃至請求項7のいずれに記載
の半導体装置。 - 【請求項9】樹脂封止体と、該樹脂封止体の一つの面で
一部が露出する複数のリードとを具備する半導体装置の
製造方法であって、樹脂流入を抑制する部材を該複数の
リード間に挟んだ状態で樹脂封止するモールド工程と、
前記モールド工程後、該部材をリード間から離す工程と
を有する半導体装置の製造方法。 - 【請求項10】樹脂封止体と、該樹脂封止体の一つの面
で一部が露出する複数のリードとを具備する半導体装置
の製造方法であって、樹脂流入を抑制する部材を該複数
のリード間に挟んだ状態で樹脂封止するモールド工程
と、前記モールド工程後、該部材をリード間から離す工
程と、該リードの先端を切断する工程とを有する半導体
装置の製造方法。 - 【請求項11】樹脂封止体と、該樹脂封止体の一つの面
で一部が露出する複数のリードとを具備する半導体装置
の製造方法であって、樹脂流入を抑制する部材を該複数
のリード間に挟んだ状態で樹脂封止するモールド工程
と、前記モールド工程後、該部材をリード間から離す工
程と、該リードに金属層を付着させる工程とを有する半
導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000203057A JP2002026168A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置およびその製造方法 |
TW090111982A TWI249834B (en) | 2000-06-30 | 2001-05-18 | Semiconductor device and its manufacturing method |
KR1020010028965A KR100778174B1 (ko) | 2000-06-30 | 2001-05-25 | 반도체장치 및 그 제조방법 |
US09/881,716 US6710429B2 (en) | 2000-06-30 | 2001-06-18 | Semiconductor device and process for production thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000203057A JP2002026168A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002026168A true JP2002026168A (ja) | 2002-01-25 |
JP2002026168A5 JP2002026168A5 (ja) | 2005-06-30 |
Family
ID=18700505
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000203057A Pending JP2002026168A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6710429B2 (ja) |
JP (1) | JP2002026168A (ja) |
KR (1) | KR100778174B1 (ja) |
TW (1) | TWI249834B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006073600A (ja) * | 2004-08-31 | 2006-03-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
DE102005038443A1 (de) * | 2005-08-16 | 2007-02-22 | Robert Bosch Gmbh | Sensoranordnung mit einem Substrat und mit einem Gehäuse und Verfahren zur Herstellung einer Sensoranordnung |
TWI405313B (zh) * | 2010-03-31 | 2013-08-11 | Quanta Comp Inc | 具側邊接腳之積體電路封裝元件 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0689241A2 (en) * | 1991-10-17 | 1995-12-27 | Fujitsu Limited | Carrier for carrying semiconductor device |
JP3012816B2 (ja) | 1996-10-22 | 2000-02-28 | 松下電子工業株式会社 | 樹脂封止型半導体装置およびその製造方法 |
JP3027954B2 (ja) * | 1997-04-17 | 2000-04-04 | 日本電気株式会社 | 集積回路装置、その製造方法 |
US5986209A (en) * | 1997-07-09 | 1999-11-16 | Micron Technology, Inc. | Package stack via bottom leaded plastic (BLP) packaging |
-
2000
- 2000-06-30 JP JP2000203057A patent/JP2002026168A/ja active Pending
-
2001
- 2001-05-18 TW TW090111982A patent/TWI249834B/zh not_active IP Right Cessation
- 2001-05-25 KR KR1020010028965A patent/KR100778174B1/ko not_active IP Right Cessation
- 2001-06-18 US US09/881,716 patent/US6710429B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TWI249834B (en) | 2006-02-21 |
US20020000674A1 (en) | 2002-01-03 |
US6710429B2 (en) | 2004-03-23 |
KR100778174B1 (ko) | 2007-11-22 |
KR20020003082A (ko) | 2002-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7439097B2 (en) | Taped lead frames and methods of making and using the same in semiconductor packaging | |
KR100369393B1 (ko) | 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법 | |
US8102035B2 (en) | Method of manufacturing a semiconductor device | |
JP5959386B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
US6525406B1 (en) | Semiconductor device having increased moisture path and increased solder joint strength | |
JP4860939B2 (ja) | 半導体装置 | |
JP2014007363A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2005057067A (ja) | 半導体装置およびその製造方法 | |
JPH11340409A (ja) | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 | |
JP3436159B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP2002076228A (ja) | 樹脂封止型半導体装置 | |
JP2000058711A (ja) | Cspのbga構造を備えた半導体パッケージ | |
JP2003174131A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP2004247613A (ja) | 半導体装置およびその製造方法 | |
JP4418764B2 (ja) | 樹脂封止型半導体パッケージの製造方法 | |
JP2002026168A (ja) | 半導体装置およびその製造方法 | |
JP2002033345A (ja) | 樹脂封止型半導体装置の製造方法 | |
JP2017108191A (ja) | 半導体装置 | |
JP3503502B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
JP2002026192A (ja) | リードフレーム | |
EP3840039B1 (en) | A semiconductor device and corresponding method | |
JP4569048B2 (ja) | 面実装型半導体パッケージおよびその製造方法 | |
KR200159861Y1 (ko) | 반도체 패키지 | |
JP4311294B2 (ja) | 電子装置およびその製造方法 | |
KR100290783B1 (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041012 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041012 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20041012 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060609 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061017 |