JP4569048B2 - 面実装型半導体パッケージおよびその製造方法 - Google Patents
面実装型半導体パッケージおよびその製造方法 Download PDFInfo
- Publication number
- JP4569048B2 JP4569048B2 JP2001168698A JP2001168698A JP4569048B2 JP 4569048 B2 JP4569048 B2 JP 4569048B2 JP 2001168698 A JP2001168698 A JP 2001168698A JP 2001168698 A JP2001168698 A JP 2001168698A JP 4569048 B2 JP4569048 B2 JP 4569048B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- sealing
- lead frame
- lead terminal
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の属する技術分野】
この発明は、面実装半導体パッケージおよびその製造方法に関する。詳しくは、リード端子の端部に対応した切断部の下面にスリット部を形成することによって、半導体素子を封止体(封止樹脂)によって封止した後にリードフレームの切断部を上面側から切断してリード端子を形成する際に、加工負荷を軽減すると共にリード端子の先端に切断バリが発生することを抑制し、またリード端子の剥離や封止体の欠け等を抑制するようにした面実装半導体パッケージおよびその製造方法に係るものである。
【0002】
【従来の技術】
現代電子機器の小型化に伴い、半導体産業において半導体装置の小型化、薄型化、高密度化が進みつつある。QFP(Quad Flat Package)タイプの半導体パッケージの代わりに、面実装型導体パッケージ、例えば、VQFN(Very Thin Quad Flat Non Leaded)、VSON(Very Thin Small Outline Non Leaded)タイプ等の半導体パッケージが大量に利用されている。
上記面実装型半導体パッケージについて、ここでは、VQFNタイプの半導体パッケージを例として説明する。
【0003】
図7はVQFNタイプの半導体パッケージ1の構成を示している。
図7(a)は、VQFNタイプ半導体パッケージ1の断面構造図である。この半導体パッケージ1においては、半導体素子6が導電性接着剤等によりダイパッド2の上に接合されており、また、半導体素子6上の接続電極がボンデイングワイヤ3でリード端子4に接続されており、更に半導体素子6は封止体としての封止樹脂(例えばエポキシ樹脂)5で封止されている。
図7(b)は、そのVQFNタイプ半導体パッケージの底面図である。リード端子4はパッケージの下面より、辺縁まで露出しており、また、この例では下面中央部にダイパッド2も露出している。
【0004】
次に、VQFNタイプ半導体パッケージの製造工程を説明する。図8は、VQFNタイプ半導体パッケージの製造工程を示す図である。
図8(a)は、封止前の状態を示している。この状態では、リードフレーム14のダイパッド2の上に半導体素子6が導電性接着剤等を用いて接合されており、ボンディングワイヤ3で半導体素子6上の接続電極がリードフレーム14のリード端子4に接続されている。また、半導体素子6、ボンディングワイヤ3等が封止金型11で覆われている。この図8(a)の状態で封止金型11内に樹脂を流入して封止をする。
図8(b)は、封止後の状態を示している。半導体素子6およびボンディングワイヤ3は封止樹脂5によって封止され、外部環境から保護される。このように封止された後に、リードフレーム14から単体パッケージへ分離するために、ダイヤモンド粒子を貼り付けた切断ブレード10、或いは図に示しない切断成形金型等で切断加工が行われて、図7に示すような半導体パッケージ1が得られる。
【0005】
【発明が解決しようとする課題】
しかしながら、上述したように、リードフレームから単体パッケージを切り離すための切断工程で(図8(b)参照)、例えば切断ブレード10を用いて切断する際に、図9に示すように、半導体パッケージ1のリード端子4の切断面に切断バリ13が発生する。このように切断バリ13が発生すると、半導体パッケージ1を実装基板に実装する際に、切断バリ13の部分だけ浮き、実装不良となる。
また、上記のようにパッケージをリードフレームから切り離す際に、リード端子4と封止樹脂5との接合部分に大きな負荷がかかることから、リード端子4の剥離を発生することもある。
【0006】
そこで、この発明は、半導体パッケージ製造過程中、半導体素子を封止体によって封止した後にリードフレームの上面側から切断してリード端子を形成する際に、加工負荷を軽減すると共にリード端子の先端に切断バリが発生することを防止し、またリード端子の剥離等を防止し得るようにした面実装半導体パッケージおよびその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
この発明に使用するリードフレームは、リード端子の端部に対応した切断部の下面側にスリット部を有し、隣接する半導体パッケージを連結することができ、該隣接する半導体パッケージの両方の下面端部、および該隣接する半導体パッケージの間に前記スリット部を配置できるように、前記スリット部が形成され、前記リード端子が、前記半導体パッケージの下面と同じ面内に位置し、封止体から露出してパッケージ化できるように配置された、面実装型半導体パッケージ用のリードフレームである。
【0008】
また、この発明に係る半導体パッケージは、リード端子の端部に対応した切断部の下面側に、半導体パッケージの内部を封止する封止樹脂が充填されたスリット部を有するリードフレームを備え、該スリット部が、隣接する前記半導体パッケージの両方の下面端部、および該隣接する前記半導体パッケージの間に存在するように配置され、前記リード端子が、前記半導体パッケージの下面と同じ面内に位置し、前記半導体パッケージの内部を封止する前記封止樹脂から露出してパッケージ化されている、前記リードフレームで連結された複数の面実装型半導体パッケージである。
【0009】
また、この発明に係る半導体パッケージの製造方法は、リード端子の端部に対応した切断部の下面側にスリット部を有するリードフレームを使用し、隣接して形成される半導体パッケージが連結されるように前記リードフレームを配置する工程と、半導体素子を形成する工程と、該半導体素子を封止樹脂によって封止すると共に、前記スリット部の中に前記封止樹脂を充填する工程と、前記封止樹脂による封止後に、前記切断部を上面側から切断して単体の前記半導体パッケージに分離する工程とを有し、前記スリット部が、隣接する前記半導体パッケージの両方の下面端部、および該隣接する前記半導体パッケージの間に存在するように配置され、前記リード端子が、前記半導体パッケージの下面と同じ面内に位置し、前記封止樹脂から露出して形成される、面実装型半導体パッケージの製造方法である。
【0010】
この発明においては、パッケージ下面と同じ面内に有するようにリード端子を封止体から露出させてパッケージ化する面実装型半導体パッケージ用のリードフレームには、リード端子の端部に対応した切断部の下面側にスリット部が形成されている。
半導体素子を封止体によって封止した後に、リードフレームから各半導体パッケージの切り離しが行われる。この場合、リードフレームの切断部が上面側から切断されてリード端子が形成される。
【0011】
上述したようにリード端子の端部に対応した切断部の下面側にスリット部が形成されているリードフレームが使用される場合、この切断部の厚さが薄くなっているため、切断時の加工負荷が軽減されると共にリード端子の先端に切断バリが発生することが抑制され、また切断時にリード端子と封止体との接合部分にかかる負荷が軽減されてリード端子の剥離や封止体の欠け等が抑制される。
【0012】
また、リード端子の端部に対応した切断部の下面側にスリット部が形成されているリードフレームが使用される場合、半導体素子を封止体によって封止する際にスリット部内が封止体で満たされる。これにより、リード端子はスリット部内の封止体によっても固定された状態となり、リード端子と封止体との接合部分はより強固となり、切断時におけるリード端子の剥離や封止体の欠け等がより一層抑制される。
【0013】
【発明の実施の形態】
以下、図面を参照しながら、この発明の第1の実施の形態について説明する。
図1は、第1の実施の形態としての半導体パッケージ8の構成を示している。
この半導体パッケージ8はVQFNタイプの半導体パッケージである。
図1に示す半導体パッケージ8において、図1(a)は、半導体パッケージ8の断面構造を示している。この半導体パッケージ8においては、半導体素子6が導電性接着剤等によりダイパッド2の上に接合されており、また、半導体素子6上の接続電極がボンディングワイヤ3でリード端子4に接続されている。更に、半導体素子6は、封止体としての封止樹脂(例えばエポキシ樹脂)5で封止されている。リード端子4の端部の下面側にスリット部7が設けられており、このスリット部7内にも封止樹脂5が充填されている。
【0014】
図1(b)は、その半導体パッケージ8の底面図である。リード端子4の端部の下面側にあるスリット部7に封止樹脂5が充填されているため、リード端子4はパッケージの下面辺縁部分では露出されていない。また、この半導体パッケージ8はダイパッド露出タイプで、下面中央部にダイパッド2が露出している。
【0015】
図2(a)、(b)は、第1の実施の形態の半導体パッケージ8を製造する際に使用されるリードフレーム14の構成を示している。図2は、単体パッケージ2個分のリードフレーム14を示している。図2(a)は底面図、図2(b)はそのA−A断面図である。
【0016】
リードフレーム14は、図2に示すようにリード端子4の端部に対応した切断部の下面側にスリット部7が形成されている。このスリット部7の形成には、化学エッチング法によりエッチング処理しても良く、また、金型を用いたプレス加工をしても良い。また、スリット部7の高さは、リードフレーム14の厚さの例えば1/2とされるが、これに限定されるものではない。
【0017】
次に、図1に示す半導体パッケージ8の製造工程について、図3の工程図を参照して説明する。
図3(a)は、半導体パッケージ製造プロセス中の樹脂封止工程で、封止前の状態を示している。この状態では、リードフレーム14のダイパッド2の上に、半導体素子6が導電性接着剤等により接合されており、また、半導体素子6上の接続電極がボンディングワイヤ3でリードフレーム14のリード端子4に接続されている。リードフレーム14としては図2に示すスリット部7が設けられたものを用いている。また、半導体素子6、ボンディングワイヤ3等が封止金型11で覆われている。この図3(a)の状態で封止金型11内に樹脂を流入して封止をする。この場合、リードフレーム14のスリット部7内にも樹脂が流入される。
【0018】
図3(b)は、封止後の状態を示している。なお、図3(b)は、封止樹脂5が硬化し、封止金型11が取り除かれた状態を示している。この状態で半導体素子6およびボンディングワイヤ3は封止樹脂5によって封止され、外部環境から保護される。このように封止された後に、図3(b)に示すように、切断ブレード10を用い、リードフレーム14のスリット部7が設けられた切断部を上面側から切断することにより、リードフレームから単体パッケージを切り離し、図1に示す半導体パッケージ8が得られる。
【0019】
この場合、リードフレーム14の複数のリード端子4が連結部16によって連結された状態にあるので、この連結部16を除去するように切断する必要がある。図示のように、切断ブレード10の幅が連結部16の幅より大きければ1回の切断で済むが、そうでない場合には連結部16の両側を切断してこの連結部16を取り除くことになる。
【0020】
以上説明したように、第1の実施の形態においては、半導体パッケージ8の製造に、リード端子4の端部に対応した切断部の下面側にスリット部7が形成されているリードフレーム14が使用されるものである。リードフレーム14の当該切断部の厚さが薄くなっているため、切断時の加工負荷を軽減でき、例えば切断ブレード10の寿命を延ばすことができる。また、リードフレーム14の切断部の厚さが薄くなっているため、切断時にリード端子4の先端に切断バリ13(図9参照)が発生することを抑制することができる。更に、リードフレーム14の切断部の厚さが薄くなっているため、切断時にリード端子4と封止体5との接合部分にかかる負荷が軽減され、リード端子4の剥離や封止体5の欠け等を抑制することができる。
【0021】
また、第1の実施の形態においては、リード端子4の端部に対応した切断部の下面側にスリット部7が形成されているリードフレーム14が使用されるものであり、半導体素子6を封止樹脂5によって封止する際にスリット部7内が封止樹脂5で満たされる。そのため、リード端子4はスリット部7内の封止樹脂5によっても固定された状態となり(図1(b)参照)、リード端子4と封止樹脂5との接合部分はより強固となり、切断時におけるリード端子4の剥離や封止体の欠け等がより一層抑制することができる。
【0022】
次に、図面を参照しながら、この発明の第2の実施の形態について説明する。
図4は、第2の実施の形態としての半導体パッケージ9の構成を示している。
この半導体パッケージ9はVQFNタイプの半導体パッケージである。
図4に示す半導体パッケージ9において、図4(a)は、半導体パッケージ9の断面構造を示している。この半導体パッケージ9においては、半導体素子6が導電性接着剤等によりダイパッド2の上に接合されており、半導体素子6上の接続電極がボンディングワイヤ3でリードフレームのリード端子4に接続されている。更に、半導体素子6は、封止体としての封止樹脂(例えばエポキシ樹脂)5で封止されている。リード端子4の端部の下面側にスリット部7が設けられており、このスリット部7内にも封止樹脂5が充填されている。
【0023】
図4(b)は、その半導体パッケージ9の底面図である。リード端子4の端部の下面にあるスリット部7に封止樹脂5が充填されているため、パッケージの下面辺縁部分では露出されていないが、図示のようにリード端子4の円形電極部がパッケージの底面より露出している。また、この半導体パッケージ9のダイパッド2も封止樹脂で封止されている。
【0024】
図5(a)、(b)は、第2の実施の形態の半導体パッケージ9を製造する際に使用されるリードフレーム14の構成を示している。図5は、単体パッケージ2個分のリードフレーム14を示している。図5(a)は底面図、図5(b)はそのA−A断面図である。
【0025】
リードフレーム14は、図5に示すようにリード端子4の端部に対応した切断部の下面側にスリット部7を形成されている。上記第1の実施の形態と同様に、このスリット部7の形成には、化学エッチング法によりエッチング処理しても良く、また、金型を用いたプレス加工をしても良い。また、スリット部7の高さは、リードフレーム14の厚さの例えば1/2とされるが、これに限定されるものではない。
【0026】
次に、図4に示す半導体パッケージ9の製造工程について、図6の工程図を参照して説明する。
図6(a)は、半導体パッケージ製造プロセス中の樹脂封止工程で、封止前の状態を示している。この状態では、リードフレーム14のダイパッド2の上に、半導体素子6が導電性接着剤等により接合されており、また、半導体素子6上の接続電極がボンディングワイヤ3でリードフレーム14のリード端子4に接続されている。リードフレーム14としては図5に示すスリット部7を設けられたものを用いている。また、半導体素子6、ボンディングワイヤ3等が封止金型11で覆われている。この図3(a)の状態で封止金型11内に樹脂を流入して封止をする。この場合、リードフレーム14のスリット部7内にも樹脂が流入される。
【0027】
図6(b)は、封止後の状態を示している。なお、図6(b)は、封止樹脂5が硬化し、封止金型11が取り除かれた状態を示している。この状態で半導体素子6およびボンディングワイヤ3は封止樹脂5によって封止され、外部環境から保護される。このように封止された後に、図6(b)に示すように、切断ブレード10を用い、リードフレーム14のスリット部7が設けられた切断部を上面側から切断することにより、リードフレームから単体パッケージを切り離し、図4に示す半導体パッケージ9が得られる。
【0028】
上述した第2の実施の形態の半導体パッケージは第1実施の形態の半導体パッケージと同様の効果が得られる。
なお、上述実施の形態においては、図2(b)に示すように封止した後に、切断ブレード10を用い、リードフレームのリード端子の端部に対応した切断部を切断することによって、リードフレームから単体パッケージを切り離すものであったが、これに限定されるものではない。切断成形金型を用いて、上記リードフレームの切断部を切断し、リードフレームから単体パッケージを切り離すようにしてもよい。この場合、切断成形金型の寸法に対応して、リードフレームの二つの半導体パッケージの切断部の間には所定の間隔を設けることが必要である。
【0029】
また、上述実施の形態においては、半導体素子6を封止する際には用いる封止体の材料として樹脂を用いたものであるが、その他の材料、例えばセラミックを封止体として用いても良い。
また、上述実施の形態においては、この発明をVQFNタイプの半導体パッケージに適用したものであるが、これに限定されるものではない。例えば、VSONタイプの半導体パッケージにもこの発明を同様に適用できる。
【0030】
【発明の効果】
この発明に使用するリードフレームは、パッケージ下面と同じ面内に有するようにリード端子を封止体から露出させてパッケージ化する面実装型半導体パッケージ用のリードフレームであって、そのリード端子の端部に対応した切断部の下面側にスリット部が形成されたものである。
【0031】
また、この発明に係る半導体パッケージは、そのリードフレームを用いて製造したものである。リード端子の端部に対応した切断部の下面側にスリット部が形成されているリードフレームを使用する場合、その切断部の厚さが薄くなっているため、切断時の加工負荷を軽減できると共にリード端子の先端に切断バリが発生することが抑制でき、また切断時にリード端子と封止体との接合部分にかかる負荷を軽減できリード端子の剥離や封止体の欠け等を抑制できる。
【0032】
また、この発明に係る半導体パッケージの製造方法によれば、リード端子の端部に対応した切断部の下面側にスリット部が形成されているリードフレームが使用される。半導体素子を封止体によって封止する際にスリット部内が封止体で満たされる。したがって、リード端子はスリット部内の封止体によっても固定された状態となり、リード端子と封止体との接合部分をより強固とでき、切断時におけるリード端子の剥離や封止体の欠け等がより一層抑制できる。
【図面の簡単な説明】
【図1】第1の実施の形態としての半導体パッケージの構成を示す図である。
【図2】第1の実施の形態の半導体パッケージの製造に使用するリードフレームの構成を示す図である。
【図3】第1の実施の形態の半導体パッケージの製造工程を示す図である。
【図4】第2の実施の形態としての半導体パッケージの構成を示す図である。
【図5】第2の実施の形態の半導体パッケージの製造に使用するリードフレームの構成を示す図である。
【図6】第2の実施の形態の半導体パッケージの製造工程を示す図である。
【図7】VQFNタイプの半導体パッケージの構成を示す図である。
【図8】VQFNタイプの半導体パッケージの製造工程を示す図である。
【図9】切断加工による半導体パッケージの切断面に切断バリが発生した状態を示す図である。
【符号の説明】
1,8,9・・・半導体パッケージ、2・・・ダイパッド、3・・・ボンディングワイヤ、4・・・リード端子、5・・・封止樹脂、6・・・半導体素子、7・・・スリット部、10・・・切断ブレード、11・・・封止金型、13・・・切断バリ、14・・・リードフレーム、16・・・連結部
Claims (2)
- リード端子の端部に対応した切断部の下面側に、半導体パッケージの内部を封止する封止樹脂が充填されたスリット部を有するリードフレームを備え、
該スリット部が、隣接する前記半導体パッケージの両方の下面端部、および該隣接する前記半導体パッケージの間に存在するように配置され、
前記リード端子が、前記半導体パッケージの下面と同じ面内に位置し、前記半導体パッケージの内部を封止する前記封止樹脂から露出してパッケージ化されている、
前記リードフレームで連結された複数の面実装型半導体パッケージ。 - リード端子の端部に対応した切断部の下面側にスリット部を有するリードフレームを使用し、隣接して形成される半導体パッケージが連結されるように前記リードフレームを配置する工程と、
半導体素子を形成する工程と、
該半導体素子を封止樹脂によって封止すると共に、前記スリット部の中に前記封止樹脂を充填する工程と、
前記封止樹脂による封止後に、前記切断部を上面側から切断して単体の前記半導体パッケージに分離する工程とを有し、
前記スリット部が、隣接する前記半導体パッケージの両方の下面端部、および該隣接する前記半導体パッケージの間に存在するように配置され、
前記リード端子が、前記半導体パッケージの下面と同じ面内に位置し、前記封止樹脂から露出して形成される、
面実装型半導体パッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001168698A JP4569048B2 (ja) | 2001-06-04 | 2001-06-04 | 面実装型半導体パッケージおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001168698A JP4569048B2 (ja) | 2001-06-04 | 2001-06-04 | 面実装型半導体パッケージおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002368179A JP2002368179A (ja) | 2002-12-20 |
JP4569048B2 true JP4569048B2 (ja) | 2010-10-27 |
Family
ID=19010885
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001168698A Expired - Fee Related JP4569048B2 (ja) | 2001-06-04 | 2001-06-04 | 面実装型半導体パッケージおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4569048B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5254374B2 (ja) * | 2011-01-11 | 2013-08-07 | ローム株式会社 | 電子部品およびその製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09298256A (ja) * | 1996-03-07 | 1997-11-18 | Matsushita Electron Corp | 電子部品とその製造方法及びそれに用いるリードフレームと金型 |
JP2000114295A (ja) * | 1998-09-30 | 2000-04-21 | Mitsui High Tec Inc | 半導体装置の製造方法 |
JP2000164788A (ja) * | 1998-11-20 | 2000-06-16 | Anam Semiconductor Inc | 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法 |
JP2001077265A (ja) * | 1999-09-01 | 2001-03-23 | Matsushita Electronics Industry Corp | 樹脂封止型半導体装置の製造方法 |
JP2001148447A (ja) * | 1999-11-22 | 2001-05-29 | Nec Corp | 樹脂封止型半導体装置及びその製造方法 |
-
2001
- 2001-06-04 JP JP2001168698A patent/JP4569048B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09298256A (ja) * | 1996-03-07 | 1997-11-18 | Matsushita Electron Corp | 電子部品とその製造方法及びそれに用いるリードフレームと金型 |
JP2000114295A (ja) * | 1998-09-30 | 2000-04-21 | Mitsui High Tec Inc | 半導体装置の製造方法 |
JP2000164788A (ja) * | 1998-11-20 | 2000-06-16 | Anam Semiconductor Inc | 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法 |
JP2001077265A (ja) * | 1999-09-01 | 2001-03-23 | Matsushita Electronics Industry Corp | 樹脂封止型半導体装置の製造方法 |
JP2001148447A (ja) * | 1999-11-22 | 2001-05-29 | Nec Corp | 樹脂封止型半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2002368179A (ja) | 2002-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6410979B2 (en) | Ball-grid-array semiconductor device with protruding terminals | |
KR100369393B1 (ko) | 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법 | |
JP3879452B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
US6911353B2 (en) | Semiconductor device and method of manufacturing same | |
JP5122835B2 (ja) | 半導体装置、リードフレームおよび半導体装置の製造方法 | |
TWI431738B (zh) | 半導體裝置之製造方法 | |
JP3155741B2 (ja) | Cspのbga構造を備えた半導体パッケージ | |
US7095100B2 (en) | Semiconductor device and method of making the same | |
JP2006516812A (ja) | 部分的にパターン形成されたリードフレームならびに半導体パッケージングにおけるその製造および使用方法 | |
JP2002076228A (ja) | 樹脂封止型半導体装置 | |
JPH05226564A (ja) | 半導体装置 | |
JP2003174131A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP4569048B2 (ja) | 面実装型半導体パッケージおよびその製造方法 | |
JP2001077265A (ja) | 樹脂封止型半導体装置の製造方法 | |
JP2017183417A (ja) | 半導体装置 | |
JP2000286372A (ja) | 半導体装置の製造方法 | |
JP4172111B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
JP2002016193A (ja) | パッケージ型半導体装置及びその製造方法 | |
JP2001077279A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置の製造方法 | |
KR20020093250A (ko) | 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지 | |
JP4162303B2 (ja) | 半導体装置の製造方法 | |
JP2001267484A (ja) | 半導体装置およびその製造方法 | |
TWI249834B (en) | Semiconductor device and its manufacturing method | |
JPS62154769A (ja) | 半導体装置 | |
JP2001077266A (ja) | 樹脂封止型半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060531 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080227 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090904 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091030 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100412 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100506 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100623 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100713 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100726 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |