JP2002016193A - パッケージ型半導体装置及びその製造方法 - Google Patents

パッケージ型半導体装置及びその製造方法

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JP2002016193A
JP2002016193A JP2000197689A JP2000197689A JP2002016193A JP 2002016193 A JP2002016193 A JP 2002016193A JP 2000197689 A JP2000197689 A JP 2000197689A JP 2000197689 A JP2000197689 A JP 2000197689A JP 2002016193 A JP2002016193 A JP 2002016193A
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material layer
package
semiconductor device
bonding material
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Shuichi Sawamoto
修一 澤本
Nobuya Tsurusaki
伸弥 鶴崎
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Original Assignee
Mitsumi Electric Co Ltd
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Abstract

(57)【要約】 【課題】 各半導体素子の実装領域に対応して切り分け
られる回路基板と樹脂パッケージとの切断界面の密着性
の向上を図る。 【解決手段】 回路パターン6が設けられた主面2a上
に複数の半導体素子実装領域2bを形成してなる回路基
板2と、半導体素子実装領域2bにそれぞれ回路パター
ン6に接続されてベアチップ実装された複数の半導体素
子3と、回路基板2に対して各半導体素子3及び回路パ
ターン6を一括して封装する樹脂パッケージ4とを備え
て構成され、回路基板2に、半導体素子実装領域2bを
囲んで接合材層5が設けられ、この接合材層5が界面1
1を構成して樹脂パッケージを接合固定する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、パッケージ型半導
体装置及びその製造方法に関し、さらに詳しくは基板上
に半導体素子を チップ実装してなるパッケージ型半導
体装置及びその製造方法に関する。
【0002】
【従来の技術】半導体装置は、例えば携帯型電話機等の
小型電子機器に搭載されて用いられているが、機器の小
型軽量化の要求に応じてCSP(チップサイズパッケー
ジ)型やBGA(ボールグリッドアレィ)型等のパッケ
ージタイプが提供されている。CSP半導体装置は、多
数の電極パターンが形成された基板の主面上の所定の領
域にそれぞれ半導体素子を チップ実装するとともに、
各半導体素子や電極パターン部をエポキシ樹脂等の樹脂
パッケージによって封装して構成される。CSP半導体
装置は、ダイサー等によって、各半導体素子を実装した
領域毎に切り分けられて構成される。
【0003】また、BGA半導体装置は、基板の主面上
に適宜の接続ランドを形成して半導体素子の実装領域を
構成し、接続ランド上に半田ボールを介して半導体素子
がそれぞれ実装される。BGA半導体装置は、加熱処理
を施して半田ボールを熱溶融することによって半導体素
子の電気的接続と機械的固定が行われた後に、エポキシ
樹脂等の樹脂パッケージによって封装して構成される。
【0004】
【発明が解決しようとする課題】従来のパッケージ型半
導体装置は、上述したようにダイサーに備えられたダイ
シングブレードによって、樹脂パッケージと基板とを切
断する切分け工程が施されて個々の切り分けが行われて
いた。パッケージ型半導体装置においては、ダイシング
ブレードへの影響を考慮して、カットラインの対応部位
に回路バーン等の形成を避けて樹脂パッケージと基板素
材のみが切断されるように基板の設計が行われていた。
したがって、パッケージ型半導体装置においては、外周
部において基板の基板素材と樹脂パッケージとの切断界
面が露呈されて構成されていた。
【0005】従来のパッケージ型半導体装置には、例え
ば回路基板へ取付ける際の半田熱の熱的負荷が加えられ
るとともに種々の機械的負荷が加えられる。また、従来
のパッケージ型半導体装置においては、基板素材と樹脂
パッケージとの熱膨張率の差異によって、その接合部位
において大きな歪みが発生し、またこれによって内部破
壊が発生することから、材料選択に大きな制限があっ
た。
【0006】したがって、従来のパッケージ型半導体装
置においては、樹脂パッケージと基板とがエポキシ接着
された構成であることから充分な接合強度が得らておら
ず、上述した種々の負荷や熱膨張歪みによって切断界面
に隙間や亀裂が生じることがあった。従来のパッケージ
型半導体装置においては、これらの隙間等から内部に水
分が侵入して内部破壊等が生じるといった問題があっ
た。
【0007】また、従来のパッケージ型半導体装置にお
いては、基板素材や樹脂パッケージの材料選択に制限が
あることから、材料費のコストダウンや工程の合理化を
充分に行い得ないといった問題があった。さらに、従来
のパッケージ型半導体装置においては、樹脂パッケージ
と基板との間の接合強度を保持するために、切断界面と
半導体素子の実装領域との間に充分な間隔が保持され
る。従来のパッケージ型半導体装置においては、このた
めに小型化の達成が困難となるとともに上述した熱膨張
歪みの影響も大きくなるといった問題があった。
【0008】したがって、本発明は、各半導体素子の実
装領域に対応して切り分けられる樹脂パッケージと基板
との切断界面の密着性の向上を図ったパッケージ型半導
体装置及びその製造方法を提供することを目的としたも
のである。
【0009】
【課題を解決するための手段】この目的を達成した本発
明にかかるパッケージ型半導体装置は、適宜の電極パタ
ーンが設けられた主面上に複数の半導体素子実装領域を
形成してなる基板と、半導体素子実装領域にそれぞれ電
極パターンに接続されて チップ実装された複数の半導
体素子と、基板に対して各半導体素子及び電極パターン
を一括して封装する樹脂パッケージとを備えて構成され
る。パッケージ型半導体装置は、基板に、半導体素子実
装領域を囲んで接合材層が設けられ、この接合材層が界
面を構成して樹脂パッケージと基板が接合固定されて構
成される。
【0010】以上のように構成された本発明にかかるパ
ッケージ型半導体装置によれば、樹脂パッケージと基板
との切断界面に接合材層が構成されることから、熱負荷
や機械的負荷等の外的負荷が加えられた場合にも接合材
層によってその緩和を図り、樹脂パッケージと基板との
間に隙間やクラック等の発生が抑制されて信頼性と生産
性の向上が図られる。パッケージ型半導体装置によれ
ば、熱膨張率の違いによる樹脂パッケージと基板との接
合部における歪みも接合材層によってその緩和が図られ
ることから、これらの材料選択の自由度を大きくすると
ともに切断界面と半導体素子実装領域との間隔も小なら
しめて小型化が図られる。
【0011】また、上述した目的を達成する本発明にか
かるパッケージ型半導体装置の製造方法は、基板の主面
上に形成した複数の実装領域に半導体素子をそれぞれ実
装する半導体実装工程と、基板の主面上に半導体素子の
各実装領域を区割りするようにして接合材層を形成する
接合材層形成工程と、基板に対して接合材層を介して接
合されることにより各半導体素子を一括して封装する樹
脂パッケージを形成する樹脂パッケージ形成工程と、接
合材層の形成領域をカットラインとして樹脂パッケージ
と基板とを切断して切り分ける切断工程とを経てパッケ
ージ型半導体装置を製造する。以上の工程を備える本発
明にかかるパッケージ型半導体装置の製造方法によれ
ば、樹脂パッケージと基板との切断界面に接合材層が構
成されたパッケージ型半導体装置が製造される。パッケ
ージ型半導体装置の製造方法によれば、熱負荷や機械的
負荷等の外的負荷が加えられた場合にも接合材層によっ
てその緩和を図り、樹脂パッケージと基板との間に隙間
やクラック等の発生を抑制した信頼性の高いパッケージ
型半導体装置を効率的に製造する。パッケージ型半導体
装置の製造方法によれば、熱膨張率の違いによる樹脂パ
ッケージと基板との接合部における歪みも接合材層によ
ってその緩和が図られることから、これらの材料選択の
自由度を大きくしてコスト低減或いは生産性や信頼性の
向上を図ってパッケージ型半導体装置を製造する。
【0012】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。実施の形態として
図1に示したパッケージ型半導体装置1は、詳細を省略
する基板2の主面2a上に設けられた構成された半導体
素子実装領域2bに半導体素子3がチップ実装されると
ともに主面2aを樹脂パッケージ4によって封装してな
るCSP半導体装置である。パッケージ型半導体装置1
は、詳細を後述するように半導体素子実装領域2bが接
合材層5によって囲まれており、この接合材層5を介し
て樹脂パッケージ4が接合固定されてなる。基板2は、
緩衝材(インタポーザ)作用を奏する樹脂材、セラミッ
ク材或いはポリイミド材等によって形成された銅貼り基
板素材の主面上に例えばホトグラフィック技術等によっ
て所定の電極パターン6を形成してなる。基板2には、
電極パターン6の一部にスルーホール8が形成されてお
り、裏面2c側に主基板等に実装するための接続端子部
9が形成されている。
【0013】基板2には、半導体素子実装領域2b上に
接着剤等によって半導体素子3が接合固定される。半導
体素子3は、詳細を省略するが上面に複数個の電極片3
aが設けられており、例えばワイヤボンディング法によ
ってこれら電極片3aと電極パターン6との間がワイヤ
10によって接続されている。半導体素子3は、樹脂パ
ッケージ4によって全体が封装されることによって機械
的保護が図られるとともに電気的絶縁が保持される。樹
脂パッケージ4には、例えばエポキシ樹脂が用いられ
る。
【0014】接合材層5は、例えば電極パターン6のワ
イヤ接続部を除いた箇所を保護するレジスト材やエポキ
シ系接着剤が用いられ、基板2の主面2aを縁取るよう
にしてその外周部位に全周に亘って形成されている。接
合材層5は、その内周領域に半導体素子実装領域2bを
構成するとともに、外周面が基板2と樹脂パッケージ4
との界面11を構成する。接合材層5は、その 塗布又
は、印刷厚を電極パターン6の厚みよりもやや大とされ
ることで基板主面2aとの間に介在して樹脂パッケージ
4を接合固定する。接合材層5は、材料特性から弾性を
有しており、基板2に対して樹脂パッケージ4を接合固
定するとともに、これらの間において緩衝材として作用
する。
【0015】パッケージ型半導体装置1は、詳細を後述
するように装置中間体20上に複数個が一括して形成さ
れ、これを切断することによって切り分けられて製造さ
れる。パッケージ型半導体装置1は、この場合接合材層
5をカットラインとして切り分けが行われることで、基
板2と樹脂パッケージ4との切断界面に接合材層5が存
在する構成となっている。
【0016】したがって、パッケージ型半導体装置1
は、切断工程において基板2と樹脂パッケージ4とに大
きな機械的負荷がかかるが、接合材層5によって強固な
接合が行われることで、樹脂パッケージ4が切断界面に
おいて剥離したりクラックが発生するといった不都合の
発生が防止される。パッケージ型半導体装置1において
は、使用中に大きな衝撃や振動等が加えられた場合に
も、接合材層5においてこれを吸収するとともに樹脂パ
ッケージ4を強固に接合固定することで、切断界面にお
いて樹脂パッケージ4が剥離したりクラックが発生した
りすることが防止される。
【0017】パッケージ型半導体装置1においては、上
述したように大きな熱膨張係数の差異がある材料によっ
て基板2や樹脂パッケージ4がそれぞれ形成されること
で、温度や湿度条件の変化によって形状変化が生じる。
パッケージ型半導体装置1においては、接合材層5にお
いて基板2と樹脂パッケージ4間の状態変化を吸収する
ことで、電極片3aと電極パターン6とを接続するワイ
ヤ10の破断が抑制される。また切断界面におけるの剥
離や浮き上がり等の発生を抑制する。パッケージ型半導
体装置1においては、切断界面における樹脂パッケージ
4の剥離や浮き上がり等の発生が抑制されることで、内
部に水分等が侵入して内部破壊が発生することが防止さ
れる。
【0018】上述したパッケージ型半導体装置1の製造
方法について、以下図2乃至図4を参照して説明する。
パッケージ型半導体装置1は、詳細を後述するように多
数個が一括して形成された装置中間体20から後述する
ように1個ずつ切り分けられて製造される。パッケージ
型半導体装置1の製造工程においては、図2に示した基
板原板21が供給されて複数個の半導体素子3を実装す
る半導体素子実装工程が施される。
【0019】基板原板21には、図2に示すようにその
主面21aが複数の半導体素子実装領域22がマトリッ
クス状に区分けされており、各半導体素子実装領域22
の中央部に各1個ずつ半導体素子3が接着剤によって接
合固定される。半導体素子実装領域22には、図示しな
いが半導体素子3を囲んで電極パターン6が形成されて
いる。半導体素子3は、例えばワイヤボンディング法に
よってワイヤ10により電極片3aと電極パターン6と
の接続が行われる。
【0020】パッケージ型半導体装置1の製造工程にお
いては、基板原板21の主面21aに、各半導体素子実
装領域22を縁取るようにしてレジスト材23が 塗布
又は、印刷されることによって接合材層5を形成する接
合材層形成工程が施される。レジスト材23は、接着特
性と弾性を有しており、電極パターン6のワイヤ接続箇
所を除いた部分をコーティングしてこれを保護するとと
もに、樹脂パッケージ4を接合固定する。レジスト材2
3は、図2に示すように所定の幅を有するとともに、回
路バーン6の厚みよりも大きな厚みを以って基板原板2
1上に 塗布又は、印刷形成される。勿論、接合材層形
成工程には、レジスト材23に代えて例えばエポキシ系
接着剤を用いて接合材層5を形成するようにしてもよ
い。
【0021】パッケージ型半導体装置1の製造工程にお
いては、実装された複数個の半導体素子3を封装するよ
うにして基板原板21の全体に樹脂パッケージ24を成
形する樹脂パッケージ形成工程が施される。樹脂パッケ
ージ24は、例えば半導体素子3を実装した基板原板2
1を成形金型に投入してエポキシ樹脂を流し込んで成形
される。樹脂パッケージ24は、半導体素子3やワイヤ
10を包み込んで機械的保護を図る。
【0022】パッケージ型半導体装置1の製造工程にお
いては、上述した工程を経て図3に示すように基板原板
21上に複数個の半導体素子3が搭載されるとともに、
樹脂パッケージ24によって全体を封装してなる装置中
間体20が製造される。パッケージ型半導体装置1の製
造工程においては、この装置中間体20に対して、各接
合材層5をカッティングラインとしてそれぞれパッケー
ジ型半導体装置1を1個ずつに切り分ける切断工程が施
される。
【0023】切断工程には、例えば金属材或いはボンド
材とダイヤモンド粒とから形成されたダイシングブレー
ド25を備えるダイサーが用いられる。ダイシングブレ
ード25は、その切り歯が接合材層5の幅よりも薄厚と
されており、ダイサーの載置台に位置決めされて載置さ
れた装置中間体20に対して、この接合材層5に対応位
置するようにして樹脂パッケージ24の上面にあてがわ
れる。なお、装置中間体20は、例えば樹脂パッケージ
24を成形する際に、金型加工によって樹脂パッケージ
24の上面に接合材層5に対応してガイド凹部を形成す
るようにしてもよい。
【0024】ダイシングブレード25は、図4に示すよ
うに樹脂パッケージ24と基板原板21とを一括して切
断する。ダイシングブレード25は、上述したようにそ
の切り歯が接合材層5の幅よりも薄厚とされることで、
両側に接合材層5を切り残すようにしてパッケージ型半
導体装置1を1個ずつ切り分ける。パッケージ型半導体
装置1の切断工程においては、ダイシングブレード25
によって材質を異にする樹脂パッケージ24と基板原板
21とが同時に切断されることで、パッケージ型半導体
装置1の効率的な切り分けが行われる。
【0025】パッケージ型半導体装置1は、ダイシング
ブレード25による切断に際して、基板2と樹脂パッケ
ージ4との切断界面11に大きな機械的負荷が作用され
る。パッケージ型半導体装置1は、基板2と樹脂パッケ
ージ4とが切断界面11において接合材層5を介して接
合固定された構造であることから、かかる機械的負荷に
対しても剥離や隙間の発生が防止される。
【0026】なお、パッケージ型半導体装置1の製造工
程においては、上述したように基板原板21に対する半
導体素子3の実装工程の後に、接合材層5の形成工程が
施されるようにしたが、この順序を逆にして行うように
してもよい。この場合、接合材層形成工程では、ワイヤ
10が接続される電極パターン6のワイヤ接続箇所に接
合材が付着しないように充分な配慮が必要となる。
【0027】また、上述した実施の形態においては、パ
ッケージ型半導体装置1としてCSP半導体装置を示し
たが、かかるCSP半導体装置及びその製造方法に限定
されるものではない。本発明は、例えば基板の主面上に
電極パターン6を形成して半導体素子の実装領域を構成
し、電極パターン6上に半田ボールを介して半導体素子
がそれぞれ実装してなるBGA半導体装置にも適用され
る。
【0028】
【発明の効果】以上詳細に説明したように、本発明にか
かる半導体装置の製造方法によれば、基板の主面上に半
導体素子の各実装領域を区割りするようにして接合材層
が形成され、この接合材層の形成領域をガイドとして樹
脂パッケージと基板とを切断して切り分けて製造される
ことから、熱負荷や機械的負荷等の外的負荷に対して接
合材層によりその緩和が図られることで樹脂パッケージ
と基板との間に隙間やクラック等の発生が抑制された信
頼性の高い半導体装置を効率的に製造することが可能と
なる。また、半導体装置の製造方法によれば、熱膨張率
の違いによって熱負荷により樹脂パッケージと基板との
接合部に歪みが発生しても接合材層によってその緩和が
図られることから、材料選択の自由度を大きくしてコス
ト低減或いは生産性や信頼性の向上を図って半導体装置
の製造が可能となる。
【図面の簡単な説明】
【図1】本発明にかかるパッケージ型半導体装置の実施
の形態として示すCSP半導体装置の縦断面図である。
【図2】同パッケージ型半導体装置の製造工程の説明図
であり、基板原板に半導体素子を実装する半導体素子実
装工程後の状態を示す要部平面図である。
【図3】同樹脂パッケージ形成工程後の状態を示す要部
縦断面図である。
【図4】同各パッケージ型半導体装置を切り分ける切断
工程を説明する要部縦断面図である。
【符号の説明】
1 パッケージ型半導体装置 2 基板 2a 主面 2b 半導体素子実装領域 3 半導体素子 4 樹脂パッケージ 5 接合材層 6 電極パターン 11 切断界面 20 基板原板

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 電極パターンが設けられた主面上に複数
    の半導体素子実装領域を形成してなる基板と、 前記半導体素子実装領域にそれぞれ前記電極パターンに
    接続されて チップ実装された複数の半導体素子と、 前記基板に対して、前記各半導体素子及び電極パターン
    を一括して封装する樹脂パッケージとを備え、 前記基板には、前記半導体素子実装領域を囲んで接合材
    層が設けられ、この接合材層が界面を構成して前記樹脂
    パッケージが接合固定されることを特徴とするパッケー
    ジ型半導体装置。
  2. 【請求項2】 前記接合材層は、樹脂接着剤やレジスト
    剤によってけいせいされることを特徴とする請求項1記
    載のパッケージ型半導体装置。
  3. 【請求項3】 基板の主面上に形成した複数の実装領域
    に半導体素子をそれぞれ実装する半導体素子実装工程
    と、 前記基板の主面上に、前記半導体素子の各実装領域を区
    割りするようにして接合材層を形成する接合材層形成工
    程と、 前記基板に対して前記接合材層によって接合されて、前
    記各半導体素子を一括して封装する樹脂パッケージを形
    成する樹脂パッケージ形成工程と、 前記接合材層の形成領域をカットラインとして、前記樹
    脂パッケージと基板とを切断して切り分ける切断工程と
    を備えることを特徴とするパッケージ半導体装置の製造
    方法。
  4. 【請求項4】 前記接合材層形成工程は、前記基板の主
    面上に、樹脂接着剤やレジスト剤を半導体素子実装領域
    の全周を囲んで 塗布又は、印刷する工程であることを
    特徴とする請求項3に記載のパッケージ型半導体装置の
    製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006313802A (ja) * 2005-05-09 2006-11-16 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7351920B2 (en) 2002-05-22 2008-04-01 Kabushiki Kaisha Toshiba IC card and semiconductor integrated circuit device package
JP2009140966A (ja) * 2007-12-03 2009-06-25 Ars Denshi Kk 半導体パッケージ及びその製造方法
JP2010141158A (ja) * 2008-12-12 2010-06-24 Denso Corp 電子装置
US7777311B2 (en) 2007-05-18 2010-08-17 Panasonic Corporation Circuit substrate, molding semiconductor device, tray and inspection socket
CN113161294A (zh) * 2021-02-23 2021-07-23 潍坊歌尔微电子有限公司 半导体器件的封装方法、装载板和半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181223A (ja) * 1995-12-27 1997-07-11 Sony Corp 半導体装置
JP2000012745A (ja) * 1998-06-24 2000-01-14 Nec Corp 半導体パッケージおよびその製造方法
JP2000286362A (ja) * 1999-03-30 2000-10-13 Mitsubishi Gas Chem Co Inc 極薄bgaタイプ半導体プラスチックパッケージ用プリント配線板
JP2001156208A (ja) * 1999-11-26 2001-06-08 Ars Seimitsu Kk 半導体パッケージの製造方法
JP2001160597A (ja) * 1999-11-30 2001-06-12 Nec Corp 半導体装置、配線基板及び半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181223A (ja) * 1995-12-27 1997-07-11 Sony Corp 半導体装置
JP2000012745A (ja) * 1998-06-24 2000-01-14 Nec Corp 半導体パッケージおよびその製造方法
JP2000286362A (ja) * 1999-03-30 2000-10-13 Mitsubishi Gas Chem Co Inc 極薄bgaタイプ半導体プラスチックパッケージ用プリント配線板
JP2001156208A (ja) * 1999-11-26 2001-06-08 Ars Seimitsu Kk 半導体パッケージの製造方法
JP2001160597A (ja) * 1999-11-30 2001-06-12 Nec Corp 半導体装置、配線基板及び半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7351920B2 (en) 2002-05-22 2008-04-01 Kabushiki Kaisha Toshiba IC card and semiconductor integrated circuit device package
US7531757B2 (en) 2002-05-22 2009-05-12 Kabushiki Kaisha Toshiba IC card and semiconductor integrated circuit device package
JP2006313802A (ja) * 2005-05-09 2006-11-16 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4614818B2 (ja) * 2005-05-09 2011-01-19 パナソニック株式会社 半導体装置およびその製造方法
US7777311B2 (en) 2007-05-18 2010-08-17 Panasonic Corporation Circuit substrate, molding semiconductor device, tray and inspection socket
JP2009140966A (ja) * 2007-12-03 2009-06-25 Ars Denshi Kk 半導体パッケージ及びその製造方法
JP2010141158A (ja) * 2008-12-12 2010-06-24 Denso Corp 電子装置
CN113161294A (zh) * 2021-02-23 2021-07-23 潍坊歌尔微电子有限公司 半导体器件的封装方法、装载板和半导体器件
CN113161294B (zh) * 2021-02-23 2022-07-22 潍坊歌尔微电子有限公司 半导体器件的封装方法、装载板和半导体器件

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