KR102119142B1 - 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법 - Google Patents

웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법 Download PDF

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강성일
구종회
배인섭
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Abstract

본 발명의 바람직한 일 실시예로서, WLP의 캐리어를 리드 프레임으로 제작하는 방법에 있어서, 상기 리드 프레임은 전도성 소재의 베이스기판의 상면에 제 1 하프 에칭하여 트렌치 및 포스트를 형성하는 단계; 상기 제 1 하프 에칭한 면에 절연성 소재의 수지를 충전하는 단계; 상기 트렌치의 상면과 상기 수지의 상면이 동일 레벨을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및 상기 베이스기판의 하면에 제 2 하프 에칭하는 단계;로 제조되고, 상기 베이스기판의 하면에 메모리 칩이 부착되는 것을 특징으로 한다.

Description

웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법{Method for fabriating Wafer Level Package's Carrier using lead frame}
본 발명은 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판에 관한 것이다. 보다 더 상세히, 웨이퍼 레벨 패키지로 제조되는 메모리 반도체에 있어서 칩을 보호하기 위한 캐리어를 리드 프레임으로 제작하는 방법 및 그 구조에 관한 것이다.
기존의 반도체 패키지 기판 제조시에는 동박(Copper foil)이 적층된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면동박과 하면동박을 전기적으로 연결하며 이후 상면동박과 하면동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다.
메모리 반도체에서 칩을 보호하기 위한 캐리어(Carrier) 구조를 이상과 같이 PCB 기판을 이용하여 제작하는 경우에는, 약 15㎛ 두께의 CCL을 이용함으로 절단 버어(Sawing burr)의 문제가 없었다. 절단 버어란 관통공을 형성하는 과정에서 연성 회로 기판의 표면에 형성된 도전층의 찌꺼기를 지칭한다. 그러나 PCB 기판으로 제작된 종래의 반도체 패키지 기판은 재료의 열전달 특성으로 기인한 방열 특성이 요구되는 구조에 적합하지 않은 문제점이 있다.
KR 2019-0024243
본 발명의 바람직한 일 실시예에서는 웨이퍼 레벨 패키지(Wafer level package)로 제조되는 메모리 반도체에서 방열 특성이 우수하면서도 강도가 높은 캐리어(carrier) 구조를 리드프레임을 이용하여 제작하는 방법을 제안하고자 한다.
본 발명의 또 다른 바람직한 일 실시예에서는 캐리어 구조를 제작할 때 발생하는 절단 버어(Sawing burr)를 감소시키기 위한 리드프레임 제작 방법을 제안하고자 한다.
본 발명의 바람직한 일 실시예로서, WLP(Wafer Level Package)의 캐리어(Carrier)를 리드 프레임으로 제작하는 방법에 있어서, 상기 리드 프레임은 전도성 소재의 베이스기판의 상면에 제 1 하프 에칭하여 트렌치(trench) 및 포스트(post)를 형성하는 단계; 상기 제 1 하프 에칭한 면에 절연성 소재의 수지를 충전하는 단계; 상기 트렌치의 상면과 상기 수지의 상면이 동일 레벨(level)을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및 상기 베이스기판의 하면에 제 2 하프 에칭하는 단계;로 제조되고, 상기 베이스기판의 하면에 메모리 칩이 부착되는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예에서는, 절단 버어(sawing burr)를 감소시키도록 상기 제 1 하프 에칭을 수행하는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예에서는, 절단 버어(sawing burr)를 감소시키도록 상기 제 2 하프 에칭을 수행하는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예에서는, 상기 메모리 칩이 부착되는 부위에 대응되는 위치의 상기 베이스기판의 상면과 상기 메모리 칩이 부착되지 않는 부위에 대응되는 위치의 상기 베이스기판의 상면의 에칭 식각량을 상이하게 하여 절단 버어(sawing burr)를 감소시키는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예에서는, 상기 제 2 하프 에칭을 통해 상기 메모리가 부착되지 않는 부위를 식각하여 절단 버어(sawing burr)를 더 감소시키는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예에서는, 상기 제 1 하프 에칭을 통해 상기 트렌치(trench) 내부의 에칭 식각량과 절단스트리트의(Sawing street)의 에칭 식각량을 상이하게 하여 반도체 패키지간의 절단 버어(sawing burr)를 감소시키는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예에서는, 상기 제 1 하프 에칭을 통해 형성된 상기 절단스트리트에 실질적으로 대응하는 상기 베이스기판의 하면 부위를 상기 제 2 하프 에칭을 통해 식각하여 절단 버어(sawing burr)를 더 감소시키는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예에서는, DFR(Dry Film Resist) 베리어(barrier)를 이용하여 절단스트리트 부분의 DFR패턴은 모두 오픈하고, 상기 베이스기판의 상면에서 상기 절단스트리트 부분외의 일정 부분에 대한 DFR패턴은 부분적으로 오픈하여 에칭 식각량을 상이하게 하는 것을 특징으로 한다.
본 발명의 또 다른 바람직한 일 실시예로서, WLP(Wafer Level Package)의 캐리어(Carrier)를 리드 프레임으로 제작하는 방법에 있어서, 상기 리드 프레임은 전도성 소재의 베이스기판의 상면에 제 1 하프 에칭하여 트렌치(trench) 및 포스트(post)를 형성하는 단계; 상기 제 1 하프 에칭한 면에 절연성 소재의 수지를 충전하는 단계; 상기 트렌치의 상면과 상기 트렌치의 상면과 상기 수지의 상면이 동일 레벨(level)을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및 상기 베이스기판의 하면에 제 2 하프 에칭하는 단계;를 포함하는 방법을 통해 제조되고, 이 경우 제 1 하프 에칭은 DFR(Dry Film Resist) 베리어(barrier)를 이용하여 절단 버어(Sawing burr)가 감소되도록 수행되는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예로서, 상기 베이스기판의 하면에 메모리 칩이 부착되는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예로서, 절단스트리트 부분의 DFR패턴은 모두 오픈하고, 상기 베이스기판의 상면에서 상기 절단스트리트 부분외의 일정 부분에 대한 DFR패턴은 부분적으로 오픈하여 에칭 식각량을 상이하게 하는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예로서, 상기 제 2 하프 에칭은 절단 스트리트의 두께를 감소시켜 절단 버어가 감소되도록 수행되는 것을 특징으로 한다.
본 발명의 바람직한 일 실시예로서 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지는 방열 특성이 우수하면서도 강도가 높은 특징을 지니는 이점이 있다. 또한, 외부의 물리적 충격에 약한 칩을 보호하기 위한 캐리어 패키지 기판을 제공할 수 있다.
도 1 내지 3은 본 발명의 바람직한 일 실시예로서 WLP(Wafer Level Package)의 캐리어(Carrier)를 리드 프레임으로 제조하는 방법들의 공정들을 개략적으로 도시한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1 내지 도 3은 본 발명의 일 실시예에 따라 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
본 실시예에 따른 반도체 패키지 기판 제조방법에 따르면, 먼저 도 1에 도시된 것과 같이 전도성 소재의 베이스기판(S110)을 준비한다. 베이스기판(S110)은 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금, Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금 등을 포함할 수 있다.
이와 같은 전도성 소재의 베이스기판(S110)을 준비한 후, 상면에 제 1 하프 에칭을 통해 트렌치(trench) 또는 포스트(post)를 형성한다(S120). 여기서 트렌치라 함은, 베이스기판(S110)을 완전히 관통하지 않는다는 것을 의미한다. 포스트는 베이스기판(S110)의 상면과 하면을 연결하는 기둥으로, 추후에 베이스기판(S110) 상면에 배치되는 상부 회로 배선과 하면에 형성되는 하부 회로 배선을 전기적으로 연결하는 역할을 할 수 있다. 포스트는 복수의 트렌치 사이에 배치될 수 있고, 또한 포스트는 평면도 상에서는 일 방향으로 연장된 형상 또는 구불구불한 형상을 구비할 수도 있다. 포스트는 도 3의 일 실시예와 같이 Cu 포스트(360)일 수 있다.
본 발명의 바람직한 일 실시예에서와 같이 베이스 기판(S110)을 단일 유닛의 반도체 패키지를 동시에 다수 제조할 수 있는 리드 프레임으로 사용하는 경우에는, 단일 유닛의 반도체 패키지 각각을 싱귤레이션(Singulation)할 수 있도록 절단하게 되는 가이드 라인으로서, 절단스트리트(Sawing Street)를 구비하게 된다.
본 발명의 바람직한 일 실시예에서는 상면에 제 1 하프 에칭을 수행하는 공정에서(S120), 각 패키지간의 절단 버어(sawing burr)를 최소화하기 위해 트렌치 내부(S122b, S122d)의 에칭 식각량과 절단스트리트의의 에칭 식각량을 상이하게 한다. 이를 위해, 감광성 소재의 DFR(Dry Film Resist) 베리어(barrier)를 이용할 수 있다.
도 1 을 참고하면, 베이스 기판(S110)의 상면에 절단스트리트 부분(S122a, S122c, S122e)의 DFR패턴은 모두 오픈하고, 베이스기판(S110)의 상면에서 절단스트리트 부분(S122a, S122c, S122e)외의 일정 부분(S122b, S122d)에 대한 DFR패턴은 부분적으로 오픈하여 에칭용액의 유동량을 상이하게 함으로써 에칭 식각량을 상이하게 조절할 수 있다. 다만, DFR 베리어를 이용한 식각 방법은 본 발명의 일 실시예일 뿐 이에 제한되지 않으며 포지스트 또는 네거티브 포토레지스트(Photoresist)를 코팅하는 방법 등 다양한 변형이 가능하다.
베이스기판(S110)을 제 1 하프 에칭한 후(S120), 제 1 하프 에칭한 면에 절연성 소재의 수지를 충전한다(S130). 수지는 전기적으로 도통되지 않은 절연성 소재이며, 폴리이미드(Polyimide), PSR(Photo Solder Resist) 또는 EMC(Epoxy Molding Composite) 등을 포함할 수 있다. 일부 실시예에서, 수지는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 일부 실시예에서, 수지는 감광성 수지일 수 있다. 수지(20)의 충진은 액상의 수지물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다. 수지를 충진한 후에는 필요에 따라 오븐에서 수지(20)를 열경화시키는 과정을 거칠 수도 있다. 한편, 베이스기판(S110)의 트렌치를 수지로 충진(S130)하기 이전에, 트렌치 내부의 표면을 거칠게 하기 위해서 러프(rough) 도금층을 형성하거나, 트렌치 내부에 플라즈마 처리, 자외선 처리, 또는 과수황산계 용액을 이용하여 에칭하는 공정이 추가될 수 있다. 이와 같은 공정을 통해서, 베이스기판과 수지의 접착력이 향상될 수 있다.
이 후, 트렌치의 상면과 수지의 상면이 동일 레벨(level)을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거한다(S140). 즉, 수지가 베이스기판(S110)의 상면에 과도포된 경우 과도포된 수지를 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지 에칭(Resin Etching)에 의해 제거하여 트렌치의 상면과 수지의 상면이 동일 레벨을 형성할 수 있다.
이 후, 베이스기판(S110)의 하면에 제 2 하프 에칭하여 하부에 패터닝을 수행한다(S150). 본 발명의 바람직한 일 실시예에서는 제 2 하프 에칭을 절단 버어를 추가로 감소시키기 위해 수행할 수 있다. 이 후, 베이스기판의 상면과 하면을 도금처리한다(S160). 이 경우 메모리칩과 리드 프레임 간에 러프니스(Roughness)도금을 처리하여 메모리칩과 리드 프레임 간의 결합력을 높일 수 있다.
도 2 는 본 발명의 바람직한 일 실시예로서, 리드프레임에 메모리 칩을 부착한 일 예를 도시한다. 도 2의 실시예를 참고하여, 절단 버어를 감소시키기 위해 제 1 하프 에칭을 수행하는 방법과 제 2 하프 에칭을 수행하는 방법을 설명한다.
본 발명의 바람직한 일 실시예에서는 베이스기판(210)의 하면에 메모리 칩(220a, 220b)이 부착되는 부위에 대응되는 위치의 베이스기판의 상면과 메모리 칩(220a, 220b)이 부착되지 않는 부위에 대응되는 위치(230)의 상기 베이스기판의 상면의 제 1 하프 에칭 식각량을 상이하게 하여 절단 버어(sawing burr)를 감소시킬 수 있다.
또한 이 경우, 베이스기판(210)의 하면에 메모리 칩(220a, 220b)이 부착되지 않는 부위(230)에 제 2 하프 에칭을 수행하여 절단 버어를 추가로 감소시킬 수 있다.
보다 상세한 설명을 위하여, 도 3 을 참고하여 설명한다.
도 3 은 본 발명의 바람직한 일 실시예로서, 리드프레임을 도시하며 A(301)는 수지(Resin body), B(302)는 베이스기판(Cu body), C 및 C'(340a, 340b)은 트렌치 깊이, D(350)는 절단스트리트 두께(Sawing street thickness), E 및 E'(310a, 310b)는 포스트(Cu post), G 및 G'(330a, 330b)는 절단스트리트, H(360)는 Cu 포스트를 도시한다.
본 발명의 바람직한 일 실시예에서는 웨이퍼 레벨 패키지의 캐리어를 도 3 의 일 실시예와 같은 리드 프레임을 이용하여 제작함으로써, 메모리 칩에서 발생하는 열을 PCB보다 더 높은 효율로 배출이 가능하다. 본 발명의 바람직한 일 실시예에서는 Cu 등의 전도성 소재를 이용하여 베이스기판을 제작함으로 PCB 보다 높은 효율로 열을 배출할 수 있다.
이를 위해, 본 발명의 바람직한 일 실시예에서는 베이스기판의 상면을 제 1 하프에칭하는 과정(도 1, S120)에서 B(302)의 높이가 A(301)의 높이보다 높게 제작하여, B의 체적을 크게 함으로써 열전도율을 높일 수 있다.
본 발명의 바람직한 일 실시예에서는, 제 1 하프에칭 과정에서 C'(340a)의 높이가 A(301)의 높이보다 크게 제작하여 절단시 절단 블레이드의 마모를 줄이고, Cu를 절단할 때 발생하는 절단 버어를 감소시켜 외관상의 품질을 향상시킬 수 있다.
본 발명의 바람직한 일 실시예에서는, G 및 G'(330a, 330b)로 형성되는 절단스트리트의 체적을 감소시켜 절단버어를 줄이기 위해, 제 1 하프 에칭 과정에서 DFR 베리어를 활용하여 A(301)와 C'(340a)의 에칭 깊이를 상이하게 할 수 있다.
본 발명의 또 다른 일 실시예에서는 바디 B(320) 부분의 열전도율을 높이기 위하여 A(301)부분에 Cu 포스트를 더 추가할 수 있다.
본 발명의 또 다른 일 실시예에서는, 베이스기판의 하면을 제 2 하프 에칭하는 과정에서 절단 버어를 추가로 감소시키기 위하여 C(340b) 부분을 제 2 하프에칭하여 D(350) 값을 최소화 시키거나 또는 수지(Resin)만 존재하도록 제 2 하프에칭을 수행할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
A(301): 수지(Resin body)
B(302): 베이스기판(Cu body)
C 및 C'(340a, 340b): 트렌치 깊이
D(350): 절단스트리트 두께
E 및 E'(310a, 310b), H(360): 포스트(Cu post)
G 및 G'(330a, 330b): 절단스트리트

Claims (13)

  1. WLP(Wafer Level Package)의 캐리어(Carrier)를 리드 프레임으로 제작하는 방법에 있어서, 상기 리드 프레임은
    전도성 소재의 베이스기판의 상면에 제 1 하프 에칭하여 트렌치(trench) 및 포스트(post)를 형성하는 단계;
    상기 제 1 하프 에칭한 면에 절연성 소재의 수지를 충전하는 단계;
    상기 트렌치의 상면과 상기 수지의 상면이 동일 레벨(level)을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및
    상기 베이스기판의 하면에 제 2 하프 에칭하는 단계;로 제조되고,
    상기 베이스기판의 높이는 상기 포스트의 높이보다 높게 제작되어 상기 베이스기판의 체적을 크게 하여 열전도율을 높이고, 또한 상기 트렌치의 높이는 상기 포스트의 높이보다 크게 제작되어 절단 버어를 감소시키며, 상기 베이스기판의 하면에 메모리 칩이 부착되고, 상기 제 1 하프 에칭 및 상기 제 2 하프 에칭을 통해 상기 베이스 기판은 관통되지 않는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    절단 버어(sawing burr)를 감소시키도록 상기 제 1 하프 에칭을 수행하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    절단 버어(sawing burr)를 감소시키도록 상기 제 2 하프 에칭을 수행하는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서,
    상기 메모리 칩이 부착되는 부위에 대응되는 위치의 상기 베이스기판의 상면과 상기 메모리 칩이 부착되지 않는 부위에 대응되는 위치의 상기 베이스기판의 상면의 에칭 식각량을 상이하게 하여 절단 버어(sawing burr)를 감소시키는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 제 2 하프 에칭을 통해
    상기 메모리가 부착되지 않는 부위를 식각하여 절단 버어(sawing burr)를 더 감소시키는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 제 1 하프 에칭을 통해
    상기 트렌치(trench) 내부의 에칭 식각량과 절단스트리트의(Sawing street)의 에칭 식각량을 상이하게 하여 반도체 패키지간의 절단 버어(sawing burr)를 감소시키는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서,
    상기 제 1 하프 에칭을 통해 형성된 상기 절단스트리트에 실질적으로 대응하는 상기 베이스기판의 하면 부위를 상기 제 2 하프 에칭을 통해 식각하여 절단 버어(sawing burr)를 더 감소시키는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    DFR(Dry Film Resist) 베리어(barrier)를 이용하여
    절단스트리트 부분의 DFR패턴은 모두 오픈하고, 상기 베이스기판의 상면에서 상기 절단스트리트 부분외의 일정 부분에 대한 DFR패턴은 부분적으로 오픈하여 에칭 식각량을 상이하게 하는 것을 특징으로 하는 방법.
  9. WLP(Wafer Level Package)의 캐리어(Carrier)를 리드 프레임으로 제작하는 방법에 있어서, 상기 리드 프레임은
    전도성 소재의 베이스기판의 상면에 제 1 하프 에칭하여 트렌치(trench) 및 포스트(post)를 형성하는 단계;
    상기 제 1 하프 에칭한 면에 절연성 소재의 수지를 충전하는 단계;
    상기 트렌치의 상면과 상기 트렌치의 상면과 상기 수지의 상면이 동일 레벨(level)을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 및
    상기 베이스기판의 하면에 제 2 하프 에칭하는 단계;를 포함하는 방법을 통해 제조되고, 그리고,
    상기 베이스기판의 높이는 상기 포스트의 높이보다 높게 제작되어 상기 베이스기판의 체적을 크게 하여 열전도율을 높이고, 또한 상기 트렌치의 높이는 상기 포스트의 높이보다 크게 제작되어 절단 버어를 감소시키며, 또한
    상기 제 1 하프 에칭은 DFR(Dry Film Resist) 베리어(barrier)를 이용하여 절단 버어(Sawing burr)가 감소되도록 수행되고, 상기 제 1 하프 에칭 및 상기 제 2 하프 에칭을 통해 상기 베이스 기판은 관통되지 않는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 베이스기판의 하면에 메모리 칩이 부착되는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    절단스트리트 부분의 DFR패턴은 모두 오픈하고, 상기 베이스기판의 상면에서 상기 절단스트리트 부분외의 일정 부분에 대한 DFR패턴은 부분적으로 오픈하여 에칭 식각량을 상이하게 하는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서, 상기 제 2 하프 에칭은
    절단 스트리트의 두께를 감소시켜 절단 버어가 감소되도록 수행되는 것을 특징으로 하는 방법.
  13. 제 9 항에 있어서, 상기 포스트는
    Cu 포스트인 것을 특징으로 하는 방법.





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