KR20230040028A - 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지 - Google Patents

반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지 Download PDF

Info

Publication number
KR20230040028A
KR20230040028A KR1020210123112A KR20210123112A KR20230040028A KR 20230040028 A KR20230040028 A KR 20230040028A KR 1020210123112 A KR1020210123112 A KR 1020210123112A KR 20210123112 A KR20210123112 A KR 20210123112A KR 20230040028 A KR20230040028 A KR 20230040028A
Authority
KR
South Korea
Prior art keywords
trench
resin
semiconductor package
base substrate
disposed
Prior art date
Application number
KR1020210123112A
Other languages
English (en)
Other versions
KR102531703B1 (ko
Inventor
윤동진
강성일
배인섭
서석규
편동영
Original Assignee
해성디에스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 해성디에스 주식회사 filed Critical 해성디에스 주식회사
Priority to KR1020210123112A priority Critical patent/KR102531703B1/ko
Priority to TW111128982A priority patent/TWI830321B/zh
Priority to US17/930,112 priority patent/US20230080101A1/en
Priority to CN202211088601.3A priority patent/CN115810608A/zh
Publication of KR20230040028A publication Critical patent/KR20230040028A/ko
Application granted granted Critical
Publication of KR102531703B1 publication Critical patent/KR102531703B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Pressure Sensors (AREA)

Abstract

반도체 패키지 기판, 그의 제조방법, 및 반도체 패키지를 제공한다. 본 발명의 일 실시예는, 하면에 제1트렌치를 구비하고, 상면에 제2트렌치 및 제3트렌치를 구비하며 회로 패턴을 이루는 전도성 소재의 베이스 기판; 상기 제1트렌치에 배치된 제1수지; 및 상기 제2트렌치 및 제3트렌치에 배치된 제2수지;를 포함하며, 상기 제2트렌치는 상기 제1수지를 적어도 일부 노출하는, 반도체 패키지 기판을 제공한다.

Description

반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지 {Semiconductor package substrate and method for manufacturing the same, Semiconductor package}
본 발명의 실시예들은 반도체 패키지 기판 및 반도체 패키지 기판의 제조 방법 및 반도체 패키지에 관한 것이다.
반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다. 반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.
이에 근래에는 이러한 반도체 패키지 기판의 제조공정의 단순화 등을 위해서 전도성 베이스 기판에 절연성 물질을 충진하는 것으로 반도체 패키지 기판을 제조하는 방법이 도입되고 있다.
본 발명의 실시예들은 공정이 단순하면서도 신뢰성이 우수한 반도체 패키지 기판 및 그 제조방법, 반도체 패키지를 제공하고자 한다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예는, 하면에 제1트렌치를 구비하고, 상면에 제2트렌치 및 제3트렌치를 구비하며 회로 패턴을 이루는 전도성 소재의 베이스 기판; 상기 제1트렌치에 배치된 제1수지; 및 상기 제2트렌치 및 제3트렌치에 배치된 제2수지;를 포함하며, 상기 제2트렌치는 상기 제1수지를 적어도 일부 노출하는, 반도체 패키지 기판을 제공한다.
일 실시예에 있어서, 상기 베이스 기판의 상면에는 반도체칩이 실장되는 실장부를 포함하며, 상기 제3트렌치는 상기 제2트렌치보다 상기 실장부와 더 멀게 배치되며, 제3트렌치의 폭은 상기 제2트렌치의 폭보다 크게 구비될 수 있다.
일 실시예에 있어서, 상기 제1수지와 상기 제2수지는 동일한 종류의 수지로 이루어질 수 있다.
일 실시예에 있어서, 상기 베이스 기판의 상면에 배치된 제4트렌치;를 더 포함하며, 상기 제4트렌치는 컷팅라인을 따라 배치될 수 있다.
일 실시예에 있어서, 상기 제4트렌치에는 상기 제2수지가 배치될 수 있다.
본 발명의 다른 실시예는, 전도성 소재의 베이스 기판의 하면에 제1트렌치를 형성하는 단계; 상기 제1트렌치에 제1수지를 충진하는 단계; 상기 베이스 기판의 상면에 제2트렌치 및 제3트렌치를 형성하는 단계; 및 상기 제2트렌치 및 상기 제3트렌치에 제2수지를 충진하는 단계;를 포함하며, 상기 제2트렌치는 상기 제1수지를 적어도 일부 노출하도록 형성하는, 반도체 패키지 기판의 제조방법을 제공한다.
일 실시예에 있어서, 상기 베이스 기판의 상면에는 반도체칩이 실장되는 실장부를 포함하며, 상기 제3트렌치는 상기 제2트렌치보다 상기 실장부와 더 멀게 배치되며, 제3트렌치의 폭은 상기 제2트렌치의 폭보다 크게 구비될 수 있다.
일 실시예에 있어서, 상기 제1수지와 상기 제2수지는 동일한 종류의 수지로 이루어질 수 있다.
일 실시예에 있어서, 상기 베이스 기판의 상면에 배치된 제4트렌치;를 더 포함하며, 상기 제4트렌치는 컷팅라인을 따라 배치될 수 있다.
일 실시예에 있어서, 상기 베이스 기판의 하면에 배치된 제5트렌치;를 더 포함하며, 상기 제5트렌치는 상기 제4트렌치와 중첩하여 배치될 수 있다.
본 발명의 또 다른 실시예는, 하면에 제1트렌치를 구비하고, 상면에 제2트렌치 및 제3트렌치를 구비하며 회로 패턴을 이루는 전도성 소재의 베이스 기판; 상기 제1트렌치에 배치된 제1수지; 상기 제2트렌치 및 제3트렌치에 배치된 제2수지; 상기 베이스 기판의 상면에 배치된 반도체칩; 상기 반도체칩을 커버하며, 상기 베이스 기판과 접합되는 접합부를 구비한 커버;를 구비하며, 상기 접합부는 상기 제3트렌치에 배치된 상기 제2수지와 접착된, 반도체 패키지를 제공한다.
일 실시예에 있어서, 상기 접합부와 상기 제2수지 사이에는 접착부재;가 더 배치될 수 있다.
일 실시예에 있어서, 상기 제3트렌치의 폭은 상기 제2트렌치의 폭보다 크게 구비될 수 있다.
일 실시예에 있어서, 상기 제1수지와 상기 제2수지는 동일한 종류의 수지로 이루어질 수 있다.
일 실시예에 있어서, 상기 베이스 기판의 가장자리에 구비된 제4트렌치;를 더 포함하며, 상기 제4트렌치에는 상기 제2수지가 배치될 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 따른 반도체 패키지 기판 및 반도체 패키지는 베이스 기판의 양측에 수지가 충진되어 있는 바, 열 변형이 최소화될 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 패키지 기판 및 반도체 패키지는 커버와 접착되는 영역에 수지가 배치되는 바, 커버와의 접착력이 증가할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 대한 반도체 패키지 기판의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 대한 반도체 패키지의 개략적인 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시에에 따른 반도체 패키지 기판의 제조 방법을 순차적으로 나타낸 단면도이다.
도 9는 본 발명의 일 실시예에 대한 반도체 패키지 기판의 개략적인 단면도이다.
도 10은 본 발명의 일 실시예에 대한 반도체 패키지 기판의 개략적인 단면도이다.
도 11은 도 9의 반도체 패키지 기판에 반도체칩이 실장된 후 반도체 패키지을 형성되는 과정을 간략하게 도시한 단면도이다.
본 실시예들은 다양한 변환을 가할 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 실시예들의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 내용들을 참조하면 명확해질 것이다. 그러나 본 실시예들은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 이하의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 제1,제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징,또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위(또는 상)에 또는 아래(하)에 있다고 할 때, 다른 부분의 바로 위 또는 아래에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 위 및 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 이하의 실시예는 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 대한 반도체 패키지 기판의 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 대한 반도체 패키지 기판(100)은 전도성 소재로 이루어진 베이스 기판(110)의 하면(110a)과 상면(110b)에 각각 절연성 소재로 이루어진 제1수지(120, resin), 및 제2수지(130)가 충진되어 있다.
여기서, 베이스 기판(110)의 상면(110b)이란, 반도체 패키지 기판(100)을 사용하여 반도체 패키지를 제조하였을 때, 반도체칩이 구비되는 쪽을 지칭할 수 있으며, 하면(110a)은 상대적으로 상면(110b)의 반대쪽 면을 지칭할 수 있다.
베이스 기판(110)은 반도체 패키지 기판(100)의 일부를 이루며, 가공 후에는 반도체칩이 장착되는 실장부(MP), 배선 패턴, 외부와 연결되는 단자부 등의 회로 패턴을 이룰 수 있다.
베이스 기판(110)은 전기 전도성의 소재로 이루어지고, 평판 형상을 가질 수 있다. 베이스 기판(110)은, Cu, Fe 등의 단일 소재로 이루어질 수 있고, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등의 구리 합금, Fe-Ni, Fe-Ni-Co 등의 철 합금 등의 다양한 소재로 이루어질 수 있다. 또한, 베이스 기판(110)의 소재로 상용의 리드 프레임 소재가 적용될 수도 있다.
베이스 기판(110)의 하면(110a)에는 제1트렌치(111, trench)가 구비되며, 베이스 기판(110)의 상면(110b)에는 제2트렌치(112) 및 제3트렌치(113)가 구비될 수 있다. 베이스 기판(110) 중 제1 내지 제3 트렌치(111~113)가 형성되지 않고, 제1수지(120) 및 제2수지(130)으로 덮이지 않아 노출되는 부분은 반도체칩이나 외부 회로 기판과의 전기적 연결을 위한 단자의 기능을 수행할 수 있다.
제1트렌치(111)는 베이스 기판(110)의 하면(110a)에서 상면(110b) 방향으로 형성된 홈을 의미할 수 있다. 제1트렌치(111)는 베이스 기판(110)을 관통하지 않는 바, 제1트렌치(111)의 깊이는 베이스 기판(110)의 두께보다 작게 구비될 수 있다.
제1수지(120)는 제1트렌치(111)에 배치될 수 있다. 즉, 제1수지(120)는 제1트렌치(111)의 내부를 채울 수 있다. 제1수지(120)는 베이스 기판(110)과 함께 반도체 패키지 기판(100)을 이룬다. 제1수지(120)는 베이스 기판(110)을 보호하며, 베이스 기판(110)의 강도를 유지하는 역할을 할 수 있다.
제1수지(120)는 열 가소성 수지 또는 열 경화성 수지가 적용될 수 있다. 일부 실시예에서, 제1수지(120)는 열팽창을 최소화하기 위해 실리카가 80~90%이상 함유될 수 있다. 제1수지(120)의 충전은 액상의 수지물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다.
제2트렌치(112) 및 제3트렌치(113)는 베이스 기판(110)의 상면(110b)에서 하면(110a) 방향으로 형성된 홈을 의미할 수 있다. 제2트렌치(112)는 상기 제1수지(120)의 일부를 노출시킬 수 있다. 반면, 제3트렌치(113)은 상기 제1수지(120)를 노출시키지 않을 수 있다.
베이스 기판(110)의 상면(110b)에는 반도체칩이 실장될 실장부(MP)가 배치될 수 있다. 제2트렌치(112)는 상기 실장부(MP)와 가깝게 배치되며, 제3트렌치(113)는 제2트렌치(112) 보다 상기 실장부(MP)와 더 멀게 배치될 수 있다. 제3트렌치(113)의 폭 및/또는 깊이는 상기 제2트렌치(112)의 폭 및/또는 깊이보다 크게 구비될 수 있다. 여기서, 폭은 트렌치를 평면상 볼 때 가장 짧게 건너지른 거리를 의미할 수 있다.
제2트렌치(112) 및 제3트렌치(113)에는 제2수지(130)가 배치될 수 있다. 즉, 제2수지(130)는 제2트렌치(112) 및 제3트렌치(113)의 내부를 채울 수 있다. 제2수지(130)는 베이스 기판(110)과 함께 반도체 패키지 기판(100)을 이룬다. 제2수지(130)는 베이스 기판(110)을 보호하며, 베이스 기판(110)의 강도를 유지하는 역할을 할 수 있다.
제2트렌치(112)에 채워진 제2수지(130)은 회로 패턴들 사이에 배치되는 바, 회로 패턴들 사이를 전기적으로 절연하는 역할을 할 수 있다. 제2트렌치(112)는 제1수지(120)의 일부가 노출되도록 형성될 수 있다. 이에 따라, 베이스 기판(110)에 형성된 회로 패턴들이 서로 절연될 수 있다. 제2트렌치(112) 내부를 채우는 제2수지(130)는 제1수지(120)와 접촉될 수 있다.
제3트렌치(113)에 채워진 제2수지(130)는 추후에 반도체칩을 보호하는 커버와 연결되어 접착력을 높이는 역할을 할 수 있다.
제2수지(130)은 제1수지(120)와 동일한 물질로 형성될 수 있다. 예컨대, 제2수지(130)은 열 가소성 수지 또는 열 경화성 수지가 적용될 수 있다. 일부 실시예에서, 제2수지(130)는 열팽창을 최소화하기 위해 실리카가 80~90%이상 함유될 수 있다. 제2수지(130)의 충전은 액상의 수지물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다.
제1수지(120)와 제2수지(130)는 동일한 종류의 수지로 이루어지는 경우, 베이스 기판(110)의 양면 측에 배치되는 수지가 동일한 종류로 이루어져 있어 반도체 패키지 기판(100)의 양면 측의 열팽창계수의 차이가 발생하지 않으므로, 반도체 패키지 기판(100)의 휘어짐을 보다 효과적으로 방지할 수 있다.
도 2는 도 1의 반도체 패키지 기판에 반도체칩이 실장된 반도체 패키지(10)를 나타낸 단면도이다. 도 2에 있어서, 도 1과 동일한 참조부호는 동일한 부재를 나타내는 바, 이들의 중복 설명은 생략한다.
도 2를 참조하면, 반도체 패키지(10)는 반도체 패키지 기판(100)에 실장된 반도체칩(200) 및 상기 반도체칩(200)을 커버하는 커버(300)을 포함한다. 커버(300)는 상기 반도체 패키지 기판(100)과 접착되는 접합부(310)를 구비할 수 있다.
반도체 패키지 기판(100)의 베이스 기판(110)은 하면(110a)에 제1트렌치(111)를 구비하며, 상기 제1트렌치(111)에는 제1수지(120)가 채워질 수 있다. 또한, 베이스 기판(110)은 상면(110b)에 제2트렌치(112) 및 제3트렌치(113)를 구비하며, 제2트렌치(112) 및 제3트렌치(113)에는 제2수지(130)가 채워질 수 있다.
반도체칩(200)은 베이스 기판(110)의 상면(110b)에 구비된 실장부(MP)에 실장될 수 있다. 이 때, 반도체칩(200)이 실장되는 부분을 다이 패드라고 할 수 있다. 반도체칩(200)은 와이어(250)에 의해서 베이스 기판(110) 중 리드 영역과 연결될 수 있다. 와이어(250)의 일측은 반도체칩(200)에 부착되며, 와이어(250)의 타측은 베이스 기판(110)의 상면(110b) 중 리드 영역에 연결될 수 있다.
커버(300)는 반도체칩(200)을 습기 등 외기 및 기계적 충격에서 보호하는 동시에 전자파를 차단하는 역할을 할 수 있다. 커버(300)는 금속으로 구비될 수 있다.
커버(300)는 반도체칩(200)의 상면 및 측면을 감싸는 형상으로 구비될 수 있다. 커버(300)는 반도체칩(200)이 수용될 수 있는 수용부 및 반도체 패키지 기판(100)과 접착되는 접합부(310)을 구비할 수 있다. 커버(300)의 접합부(310)는 반도체 패키지 기판(100)의 제3트렌치(113)에 대응하여 배치될 수 있다. 접합부(310)는 제3트렌치(113)에 배치된 제2수지(130)과 접합될 수 있다.
일부 실시예에서, 접합부(310)과 제2수지(130) 사이에는 접착부재(320)이 더 배치될 수 있다. 접착부재(320)는 에폭시 수지로 구비될 수 있다.
본원의 베이스 기판(110)은 전도성 소재로 구비되는 바, 베이스 기판(110)과 커버(300)를 접착부재(320)를 통해 접착하는 경우 접착력이 약할 수 있다.
본 실시예에 있어서는, 커버(300)의 접합부(310)가 제3트렌치(113)에 대응하도록 배치되고, 커버(300)의 접합부(310)가 제3트렌치(113)에 배치된 제2수지(130)와 접착부재(320)을 통해 접착되는 바, 커버(300)가 안정적으로 베이스 기판(110)에 부착될 수 있다.
또한, 본 실시예에 따른, 반도체 패키지 기판(100)은 베이스 기판(110)의 하측 및 상측에 제1수지(120) 및 제2수지(130)가 충진되어 있어, 반도체 패키지 기판(100)이 열 팽창 및 열 수축 등에 의해 뒤틀리는 것이 방지되는 바, 반도체칩(200)이 안정적으로 실장될 수 있다.
한편, 다른 실시예로서, 커버(300)의 접합부(310)에 대응하는 영역에 제3트렌치(113)가 구비되지 않고, 상기 접합부(310)에 대응하여 고상의 테이프 형태의 제2수지(130)만 배치될 수 있다.
도 3 내지 도 8은 본 발명의 일 실시예에 의한 반도체 패키지 기판(100)을 제조하는 공정을 순차적으로 도시한 개략적인 단면도이다.
먼저, 도 3에 도시된 바와 같이, 베이스 기판(110)을 준비한다. 베이스 기판(110)은 전기 전도성 소재로 구비된다. 베이스 기판(110)은 Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금, Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금 등을 포함할 수 있다. 베이스 기판(110)은 반도체칩이 실장될 면인 상면(110b) 및 그 반대면인 하면(110a)를 구비한다. 일부 실시예에 있어서, 상기 베이스 기판(110)의 두께는 0.1mm 내지 0.3mm 일 수 있다.
그 다음, 베이스 기판(110)의 하면(110a)을 가공하여, 도 4에 도시된 바와 같이 제1트렌치(111)를 형성한다. 여기서, 트렌치(trech)라 함은, 베이스 기판(110)을 완전히 관통하지 않는다는 것을 의미한다.
베이스 기판(110)의 하면(110a)을 가공하는 방법은 에칭의 방법을 사용할 수 있다. 일 실시예에서, 에칭 방법은 습식 에칭이 적용될 수 있다. 에칭 방법의 구체적인 예를 들면, 감광성 소재의 드라이 필름 레지스트를 베이스 기판(110)의 하면(110a)에 배치하고, 드라이 필름 레지스트를 노광, 현상하여, 드라이 필름 레지스트로 레지스트 패턴을 형성한다. 이어, 염화동 또는 염화철과 같은 에칭액을 스프레이 분사법을 사용하여 베이스 기판(110)을 식각함으로써 제1트렌치(111)를 형성할 수 있다.
제1트렌치(111)의 깊이는 베이스 기판(110)의 두께의 대략 50% 내지 90% 일 수 있다. 일부 실시예에서, 제1트렌치(111)의 깊이는 약 70um 내지 200um으로 형성할 수 있다. 제1트렌치(111)의 깊이는 추후 공정에 있어서 반도체 패키지 기판의 핸들링 용이성 및 상면(110b) 패터닝의 공정 조건 등을 고려하여 조절될 수 있다.
그 다음, 도 5에 도시된 바와 같이, 제1트렌치(111)에 제1수지(120)을 도포하여 배치한다.
제1수지(120)는 전기적으로 도통되지 않는 절연성 소재로 이루어진 것이면 충분하다. 예컨대 제1수지(120)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 제1수지(120)는 액상 수지일 수 있다. 또는, 제1수지(120)는 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다. 일 실시예에 있어서, 제1수지(120)는 도포 후 경화 공정을 통해서 경화될 수 있다. 경화 공정은 오븐 또는 적외선 히터를 통해서 수행될 수 있다.
제1수지(120)는 도 5에 도시된 바와 같이, 제1트렌치(111)에 위치하는 부분 뿐만 아니라 하면의 일부를 덮는 부분이 존재하도록 형성될 수 있다. 그 경우 레이저 공정, 브러싱 공정, 연마 공정, 에칭 공정 등으로, 도 6에 도시된 바와 같이, 베이스 기판(110)의 하면(110a)을 노출시킬 수 있다. 이에 따라, 제1수지(120)는 제1트렌치(111) 내부에만 위치하도록 할 수 있다.
제1트렌치(111) 내부에 제1수지(120)을 충진하기에 앞서서 제1트렌치(111)의 내면을 거칠게 하는 러프(rough) 공정이 수행될 수 있다. 이를 통해, 베이스 기판(110)과 제1수지(120) 사이의 접합력일 높일 수 있다. 베이스 기판(110)의 제1트렌치(111)의 내면을 거칠게 하기 위해 플라즈마 처리, 자외선 처리, 또는 과수황산계 용액을 이용할 수 있으며, 이 경우 베이스 기판(110)의 제1트렌치(111)의 내면의 거칠기는 150nm 이상이 되도록 할 수 있다(rms).
그 다음, 도 7에 도시된 바와 같이, 베이스 기판(110)의 상면(110b)를 가공하여 제2트렌치(112) 및 제3트렌치(113)을 형성한다.
베이스 기판(110)의 상면(110b)을 가공하는 방법은 에칭의 방법을 사용할 수 있다. 일 실시예에서, 에칭 방법은 습식 에칭이 적용될 수 있다. 에칭 방법의 구체적인 예를 들면, 감광성 소재의 드라이 필름 레지스트를 베이스 기판(110)의 상면(110b)에 배치하고, 드라이 필름 레지스트를 노광, 현상하여, 드라이 필름 레지스트로 레지스트 패턴을 형성한다. 이어, 염화동 또는 염화철과 같은 에칭액을 스프레이 분사법을 사용하여 베이스 기판(110)을 식각함으로써 제2트렌치(112) 및 제3트렌치(113)을 형성할 수 있다.
일부 실시예에서, 제2트렌치(112)의 폭과 깊이는 제3트렌치(113)의 폭과 깊이와 다르게 구비될 수 있다. 예컨대, 제3트렌치(113)의 폭과 깊이가 제2트렌치(112)의 폭과 깊이보다 크게 구비될 수 있다. 제3트렌치(113)의 폭과 깊이는 추후에 제3트렌치(113)에 대응하여 배치될 커버(300, 도 2 참조)의 접합부의 크기를 고려하여 정해질 수 있다.
한편, 제2트렌치(112) 중 일부는 제1수지(120)가 베이스 기판(110)의 상부로 노출되도록 형성될 수 있다. 이에 따라, 베이스 기판(110)의 상면에는 서로 절연된 회로 패턴들이 형성될 수 있다. 제3트렌치(113)은 커버(300)의 접합부가 배치될 위치에 형성될 수 있다. 제3트렌치(113)은 반도체칩(200, 도 2 참조)의 실장부(MP)를 중심으로 그 주위를 둘러싸도록 배치될 수 있다. 제3트렌치(113)은 제2트렌치(112) 보다 외곽에 배치될 수 있다.
그 다음, 도 8에 도시된 바와 같이, 제2트렌치(112) 및 제3트렌치(113)에 제2수지(130)을 도포하여 충진한다.
제2수지(130)는 전기적으로 도통되지 않는 절연성 소재로 이루어진 것이면 충분하다. 예컨대 제2수지(130)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 제2수지(130)는 액상 수지일 수 있다. 또는, 제2수지(130)는 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다. 일 실시예에 있어서, 제2수지(130)는 도포 후 경화 공정을 통해서 경화될 수 있다. 경화 공정은 오븐 또는 적외선 히터를 통해서 수행될 수 있다.
제2수지(130)는 제2트렌치(112) 및 제3트렌치(113)에 위치하는 부분 뿐만 아니라 상면(110b)의 일부를 덮는 부분이 존재하도록 형성될 수 있다. 그 경우 레이저 공정, 브러싱 공정, 연마 공정, 에칭 공정 등으로, 베이스 기판(110)의 상면(110b)을 노출시킬 수 있다. 이에 따라, 제2수지(130)는 제2트렌치(112) 및 제3트렌치(113) 내부에만 위치할 수 있다.
제2트렌치(112) 및 제3트렌치(113) 내부에 제2수지(130)을 충진하기에 앞서서 제2트렌치(112) 및 제3트렌치(113)의 내면을 거칠게 하는 러프(rough) 공정이 수행될 수 있다. 이를 통해, 베이스 기판(110)과 제2수지(130) 사이의 접합력을 높일 수 있다. 상기 러프 공정은 플라즈마 처리, 자외선 처리, 또는 과수황산계 용액을 이용할 수 있으며, 이 경우 베이스 기판(110)의 제2트렌치(112) 및 제3트렌치(113)의 내면의 거칠기는 150nm 이상이 되도록 할 수 있다(rms).
한편, 베이스 기판(110) 중 제1수지(120) 및 제2수지(130)로 덮이지 않아 노출되는 부분은 반도체칩이나 외부 회로 기판과의 전기적 연결을 위한 단자의 기능을 수행할 수 있다. 따라서, 상기 노출 부분에는 추가적인 공정을 수행할 수 있다. 예를 들면, 베이스 기판(110)의 하면(110a) 및 상면(110b)의 적어도 일부에는 Au, Pd 등을 이용해 도금하거나, OSP(organic solderbility preservative) 코팅을 수행하여 차후 공정에서 솔더 접착력을 높일 수 있다.
도 3 내지 도 8에 있어서는 반도체 패키지 기판(100)의 일부만을 도시하고 있어 평판 형상으로 된 것으로 도시하고 있으나, 본 발명의 실시예는 반도체 패키지 기판(100)이 릴 타입(reel type)으로 감겨져서 제조되는 공법에 있어서도 적용가능함은 물론이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 반도체 패키지 기판(101)을 개략적으로 나타낸 단면도이다. 도 9 및 10에 있어서, 도 1과 동일한 참조부호는 동일한 부재를 나타내는 바, 이들의 중복 설명은 생략한다.
도 9를 참조하면, 반도체 패키지 기판(101)은 복수의 반도체 패키지 기판(100)이 연결되어 구비될 수 있다. 상기 반도체 패키지 기판(101)은 복수의 반도체 패키지 기판(100)들이 일체로 형성된 후, 추후에 컷팅라인(CL)을 따라 컷팅됨으로써 복수의 반도체 패키지 기판(100) 각각으로 분리될 수 있다.
본 실시예에 따른 반도체 패키지 기판(101)은 상기 컷팅라인(CL)에 대응하도록 베이스 기판(110)의 상면(110b)에 제4트렌치(114)가 더 구비될 수 있다. 제4트렌치(114)는 베이스 기판(110)의 상면(110b)에서 하면(110a) 방향으로 형성된 홈일 수 있다.
일 실시예에서, 상기 제4트렌치(114)에는 제2수지(130)가 도포되어 배치될 수 있다. 이에 따라, 컷팅 공정에 사용하는 Sawing 블레이드의 마모를 최소화할 수 있다.
한편, 컷팅라인(CL)에 대응하도록 베이스 기판(110)의 하면(110a)에는 제5트렌치(115)가 구비될 수 있다. 제5트렌치(115)는 베이스 기판(110)의 하면(110a)에서 상면(110b) 방향으로 형성된 홈일 수 있다. 제5트렌치(115)는 제4트렌치(114)와 중첩되어 배치될 수 있다.
제5트렌치(115)에는 도 9와 같이 제1수지(120)가 배치되거나, 도 10과 같이 제1수지(120)는 배치되지 않을 수 있다. 이에 따라, 컷팅부분의 베이스 기판(110)의 두께가 얇게 구비되어 컷팅을 용이하게 할 수 있는 장점이 있다.
도 11은 도 9의 반도체 패키지 기판에 반도체칩이 실장된 후 반도체 패키지을 형성되는 과정을 간략하게 도시한 단면도이다.
도 11을 참조하면, 먼저, 반도체 패키지 기판(101)에 복수의 반도체칩(200)을 실장하고, 와이어 본딩을 수행한다. 그 다음, 복수의 반도체칩(200)을 각각 커버하는 커버(300)를 반도체 패키지 기판(101)에 부착한다.
상기 커버(300)는 접합부(310)을 구비하며, 상기 접합부(310)는 반도체 패키지 기판(101)의 제3트렌치(113)에 대응하여 배치된다, 상기 제3트렌치(113)에는 제2수지(130)가 배치될 수 있다. 접합부(310)와 제2수지(130) 사이에는 접착부재(320)가 배치될 수 있다.
한편, 복수의 반도체칩(200) 사이, 또는 커버(300) 사이에는 컷팅라인(CL)이 배치된다. 상기 컷팅라인(CL)에 대응하도록 제4트렌치(114)가 구비될 수 있으며, 상기 제4트렌치(114)에는 제2수지(130)이 충진될 수 있다.
커버(300)를 부착한 이후에 컷팅라인(CL)을 따라서 반도체 패키지 기판(101)을 절단하여 각각의 반도체 패키지(10)로 분리하여, 반도체 패키지(10)를 완성할 수 있다.
본 발명의 일 측면들은 첨부된 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
100, 101: 반도체 패키지 기판
111, 112, 113, 114, 115: 제1~제5 트렌치
110: 제1수지
120: 제2수지
10: 반도체 패키지
200: 반도체칩
300: 커버

Claims (15)

  1. 하면에 제1트렌치를 구비하고, 상면에 제2트렌치 및 제3트렌치를 구비하며 회로 패턴을 이루는 전도성 소재의 베이스 기판;
    상기 제1트렌치에 배치된 제1수지; 및
    상기 제2트렌치 및 제3트렌치에 배치된 제2수지;를 포함하며,
    상기 제2트렌치는 상기 제1수지를 적어도 일부 노출하는, 반도체 패키지 기판.
  2. 제1항에 있어서,
    상기 베이스 기판의 상면에는 반도체칩이 실장되는 실장부를 포함하며,
    상기 제3트렌치는 상기 제2트렌치보다 상기 실장부와 더 멀게 배치되며,
    제3트렌치의 폭은 상기 제2트렌치의 폭보다 크게 구비된, 반도체 패키지 기판.
  3. 제1항에 있어서,
    상기 제1수지와 상기 제2수지는 동일한 종류의 수지로 이루어지는, 반도체 패키지 기판.
  4. 제1항에 있어서,
    상기 베이스 기판의 상면에 배치된 제4트렌치;를 더 포함하며,
    상기 제4트렌치는 컷팅라인을 따라 배치된, 반도체 패키지 기판.
  5. 제4항에 있어서,
    상기 제4트렌치에는 상기 제2수지가 배치된, 반도체 패키지 기판.
  6. 전도성 소재의 베이스 기판의 하면에 제1트렌치를 형성하는 단계;
    상기 제1트렌치에 제1수지를 충진하는 단계;
    상기 베이스 기판의 상면에 제2트렌치 및 제3트렌치를 형성하는 단계; 및
    상기 제2트렌치 및 상기 제3트렌치에 제2수지를 충진하는 단계;를 포함하며,
    상기 제2트렌치는 상기 제1수지를 적어도 일부 노출하도록 형성하는, 반도체 패키지 기판의 제조방법.
  7. 제6항에 있어서,
    상기 베이스 기판의 상면에는 반도체칩이 실장되는 실장부를 포함하며,
    상기 제3트렌치는 상기 제2트렌치보다 상기 실장부와 더 멀게 배치되며,
    제3트렌치의 폭은 상기 제2트렌치의 폭보다 크게 구비된, 반도체 패키지 기판의 제조방법.
  8. 제6항에 있어서,
    상기 제1수지와 상기 제2수지는 동일한 종류의 수지로 이루어지는, 반도체 패키지 기판의 제조방법.
  9. 제6항에 있어서,
    상기 베이스 기판의 상면에 배치된 제4트렌치;를 더 포함하며,
    상기 제4트렌치는 컷팅라인을 따라 배치된, 반도체 패키지 기판의 제조방법.
  10. 제9항에 있어서,
    상기 베이스 기판의 하면에 배치된 제5트렌치;를 더 포함하며,
    상기 제5트렌치는 상기 제4트렌치와 중첩하여 배치된, 반도체 패키지 기판의 제조방법.
  11. 하면에 제1트렌치를 구비하고, 상면에 제2트렌치 및 제3트렌치를 구비하며 회로 패턴을 이루는 전도성 소재의 베이스 기판;
    상기 제1트렌치에 배치된 제1수지;
    상기 제2트렌치 및 제3트렌치에 배치된 제2수지;
    상기 베이스 기판의 상면에 배치된 반도체칩;
    상기 반도체칩을 커버하며, 상기 베이스 기판과 접합되는 접합부를 구비한 커버;를 구비하며,
    상기 접합부는 상기 제3트렌치에 배치된 상기 제2수지와 접착된, 반도체 패키지.
  12. 제11항에 있어서,
    상기 접합부와 상기 제2수지 사이에는 접착부재;가 더 배치된, 반도체 패키지.
  13. 제11항에 있어서,
    상기 제3트렌치의 폭은 상기 제2트렌치의 폭보다 크게 구비된, 반도체 패키지.
  14. 제11항에 있어서,
    상기 제1수지와 상기 제2수지는 동일한 종류의 수지로 이루어지는, 반도체 패키지.
  15. 제11항에 있어서,
    상기 베이스 기판의 가장자리에 구비된 제4트렌치;를 더 포함하며,
    상기 제4트렌치에는 상기 제2수지가 배치된, 반도체 패키지.



KR1020210123112A 2021-09-15 2021-09-15 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지 KR102531703B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210123112A KR102531703B1 (ko) 2021-09-15 2021-09-15 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지
TW111128982A TWI830321B (zh) 2021-09-15 2022-08-02 半導體封裝基板、製造其的方法和半導體封裝
US17/930,112 US20230080101A1 (en) 2021-09-15 2022-09-07 Semiconductor package substrate, method of manufacturing the same, and semiconductor package
CN202211088601.3A CN115810608A (zh) 2021-09-15 2022-09-07 半导体封装衬底、制造其的方法和半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210123112A KR102531703B1 (ko) 2021-09-15 2021-09-15 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20230040028A true KR20230040028A (ko) 2023-03-22
KR102531703B1 KR102531703B1 (ko) 2023-05-12

Family

ID=85478034

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210123112A KR102531703B1 (ko) 2021-09-15 2021-09-15 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지

Country Status (4)

Country Link
US (1) US20230080101A1 (ko)
KR (1) KR102531703B1 (ko)
CN (1) CN115810608A (ko)
TW (1) TWI830321B (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040077472A (ko) * 2003-02-28 2004-09-04 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR101999594B1 (ko) * 2018-02-23 2019-10-01 해성디에스 주식회사 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지
JP6617955B2 (ja) * 2014-09-16 2019-12-11 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
KR102119142B1 (ko) * 2019-10-01 2020-06-05 해성디에스 주식회사 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102069659B1 (ko) * 2017-08-31 2020-01-23 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040077472A (ko) * 2003-02-28 2004-09-04 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
JP6617955B2 (ja) * 2014-09-16 2019-12-11 大日本印刷株式会社 リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
KR101999594B1 (ko) * 2018-02-23 2019-10-01 해성디에스 주식회사 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지
KR102119142B1 (ko) * 2019-10-01 2020-06-05 해성디에스 주식회사 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법

Also Published As

Publication number Publication date
TWI830321B (zh) 2024-01-21
KR102531703B1 (ko) 2023-05-12
CN115810608A (zh) 2023-03-17
TW202314990A (zh) 2023-04-01
US20230080101A1 (en) 2023-03-16

Similar Documents

Publication Publication Date Title
KR100333388B1 (ko) 칩 사이즈 스택 패키지 및 그의 제조 방법
KR100304681B1 (ko) 몰드bga형반도체장치및그제조방법
KR100319608B1 (ko) 적층형 반도체 패키지 및 그 제조방법
KR20090056044A (ko) 반도체 소자 패키지 및 이를 제조하는 방법
KR20170128717A (ko) 반도체 패키지 및 이의 제조 방법
US7867908B2 (en) Method of fabricating substrate
KR20040097899A (ko) 반도체 장치의 제조 방법
US6489667B1 (en) Semiconductor device and method of manufacturing such device
TW201603665A (zh) 印刷電路板、用以製造其之方法及具有其之層疊封裝
KR102531703B1 (ko) 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지
KR100963201B1 (ko) 칩 내장형 기판 및 그의 제조 방법
KR20080082365A (ko) 금속 코어를 사용한 ｐｃｂ, 그 제조방법 및 반도체 패키지제조방법
KR102535353B1 (ko) 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
KR980012334A (ko) 적층형 반도체 칩 패키지와 그 제조방법
KR950003904B1 (ko) 반도체 패키지
KR101870421B1 (ko) Ems 안테나 모듈 및 그 제조방법과 이를 포함하는 반도체 패키지
JPH08172142A (ja) 半導体パッケージ及びその製造方法並びに半導体装置
KR100256306B1 (ko) 적층형 멀티 칩 모듈
KR20030086192A (ko) 개량된 와이어-접합된 칩 온 보드 패키지
KR101078745B1 (ko) 반도체 칩 및 그의 제조방법
KR100308393B1 (ko) 반도체패키지및그제조방법
KR950003906B1 (ko) 탭 패키지
EP1365450A1 (en) An improved wire-bonded chip on board package
KR20030002832A (ko) 멀티 칩 패키지
TW202249125A (zh) 半導體封裝襯底、其製造方法、半導體封裝及其製造方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant