KR20190024243A - 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 - Google Patents

반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 Download PDF

Info

Publication number
KR20190024243A
KR20190024243A KR1020170111038A KR20170111038A KR20190024243A KR 20190024243 A KR20190024243 A KR 20190024243A KR 1020170111038 A KR1020170111038 A KR 1020170111038A KR 20170111038 A KR20170111038 A KR 20170111038A KR 20190024243 A KR20190024243 A KR 20190024243A
Authority
KR
South Korea
Prior art keywords
circuit wiring
resin
conductive layer
base substrate
semiconductor package
Prior art date
Application number
KR1020170111038A
Other languages
English (en)
Other versions
KR102069659B1 (ko
Inventor
강성일
배인섭
김제원
Original Assignee
해성디에스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 해성디에스 주식회사 filed Critical 해성디에스 주식회사
Priority to KR1020170111038A priority Critical patent/KR102069659B1/ko
Priority to TW107126782A priority patent/TWI772480B/zh
Priority to JP2018152247A priority patent/JP2019047115A/ja
Priority to CN201811000316.5A priority patent/CN109427598A/zh
Priority to US16/117,923 priority patent/US10811302B2/en
Publication of KR20190024243A publication Critical patent/KR20190024243A/ko
Application granted granted Critical
Publication of KR102069659B1 publication Critical patent/KR102069659B1/ko
Priority to US17/018,596 priority patent/US11876012B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Led Device Packages (AREA)

Abstract

반도체 패키지 기판 및 그 제조방법을 개시한다. 본 발명의 일 실시예는, 전도성 소재의 베이스기판의 상면을 식각하여 트렌치(tench) 및 포스트(post)를 형성하는 단계; 상기 트렌치를 수지로 충진하는 단계; 상기 포스트의 상면과 상기 수지의 상면이 동일 레벨(level)을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 상기 포스트의 상면 및 상기 수지의 상면 전체에 도전층을 형성하는 단계; 및 상기 도전층 및 상기 베이스기판의 하면을 동시에 패터닝하여, 상부 회로 배선 및 하부 회로 배선을 포함하는 회로 배선을 형성하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법을 개시한다.

Description

반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판{Method for manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same}
본 발명의 실시예들은 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판에 관한 것으로서, 더 상세하게는 고속 응답 및 방열 특성이 우수하면서도 상하면에 모두 회로 재배선을 구비하는 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판에 관한 것이다.
반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다. 반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.
기존의 반도체 패키지 기판 제조시에는 동박(Copper Foil)이 적층된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면동박과 하면동박을 전기적으로 연결하며 이후 상면동박과 하면동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다. 그러나 이러한 종래의 반도체 패키지 기판은 전기적, 열적 특성 저하로 고속 응답 및 방열 특성이 요구되는 구조에 적합하지 않은 문제점이 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고속 응답 및 방열 특성이 우수하면서도 상하면에 모두 회로 재배선을 구비하는 반도체 패키지 기판의 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 전도성 소재의 베이스기판의 상면을 식각하여 트렌치(tench) 및 포스트(post)를 형성하는 단계; 상기 트렌치를 수지로 충진하는 단계; 상기 포스트의 상면과 상기 수지의 상면이 동일 레벨(level)을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거하는 단계; 상기 포스트의 상면 및 상기 수지의 상면 전체에 도전층을 형성하는 단계; 및 상기 도전층 및 상기 베이스기판의 하면을 동시에 패터닝하여, 상부 회로 배선 및 하부 회로 배선을 포함하는 회로 배선을 형성하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법을 개시한다.
본 실시예에서, 상기 도전층은 제1도전층 및 제2도전층이 적층되어 형성되며, 상기 제1도전층의 두께는 제2도전층의 두께보다 얇을 수 있다.
본 실시예에서, 상기 제1도전층은 스퍼터링법을 이용하여 형성될 수 있다.
본 실시예에서, 상기 제1도전층은 스퍼터링법을 이용하여 형성되며, 상기 제2도전층은 전기 도금법을 이용하여 형성될 수 있다.
본 실시예에서, 상기 도전층을 형성하는 단계이전에 상기 수지에 표면처리를 수행하는 단계;를 더 포함할 수 있다.
본 실시예에서, 상기 하부 회로 배선을 형성하기 전에 상기 베이스기판의 하면 전체를 식각하는 단계;를 더 포함할 수 있다.
본 실시예에서, 상기 회로 배선을 형성한 후에 상기 회로 배선의 적어도 일부에 회로 보호층을 형성하는 단계;를 더 포함할 수 있다.
본 실시예에서, 상기 수지 및 상기 회로 보호층은 감광성 수지로 형성될 수 있다.
본 실시예에서, 상기 회로 보호층 형성 후, 노출된 회로 패턴 상에 도금층 또는 유기코팅층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 다른 실시예는, 수지가 충진된 반도체 패키지 기판에 있어서, 상기 수지 상면에 배치된 상부 회로 배선; 상기 수지 하면에 배치된 하부 회로 배선; 및 상기 수지를 관통하는 것으로 상기 상부 회로 배선과 상기 하부 회로 배선을 연결하는 포스트;를 포함하며, 상기 상부 회로 배선은 상기 포스트와 별도로 구비되고, 상기 하부 회로 배선의 적어도 일부는 상기 포스트와 일체(一體)로 구비된, 반도체 패키지 기판을 개시한다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고속 응답 및 방열 특성이 우수하면서도 상하면에 모두 회로 재배선을 구비하는 반도체 패키지 기판의 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지 기판을 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지 기판 제조방법의 공정들을 개략적으로 도시하는 단면도들이다.
본 실시예에 따른 반도체 패키지 기판 제조방법에 따르면, 먼저 도 1에 도시된 것과 같이 전도성 소재의 베이스기판(10)을 준비한다. 베이스기판(10)은 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금, Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금 등을 포함할 수 있다.
이와 같은 전도성 소재의 베이스기판(10)을 준비한 후, 상호 반대쪽인 상면(10a)과 하면(10b) 중 상면(10a)에 도 2에 도시된 것과 같이 트렌치(trench, 10c) 및 포스트(post, 11)를 형성한다. 여기서 트렌치(10c)라 함은, 베이스기판(10)을 완전히 관통하지 않는다는 것을 의미한다. 포스트(11)는 베이스기판(10)의 상면(10a)과 하면(10b)을 연결하는 기둥으로, 추후에 베이스기판(10) 상면(10a)에 배치되는 상부 회로 배선과 하면(10b)에 형성되는 하부 회로 배선을 전기적으로 연결하는 역할을 할 수 있다. 포스트(11)는 복수의 트렌치(10c) 사이에 배치될 수 있다. 또한, 도 2는 단면도이기에 나타나지 않으나, 포스트(11)는 평면도 상에서는 일 방향으로 연장된 형상 또는 구불구불한 형상을 구비할 수도 있다.
이와 같은 트렌치(10c) 및 포스트(11)는 식각에 의해 형성될 수 있다. 예컨대, 감광성 소재의 DFR(Dry Film Resist)을 베이스기판(10)의 상면(10a) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스기판(10)의 트렌치(10c)가 형성될 부분만이 노출되도록 한다. 이후 베이스기판(10)의 상면(10a) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 스프레이(spray) 분사법을 이용해 식각함으로써, 도 2에 도시된 것과 같이 베이스기판(10)을 관통하지 않도록 상면(10a)에 형성된 복수의 트렌치(10c) 및 그 사이에 배치된 포스트(11)를 형성할 수 있다. 본 발명은 이에 한정되지 않는다. 상기 트렌치(10c) 및 포스트(11)는 다양한 식각 방법에 의해서 형성될 수 있다. 예컨대, DFR을 사용하지 않고, 포지스트 또는 네거티브 포토레지스트(Photoresist)를 코팅하는 방법을 사용할 수 있다. 또한, 에칭액의 종류도 베이스기판(10)의 물질에 따라 다양하게 변형될 수 있다.
도 2에 도시된 것과 같이 베이스기판(10)의 트렌치(10c)의 깊이는 베이스기판(10)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 예컨대 베이스기판(10)의 트렌치(10c)가 형성된 부분의 잔존하는 두께는 20㎛ 내지 40㎛가 될 수 있다.
만일 트렌치(10c)가 형성된 부분의 잔존하는 두께가 이보다 얇다면, 반도체 패키지 기판 제조과정이나 추후 패키징 과정에서 베이스기판(10)이나 반도체 패키지 기판의 핸들링이 용이하지 않을 수 있다. 또한, 경우에 따라 트렌치(10c)를 형성함에 있어서 공차 등에 의해 베이스기판(10)의 상면(10a)과 하면(10b)을 관통하는 관통홀이 형성될 수도 있다. 한편, 트렌치(10c)가 형성된 부분의 잔존하는 두께가 이보다 두껍다면, 추후 베이스기판(10)의 하면(10b)을 패터닝하여 형성할 하부 회로 배선 공정이 용이하지 않을 수 있다.
이후, 도 3에 도시된 것과 같이 베이스기판(10)의 트렌치(10c)를 수지(20)로 충진한다. 수지(20)는 전기적으로 도통되지 않은 절연성 소재이며, 폴리이미드(Polyimide), PSR(Photo Solder Resist) 또는 EMC(Epoxy Molding Composite) 등을 포함할 수 있다.
일부 실시예에서, 수지(20)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 일부 실시예에서, 수지(20)는 감광성 수지일 수 있다. 수지(20)의 충진은 액상의 수지물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다. 수지(20)를 충진한 후에는 필요에 따라 오븐에서 수지(20)를 열경화시키는 과정을 거칠 수도 있다.
한편, 베이스기판(10)의 트렌치(10c)를 수지(20)로 충진하기 이전에, 트렌치(10c) 내부의 표면을 거칠게 하기 위해서 러프(rough) 도금층을 형성하거나, 트렌치(10c) 내부에 플라즈마 처리, 자외선 처리, 또는 과수황산계 용액을 이용하여 에칭하는 공정이 추가될 수 있다. 이와 같은 공정을 통해서, 베이스기판(10)과 수지(20)의 접착력이 향상될 수 있다. 일부 실시예에서, 트렌치(10c) 내부의 표면 조도(Ra)는 0.1~0.5um 로 형성될 수 있다. 일부 실시예에서, 러프 도금층은 황산동(CuSO4·5H2O) 용액에서 전기도금 방식으로 형성될 수 있다.
수지(20)를 충진할 시, 도 3에 도시된 것과 같이 수지(20)가 베이스기판(10)의 트렌치(10c)만을 채우는 것이 아니라 베이스기판(10)의 상면(10a)의 적어도 일부를 덮을 수도 있다. 이와 같이 수지(20)가 과도포된 경우에는 과도포된 수지(20)를 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지 에칭(Resin Etching)에 의해 제거함으로써, 도 4에 도시된 것과 같이 수지(20)가 베이스기판(10)의 트렌치(10c) 내에만 위치하도록 할 수 있다. 또한, 수지(20)가 감광성 수지인 경우에는 노광 및 현상 과정을 통해서 과충진된 수지를 제거하여, 수지(20)가 트렌치(10c) 내에만 위치하도록 할 수 있다. 이에 따라, 포스트(11)의 상면이 노출되며, 포스트(11)의 상면과 수지(20)의 상면이 동일 레벨(level)을 형성할 수 있다.
이후, 도 5에 도시된 것과 같이 수지가 충진된 베이스기판(10)의 상면 전체에 도전층(30)을 형성한다. 즉, 동일 레벨을 형성하는 포스트(11)의 상면과 수지(20)의 상면 전체에 도전층(30)을 형성한다.
도전층(30)은 베이스기판(10)이 포함하는 물질 중 적어도 일부를 포함하는 물질을 포함할 수 있다. 예컨대 베이스기판(10)이 구리 또는 구리합금을 포함하도록 할 경우, 구리를 이용해 도전층(30)을 형성할 수 있다. 이와 같은 도전층(30)은 스퍼터링법 또는 무전해 도금 방식으로 형성할 수 있다. 도전층(30)은 수지(20)의 상면 및 포스트(11)의 상면에 일체(一體)로 형성되는 바, 도전층(30)이 수지(20)와 보다 강한 접착력을 가지게 하기 위해서는 스퍼터링법에 의해서 형성하는 것이 바람직하다. 무전해 도금법으로 도전층(30)을 형성할 경우, 순수한 구리층이 아니라 팔라듐 등과 같은 다른물질도 포함하는 도전층이 될 수 있는데, 이와 같이 팔라듐 등과 같은 다른 물질을 포함하는 경우, 수지(20)와의 접착력이 약하거나 불균일한 문제점이 발생할 수 있다. 따라서, 도전층(30)은 스퍼터링법으로 형성하는 것이 바람직하다.
이와 같은 도전층(30)은 추후에 상부 회로 배선으로 패터닝되는 바, 전기전도도의 확보를 위한 두께로 형성될 수 있다. 일부 실시예에서, 도전층(30)은 약 10um ~ 20um의 두께로 형성될 수 있다.
한편, 도전층(30)을 형성하기 전에, 도전층(30)과 수지(20)와의 접착력을 확보하기 위해서 수지(20)의 상면에 표면처리를 수행할 수 있다. 상기 표면처리는 도전층(30)을 형성하기 전에 수지(20)의 상면에 표면 크리닝(cleaning), 및/또는 표면 거칠기를 향상시키기 위한 플라즈마 처리일 수 있다. 상기 플라즈마 처리는 진공 상태에서 비활성 가스, 예컨대, 아르곤(Ar) 가스를 이용하여 수행될 수 있다.
일부 실시예에서, 도전층(30)은 제1도전층(31) 및 제2도전층(32)이 적층되어 형성될 수 있다. 이 경우, 제1도전층(31)은 제2도전층(32)에 비해서 얇은 두께로 형성될 수 있으며, 제1도전층(31)은 제2도전층(32)의 씨드(seed)층의 역할을 할 수 있다. 일부 실시예에서 제1도전층(31)은 수십 내지 수백 나노 미터(nm)의 두께일 수 있고, 제2도전층(32)은 수 내지 수십 마이크로 미터(um)의 두께일 수 있다.
제1도전층(31)은 베이스기판(10)이 포함하는 물질 중 적어도 일부를 포함하는 물질을 포함할 수 있다. 예컨대 베이스기판(10)이 구리 또는 구리합금을 포함하도록 할 경우, 구리를 이용해 제1도전층(31)을 형성할 수 있다. 이와 같은 제1도전층(31)은 스퍼터링법 또는 무전해 도금 방식으로 형성할 수 있다. 제1도전층(31)은 수지(20)의 상면 및 포스트(11)의 상면에 일체(一體)로 형성되는 바, 제1도전층(31)이 수지(20)와 보다 강한 접착력을 가지게 하기 위해서는 스퍼터링법에 의해서 형성하는 것이 바람직하다. 무전해 도금법으로 제1도전층(31)을 형성할 경우, 순수한 구리층이 아니라 팔라듐 등과 같은 다른물질도 포함하는 도전층이 될 수 있는데, 이와 같이 팔라듐 등과 같은 다른 물질을 포함하는 경우, 수지(20)와의 접착력이 약하거나 불균일한 문제점이 발생할 수 있다. 따라서, 제1도전층(31)은 스퍼터링법으로 형성하는 것이 바람직하다.
제2도전층(32)도 역시 베이스기판(10)이 포함하는 물질 중 적어도 일부를 포함하는 물질을 포함할 수 있다. 예컨대 베이스기판(10)이 구리 또는 구리합금을 포함하도록 할 경우, 구리 또는 구리합금을 이용해 제2도전층(32)을 형성할 수 있다.
이와 같은 제2도전층(32)은 스퍼터링법, 전기도금법, 무전해 도금 방식 등 다양한 방식으로 형성될 수 있으나, 제2도전층(32)은 제1도전층(31)에 비해서 두께가 두꺼운 바, 시간 단축 및 우수한 특성을 위해서 전기도금법에 의해 형성하는 것이 바람직하다.
한편, 제1도전층(31)을 형성하기 전에, 제1도전층(31)과 수지(20)와의 접착력을 확보하기 위해서 수지(20)의 상면에 표면처리를 수행할 수 있다. 상기 표면처리는 도전층(30)을 형성하기 전에 수지(20)의 상면에 표면 크리닝(cleaning), 및/또는 표면 거칠기를 향상시키기 위한 플라즈마 처리일 수 있다. 상기 플라즈마 처리는 진공 상태에서 비활성 가스, 예컨대, 아르곤(Ar) 가스를 이용하여 수행될 수 있다.
그 다음, 도 6에 도시된 바와 같이, 상기 도전층(30)을 패터닝하여 상부 회로 배선(34)을 형성하고, 상기 베이스기판(10)의 하면(10b)을 패터닝하여 하부 회로 배선(14)을 형성한다. 상부 회로 배선(34) 및 하부 회로 배선(14)은 반도체 패키지 기판에 실장되는 전자장치, 및/또는 입출력 단자와 연결될 수 있다. 본 발명의 실시예들은 베이스기판(10)의 상면(10a) 및 하면(10b)에 각각 상부 회로 배선(34) 및 하부 회로 배선(14)를 구비하고 있어, 입출력 단자의 증가 등에 따른 복잡한 회로 배선에 대응하여 회로 배선의 설계의 자유도가 확보될 수 있다.
본 실시예에 있어서, 하부 회로 배선(14) 및 포스트(11)는 베이스기판(10)의 일부로 형성되어, 포스트(11)는 하부 회로 배선(14)의 적어도 일부와 일체(一體)로 구비될 수 있다. 상부 회로 배선(34)와 하부 회로 배선(14)을 전기적으로 연결하는 포스트(11)가 하부 회로 배선(14)과 일체로 형성되었다는 것은 포스트(11)와 하부 회로 배선(14)이 별도로 구비된 것보다 인덕턴스가 적게 형성됨을 의미하며, 이는 전기적으로 고속 응답이 가능함을 의미한다. 또한, 포스트(11)와 하부 회로 배선(14)과 일체로 형성되었기에, 별도로 구비된 경우보다 방열 특성이 우수한 특성을 갖는다.
상부 회로 배선(34)를 형성하기 위해서, 상기 도전층(30) 상면에 포토레지스트(PR)를 도포하고, 마스크(Mask)를 이용하여 상부 회로 배선(34)의 형상에 따라 노광하고, 현상한 후, 상기 도전층(30)을 식각하여 패터닝할 수 있다. 상기 식각은 습식 식각, 건식 식각, 또는 이들의 조합에 의한 식각 방법에 의해서 수행될 수 있다. 일부 실시예에서, 상기 식각은 염화동 또는 염화철 에칭액을 이용하여 수행될 수 있다.
마찬가지로, 하부 회로 배선(14)를 형성하기 위해서, 상기 베이스기판(10) 하면(10b)에 포토레지스트(PR)를 도포하고, 마스크(Mask)를 이용하여 하부 회로 배선(14)의 형상에 따라 노광하고, 현상한 후, 상기 베이스기판(10)의 하면(10b)을 식각하여 패터닝할 수 있다. 상기 식각은 습식 식각, 건식 식각, 또는 이들의 조합에 의한 식각 방법에 의해서 수행될 수 있다. 일부 실시예에서, 상기 식각은 염화동 또는 염화철 에칭액을 이용하여 수행될 수 있다.
일부 실시예에서, 상기 상부 회로 배선(34) 및 상기 하부 회로 배선(14)의 패터닝은 동시에 수행될 수 있다. 즉, 상기 상부 회로 배선(34)과 하부 회로 배선(14)의 형상에 대응되도록 상기 도전층(30)과 상기 베이스기판(10)의 하면(10b)에 각각 PR을 형성한 후, 습식 식각 등을 통해서 동시에 상부 회로 배선(34) 및 하부 회로 배선(14)를 패터닝할 수 있다.
한편, 상부 회로 배선(34) 및 하부 회로 배선(14)를 형성하기 전에, 베이스기판(10)의 하면을 전면식각하여 하부 회로 배선(14)의 두께를 조정할 수 있다. 하부 회로 배선(14)의 두께를 전체적으로 얇게한 후, 패터닝을 수행함에 따라 미세패턴의 형성시 정밀도를 향상시킬 수 있다.
이후, 추가적으로, 상부 회로 배선(34) 및 하부 회로 배선(14)을 형성한 후, 도 7에서 도시한 바와 같이, 상부 회로 배선(34) 및 하부 회로 배선(14)의 적어도 일부에 회로 보호층(40)을 형성할 수 있다.
도 7에 있어서는 회로 보호층(40)이 하부 회로 배선(14)의 일부를 덮는 것으로 도시하고 있으나, 회로 보호층(40)은 상부 회로 배선(34)의 일부를 덮을 수도 있다. 회로 보호층(40)은 상부 회로 배선(34) 및 하부 회로 배선(14)의 적어도 일부를 덮도록 형성되어 쇼트를 방지하는 절연 역할을 할 수 있다. 회로 보호층(40)은 PSR(Photo Solder Resist), 커버레이(coverlay) 등을 포함하여 절연 가능한 재료를 구비할 수 있다. 회로 보호층(40)은 감광성 수지로 형성될 수 있으며, 이 경우, 회로 보호층(40)은 도포, 노광 및 현상의 과정을 통해서 형성될 수 있다. 또한, 회로 보호층(40)은 잉크젯 방식으로 다이렉트(direct) 프린팅(printing)하는 방법으로 형성될 수도 있다.
이후, 추가적으로, 도 8에서와 같이 상부 회로 배선(34) 및 하부 회로 배선(14)의 적어도 일부에 도금층 또는 유기코팅층(50)을 형성할 수 있다. 회로 보호층(40)이 형성된 경우라면, 도금층 또는 유기코팅층(50)은 회로 보호층(40)으로 덮여지지 않은 상부 회로 배선(34) 및 하부 회로 배선(14) 상에 형성될 수 있다.
도금층 또는 유기코팅층(50)은 상부 회로 배선(34) 및 하부 회로 배선(14)의 와이어 본딩의 접착력 또는 솔더 접착력을 향상시키기는 역할을 하거나, 산화를 방지하는 역할을 할 수 있다. 도금층 또는 유기코팅층(50)을 도금층으로 형성할 경우, 도금층은 팔라듐(Pd), 금(Au), 은(Ag), 니켈(Ni) 또는 이들의 합금 등으로 이루어질 수 있다. 이 경우, 도금층은 전기도금 또는 ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold) 방식의 무전해 도금으로 형성될 수 있다.
한편, 도금층 또는 유기코팅층(50)을 유기코팅층으로 형성할 경우, 유기코팅층은 OSP(organic solderbility preservative)코팅 또는 Anti-Tarnish 코팅으로 형성될 수 있다.
이와 같이 제조된 반도체 패키지 기판은 수지(20)가 충진되어 있으며, 상기 수지(20)의 상면에 배치된 상부 회로 배선(34), 상기 수지(20)의 하면에 배치된 하부 회로 배선(14), 및 상기 수지(20)를 관통하는 것으로 상기 상부 회로 배선(34) 및 상기 하부 회로 배선(14)을 연결하는 포스트(11)를 포함하며, 상기 상부 회로 배선(34)은 상기 포스트(11)와 별도로 구비되고, 상기 하부 회로 배선(14)의 적어도 일부는 상기 포스트(11)와 일체(一體)로 구비된다.
상기 포스트(11)와 상기 하부 회로 배선(14)은 Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금, Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금 등을 포함할 수 있다.
상기 상부 회로 배선(34)은 단층 또는 다층으로 구비될 수 있다. 상부 회로 배선(34)의 일부는 상기 포스트(11)와 직접 접촉되며, 상부 회로 배선(34)의 일부는 상기 수지(20)와 직접 접촉될 수 있다. 상부 회로 배선(34)은 반도체 패키지 기판의 상면에 실장되는 전자장치 및/또는 입출력 단자와 연결되며, 상기 포스트(11)는 상부 회로 배선(34)과 하부 회로 배선(14)를 전기적으로 연결하는 역할을 하는 바, 상기 상부 회로 배선(34)의 전체 면적은 상기 포스트(11)의 상면의 면적에 비해 넓을 수 있다.
본 발명의 실시예들은 베이스기판(10)의 상면(10a) 및 하면(10b)에 각각 상부 회로 배선(34) 및 하부 회로 배선(14)를 구비하고 있어, 입출력 단자의 증가 등에 따른 복잡한 회로 배선에 대응하여 회로 배선의 설계의 자유도가 확보될 수 있다.
본 실시예에 있어서, 하부 회로 배선(14) 및 포스트(11)는 베이스기판(10)의 일부로 형성되어, 포스트(11)는 하부 회로 배선(14)의 적어도 일부와 일체(一體)로 구비될 수 있다. 상부 회로 배선(34)와 하부 회로 배선(14)을 전기적으로 연결하는 포스트(11)가 하부 회로 배선(14)과 일체로 형성되었다는 것은 포스트(11)와 하부 회로 배선(14)이 별도로 구비된 것보다 인덕턴스가 적게 형성됨을 의미하며, 이는 전기적으로 고속 응답이 가능함을 의미한다. 또한, 포스트(11)와 하부 회로 배선(14)과 일체로 형성되었기에, 별도로 구비된 경우보다 방열 특성이 우수한 특성을 갖는다.
도 9는 본 발명의 다른 일 실시예에 따른 반도체 패키지 기판 제조방법에 의해 제조된 반도체 패키지 기판의 일부를 개략적으로 도시하는 단면도이다. 도 9에 도시된 것과 같이, 베이스기판(10)의 트렌치(10c)의 내부에 러프(rough) 도금층(16)을 형성할 수 있다. 러프 도금층(16)은 트렌치(10c) 내부의 표면 거칠기를 거칠게 하여, 베이스기판(10)과 수지(20)와의 접착력을 향상시키는 역할을 할 수 있다.
러프 도금층(16)은 표면 조도가 0.1um ~ 0.5um로 형성될 수 있으며, 앵커 효과(Anchoring Effect)에 의해 수지(20)와의 밀착력을 향상시킬 수 있다. 러프 도금층(16)은 구리(Cu)로 형성할 수 있으며, 황산동(CuSO4·5H2O) 용액에서 전기도금 방식으로 형성될 수 있다.
앞서 설명한 바와 같이, 본 발명의 실시예에 있어서는 러프 도금층(16)을 형성하지 않고, 트렌치(10c)의 내부에 플라즈마 처리, 자외선 처리, 에칭 처리 등을 통해서 트렌치(10c)의 내부의 표면 거칠기를 거칠게하여 수지(20)와의 접착력을 향상시킬 수 있음은 물론이다.
도 9의 실시예도 전술한 실시예들과 마찬가지로, 베이스기판(10)의 상면(10a) 및 하면(10b)에 각각 상부 회로 배선(34) 및 하부 회로 배선(14)를 구비하고 있어, 입출력 단자의 증가 등에 따른 복잡한 회로 배선에 대응하여 회로 배선의 설계의 자유도가 확보될 수 있다.
또한, 하부 회로 배선(14) 및 포스트(11)는 베이스기판(10)의 일부로 형성되어, 포스트(11)는 하부 회로 배선(14)의 적어도 일부와 일체(一體)로 구비될 수 있다. 상부 회로 배선(34)와 하부 회로 배선(14)을 전기적으로 연결하는 포스트(11)가 하부 회로 배선(14)과 일체로 형성되었다는 것은 포스트(11)와 하부 회로 배선(14)이 별도로 구비된 것보다 인덕턴스가 적게 형성됨을 의미하며, 이는 전기적으로 고속 응답이 가능함을 의미한다. 또한, 포스트(11)와 하부 회로 배선(14)과 일체로 형성되었기에, 별도로 구비된 경우보다 방열 특성이 우수한 특성을 갖는다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 베이스기판 10a: 베이스기판의 상면
10b: 베이스기판의 하면 10c: 트렌치
20: 수지
30: 도전층
14: 하부 회로 배선
34: 상부 회로 배선
40: 회로 보호층
50: 도금층 또는 유기코팅층

Claims (10)

  1. 전도성 소재의 베이스기판의 상면을 식각하여 트렌치(tench) 및 포스트(post)를 형성하는 단계;
    상기 트렌치를 수지로 충진하는 단계;
    상기 포스트의 상면과 상기 수지의 상면이 동일 레벨(level)을 형성하도록 상기 트렌치 외부로 노출된 수지를 제거하는 단계;
    상기 포스트의 상면 및 상기 수지의 상면 전체에 도전층을 형성하는 단계;
    상기 도전층을 패터닝하여 상부 회로 배선을 형성하는 단계; 및
    상기 도전층 및 상기 베이스기판의 하면을 동시에 패터닝하여, 상부 회로 배선 및 하부 회로 배선을 포함하는 회로 배선을 형성하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법.
  2. 제1항에 있어서,
    상기 도전층은 제1도전층 및 제2도전층이 적층되어 형성되며,
    상기 제1도전층의 두께는 제2도전층의 두께보다 얇은, 반도체 패키지 기판의 제조방법.
  3. 제2항에 있어서,
    상기 제1도전층은 스퍼터링법을 이용하여 형성되는, 반도체 패키지 기판의 제조방법.
  4. 제2항에 있어서,
    상기 제1도전층은 스퍼터링법을 이용하여 형성되며, 상기 제2도전층은 전기 도금법을 이용하여 형성되는, 반도체 패키지 기판의 제조방법.
  5. 제1항에 있어서,
    상기 도전층을 형성하는 단계이전에 상기 수지에 표면처리를 수행하는 단계;를 더 포함하는, 반도체 패키지 기판의 제조방법.
  6. 제1항에 있어서,
    상기 회로 배선을 형성하기 전에 상기 베이스기판의 하면 전체를 식각하는 단계;를 더 포함하는, 반도체 패키지 기판의 제조방법.
  7. 제1항에 있어서,
    상기 회로 배선을 형성한 후에 상기 회로 배선의 적어도 일부에 회로 보호층을 형성하는 단계;를 더 포함하는, 반도체 패키지 기판의 제조방법.
  8. 제7항에 있어서,
    상기 수지 및 상기 회로 보호층은 감광성 수지로 형성되는, 반도체 패키지 기판의 제조방법.
  9. 제7항에 있어서,
    상기 회로 보호층 형성 후, 노출된 회로 패턴 상에 도금층 또는 유기코팅층을 형성하는 단계;를 더 포함하는, 반도체 기판의 제조방법.
  10. 수지가 충진된 반도체 패키지 기판에 있어서,
    상기 수지 상면에 배치된 상부 회로 배선;
    상기 수지 하면에 배치된 하부 회로 배선; 및
    상기 수지를 관통하는 것으로 상기 상부 회로 배선과 상기 하부 회로 배선을 연결하는 포스트;를 포함하며,
    상기 상부 회로 배선은 상기 포스트와 별도로 구비되고, 상기 하부 회로 배선의 적어도 일부는 상기 포스트와 일체(一體)로 구비된, 반도체 패키지 기판.
KR1020170111038A 2017-08-31 2017-08-31 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 KR102069659B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020170111038A KR102069659B1 (ko) 2017-08-31 2017-08-31 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
TW107126782A TWI772480B (zh) 2017-08-31 2018-08-02 製造半導體封裝基板的方法以及使用該方法製造的半導體封裝基板
JP2018152247A JP2019047115A (ja) 2017-08-31 2018-08-13 半導体パッケージ基板の製造方法及びそれを用いて製造された半導体パッケージ基板
CN201811000316.5A CN109427598A (zh) 2017-08-31 2018-08-30 制造半导体封装衬底的方法及半导体封装衬底
US16/117,923 US10811302B2 (en) 2017-08-31 2018-08-30 Method of manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
US17/018,596 US11876012B2 (en) 2017-08-31 2020-09-11 Method of manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170111038A KR102069659B1 (ko) 2017-08-31 2017-08-31 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판

Publications (2)

Publication Number Publication Date
KR20190024243A true KR20190024243A (ko) 2019-03-08
KR102069659B1 KR102069659B1 (ko) 2020-01-23

Family

ID=65436981

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170111038A KR102069659B1 (ko) 2017-08-31 2017-08-31 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판

Country Status (5)

Country Link
US (2) US10811302B2 (ko)
JP (1) JP2019047115A (ko)
KR (1) KR102069659B1 (ko)
CN (1) CN109427598A (ko)
TW (1) TWI772480B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102119142B1 (ko) 2019-10-01 2020-06-05 해성디에스 주식회사 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법
KR20230045466A (ko) * 2021-09-28 2023-04-04 해성디에스 주식회사 반도체 패키지 기판용 조성물, 이를 포함하는 반도체 패키지 기판 및 이의 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102535353B1 (ko) * 2020-12-09 2023-05-23 해성디에스 주식회사 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
KR102531703B1 (ko) * 2021-09-15 2023-05-12 해성디에스 주식회사 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법, 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090103605A (ko) * 2008-03-28 2009-10-01 삼성테크윈 주식회사 인쇄회로기판의 제조 방법
KR20150083401A (ko) * 2014-01-09 2015-07-17 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
JP2016082151A (ja) * 2014-10-21 2016-05-16 イビデン株式会社 プリント配線板およびその製造方法
JP2016111297A (ja) * 2014-12-10 2016-06-20 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0545328B1 (en) * 1991-11-29 1997-03-19 Hitachi Chemical Co., Ltd. Printed circuit board manufacturing process
MY144573A (en) * 1998-09-14 2011-10-14 Ibiden Co Ltd Printed circuit board and method for its production
JP3830726B2 (ja) 2000-04-26 2006-10-11 松下電器産業株式会社 熱伝導基板とその製造方法およびパワーモジュール
JP2001332860A (ja) 2000-05-18 2001-11-30 Hitachi Cable Ltd 多層配線基板、半導体装置、電子装置及びそれらの製造方法
KR100499006B1 (ko) * 2002-12-30 2005-07-01 삼성전기주식회사 도금 인입선이 없는 패키지 기판의 제조 방법
JP4245365B2 (ja) * 2003-02-03 2009-03-25 三洋電機株式会社 多層基板の製造方法およびそれを用いた回路装置の製造方法
JP4337358B2 (ja) * 2003-02-17 2009-09-30 日立化成工業株式会社 積層用中間配線部材、配線板及びそれらの製造方法
JP3841768B2 (ja) * 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
JP2006093303A (ja) * 2004-09-22 2006-04-06 Fujikura Ltd プリント配線板およびその製造方法
KR101042483B1 (ko) 2005-03-11 2011-06-16 히다치 가세고교 가부시끼가이샤 구리의 표면 처리 방법 및 구리
JP2006249519A (ja) * 2005-03-11 2006-09-21 Hitachi Chem Co Ltd 銅の表面処理方法及び銅
JP2007134364A (ja) 2005-11-08 2007-05-31 Hitachi Cable Ltd 多層配線基板の製造方法及び多層配線基板並びにそれを用いた電子装置
KR100797719B1 (ko) 2006-05-10 2008-01-23 삼성전기주식회사 빌드업 인쇄회로기판의 제조공정
JP2009016518A (ja) 2007-07-04 2009-01-22 Denki Kagaku Kogyo Kk 多層配線基板
WO2009008041A1 (ja) * 2007-07-06 2009-01-15 Fujitsu Limited 絶縁膜材料、多層配線基板及びその製造方法、並びに、半導体装置及びその製造方法
US8097490B1 (en) * 2010-08-27 2012-01-17 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interconnect layer for stacked semiconductor die
JP5855905B2 (ja) * 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP6144003B2 (ja) * 2011-08-29 2017-06-07 富士通株式会社 配線構造及びその製造方法並びに電子装置及びその製造方法
KR101862243B1 (ko) 2011-09-21 2018-07-05 해성디에스 주식회사 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법 및 그 방법에 의한 인쇄회로기판
JP2014216599A (ja) * 2013-04-30 2014-11-17 株式会社村田製作所 配線基板およびその製造方法
CN104766832B (zh) * 2014-01-03 2020-07-14 海成帝爱斯株式会社 制造半导体封装基板的方法及用其制造的半导体封装基板
JP6031642B2 (ja) * 2014-02-28 2016-11-24 板橋精機株式会社 パワーモジュールとその製造方法
WO2016056451A1 (ja) * 2014-10-06 2016-04-14 東レ株式会社 樹脂組成物、耐熱性樹脂膜の製造方法、および表示装置
US9520352B2 (en) 2014-12-10 2016-12-13 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
JP6538396B2 (ja) * 2015-03-27 2019-07-03 株式会社ジェイデバイス 半導体装置
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer
JP6627390B2 (ja) 2015-10-06 2020-01-08 日立化成株式会社 感光性封止樹脂組成物、それを用いた半導体装置の製造方法及び半導体装置
JP6584939B2 (ja) 2015-12-10 2019-10-02 新光電気工業株式会社 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090103605A (ko) * 2008-03-28 2009-10-01 삼성테크윈 주식회사 인쇄회로기판의 제조 방법
KR20150083401A (ko) * 2014-01-09 2015-07-17 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
JP2016082151A (ja) * 2014-10-21 2016-05-16 イビデン株式会社 プリント配線板およびその製造方法
JP2016111297A (ja) * 2014-12-10 2016-06-20 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102119142B1 (ko) 2019-10-01 2020-06-05 해성디에스 주식회사 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법
US11227775B2 (en) 2019-10-01 2022-01-18 Haesungds Co., Ltd. Method of fabricating carrier for wafer level package by using lead frame
KR20230045466A (ko) * 2021-09-28 2023-04-04 해성디에스 주식회사 반도체 패키지 기판용 조성물, 이를 포함하는 반도체 패키지 기판 및 이의 제조방법

Also Published As

Publication number Publication date
US11876012B2 (en) 2024-01-16
TWI772480B (zh) 2022-08-01
TW201913915A (zh) 2019-04-01
US20200411362A1 (en) 2020-12-31
KR102069659B1 (ko) 2020-01-23
JP2019047115A (ja) 2019-03-22
CN109427598A (zh) 2019-03-05
US10811302B2 (en) 2020-10-20
US20190067082A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
JP3297879B2 (ja) 連続して形成した集積回路パッケージ
KR101058621B1 (ko) 반도체 패키지 및 이의 제조 방법
TWI393233B (zh) 無核心層封裝基板及其製法
JP5331958B2 (ja) 配線基板及び半導体パッケージ
US11876012B2 (en) Method of manufacturing semiconductor package substrate and semiconductor package substrate manufactured using the same
US8236690B2 (en) Method for fabricating semiconductor package substrate having different thicknesses between wire bonding pad and ball pad
TWI465171B (zh) 承載電路板、承載電路板的製作方法及封裝結構
WO2004100260A1 (ja) 高密度多層プリント配線版、マルチチップキャリア及び半導体パッケージ
US9907164B2 (en) Printed circuit board and method for manufacturing the same
CN106941102B (zh) 封装衬底、其制造方法和包括该封装衬底的封装器件
KR20170009128A (ko) 회로 기판 및 그 제조 방법
JP2010171387A (ja) 回路基板構造及びその製造方法
KR20160032985A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
TWI642145B (zh) 半導體封裝基板及其製造方法
US8186043B2 (en) Method of manufacturing a circuit board
CN210928127U (zh) 部件承载件
JP5599860B2 (ja) 半導体パッケージ基板の製造方法
KR102119142B1 (ko) 웨이퍼 레벨 패키지의 캐리어를 리드 프레임으로 제작하는 방법
KR102141102B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
CN113133178B (zh) 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法
KR101015762B1 (ko) 반도체 패키지의 제조 방법
TWI767597B (zh) 電子零件內藏式電路基板及其製造方法
KR102535353B1 (ko) 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
TW200926377A (en) Aluminum oxide-based substrate and method for manufacturing the same
JP4482841B2 (ja) 半導体パッケージ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)