JP4482841B2 - 半導体パッケージ - Google Patents

半導体パッケージ Download PDF

Info

Publication number
JP4482841B2
JP4482841B2 JP23484899A JP23484899A JP4482841B2 JP 4482841 B2 JP4482841 B2 JP 4482841B2 JP 23484899 A JP23484899 A JP 23484899A JP 23484899 A JP23484899 A JP 23484899A JP 4482841 B2 JP4482841 B2 JP 4482841B2
Authority
JP
Japan
Prior art keywords
substrate
connection terminal
semiconductor chip
cavity
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP23484899A
Other languages
English (en)
Other versions
JP2001060637A (ja
Inventor
匡史 田村
正則 中村
博 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Resonac Corp
Original Assignee
Hitachi Chemical Co Ltd
Showa Denko Materials Co Ltd
Resonac Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Chemical Co Ltd, Showa Denko Materials Co Ltd, Resonac Corp filed Critical Hitachi Chemical Co Ltd
Priority to JP23484899A priority Critical patent/JP4482841B2/ja
Publication of JP2001060637A publication Critical patent/JP2001060637A/ja
Application granted granted Critical
Publication of JP4482841B2 publication Critical patent/JP4482841B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体パッケージに関する。
【0002】
【従来の技術】
従来、半導体パッケージは、キャビティを有する基板と、そのキャビティ内に設けられた半導体チップからなり、基板のキャビティの内側には半導体チップと電気的に接続するための接続端子が設けられ、その接続端子が基板の外側に設けられた外部接続端子とスルーホールによって電気的に接続された構造となっている。そして、キャビティ内には、半導体チップを保護するために、樹脂で封止したり、あるいは、基板と同じ材料あるいは金属製の蓋を固定している。
【0003】
【発明が解決しようとする課題】
ところが、このような従来の構造では、キャビティの開口部が、単なる蓋をするものであったり、または樹脂で封止するものであったりして、その部分には導体を形成することはできないものであり、また、複数のチップを一つのパッケージにまとめた場合、半導体チップ搭載部が増加するだけで、パッケージ全体の小型化を行うことが困難であるという課題があった。
【0004】
本発明は、小型化や高密度化に優れた半導体パッケージを提供することを目的とするものである。
【0005】
【課題を解決するための手段】
本発明の半導体パッケージは、キャビティと、そのキャビティ内に設けられた第1の半導体チップと、第1の導体回路からなり、第1の導体回路が、第1の半導体チップと電気的に接続された第1の接続端子と、その第1の接続端子から引き出した引き出し線と、その引き出し線に接続された第1のスルーホールと、第1の半導体チップが搭載された面に設けられた、はんだボール搭載用の第1の外部接続端子からなる第1の基板と、基板の一方の面に設けられた第2の半導体チップと、第2の導体回路からなり、第2の導体回路が、第2の半導体チップと電気的に接続された第2の接続端子と、その第2の接続端子から引き出した引き出し線と、その引き出し線に接続された第2のスルーホールと、第2の半導体チップが搭載された面と反対の面に設けられた、はんだボール搭載用の第2の外部接続端子からなる第2の基板からなり、第2の基板の第2の外部接続端子の設けられた表面が、第1の基板の第1の外部接続端子の設けられた表面と面一になるように、第2の基板が、第1の基板のキャビティ開口部内に蓋をするように設けられたことを特徴とする。
【0006】
【発明の実施の形態】
第1の基板は、キャビティと、そのキャビティ内に設けられた第1の半導体チップと、第1の導体回路からなり、第1の導体回路が、第1の半導体チップと電気的に接続された第1の接続端子と、その第1の接続端子から引き出した引き出し線と、その引き出し線に接続された第1のスルーホールと、第1の半導体チップが搭載された面と反対の面に設けられた第1の外部接続端子からなる。
この第1の基板は、絶縁基材に銅箔を貼り合わせた銅張り積層板から作製することができ、絶縁基材には、樹脂と強化繊維からなるエポキシ樹脂、ポリイミド樹脂、フェノール樹脂、ビスマレイミド樹脂から選択されたものが使用でき、強化繊維には、ガラス布、ガラス紙、アミド布、アミド紙から選択されたものが使用できる。
また、この第1の基板は、複数の回路板と複数のプリプレグを重ねて多層配線板とすることもできる。この場合の、回路板にも、上記と同じ絶縁基材と銅箔からなる銅張り積層板を用いることができ、プリプレグには、絶縁基材と同じ強化繊維に樹脂を含浸させ、乾燥して半硬化したものが使用できる。
【0007】
第1の基板に設けるキャビティは、予め、銅張り積層板や多層配線板に、ザグリ加工やパンチ加工で穴をあけておくことによって形成できる。
特に多層配線板の場合には、複数の回路板と複数のプリプレグのそれぞれに穴をあけておくことが好ましく、また、キャビティに段部を形成するために、上の方に重ねる回路板やプリプレグにあける穴の大きさを、下のほうに重ねる回路板やプリプレグにあける穴よりも大きくすることによって実現できる。
このキャビティには、第1の半導体チップが取り付けられるので、半導体チップを搭載する底部を形成しなければならず、穴をあけた銅張り積層板を用いたときには、その一方の面に穴をふさぐ絶縁板または金属板を取り付けなければならない。半導体チップの放熱を行うために、金属板を放熱板として取り付ければより好ましい。
【0008】
この第1の基板に、第1の半導体チップを搭載するのは、キャビティの底部に接着剤で固定し、キャビティ内に設けられた第1の半導体チップの電極と電気的に接続するための第1の接続端子と、ワイヤーボンディングによって接続を行うことによって可能となる。
また、第1の半導体チップの電極とキャビティの第1の接続端子とを、導電性接着剤を用いて直接にフリップチップ接続を行うことによっても可能である。
このフリップチップ接続に用いる導電性接着剤には、チップのバンプや回路形成電極の高さバラツキを吸収するために、異方導電性を積極的に付与する目的で導電粒子を分散させたものを使用することもできる。
このような導電粒子は、例えば、Au、Ni、Ag、Cu、Wやはんだ等の金属粒子またはこれらの金属粒子表面に、金やパラジウム等の薄膜をめっきや蒸着によって形成した金属粒子であり、ポリスチレン等の高分子の球状の核材にNi、Cu、Au、はんだ等の導電層を設けた導電粒子を用いることができる。
粒径は、基板の電極の最小の間隔よりも小さいことが必要で、電極の高さにバラツキがある場合は、そのバラツキよりも大きいことが好ましく、1μm〜10μmの範囲が好ましい。
また、接着剤に分散される導電粒子量は、0.1〜30体積%であり、好ましくは0.1〜20体積%である。
【0009】
第1の導体回路は、銅張り積層板の不要な銅箔をエッチング除去して形成することができる。またこの第1の導体回路を形成するときに、第1の半導体チップと電気的に接続された第1の接続端子と、その第1の接続端子から引き出した引き出し線を形成することができる。
この第1の導体回路は、第1の接続端子の部分だけ、ボンディングワイヤとの接続のために、ニッケル/金めっき、あるいは、ニッケル・パラジウム・金めっきを行うことが好ましい。
その引き出し線に接続された第1のスルーホールは、前記第1の導体回路を形成する前に、銅張り積層板にドリルなどで穴をあけ、その穴内壁をめっきして金属化することによって形成できる。また、穴内壁にピロール、チオフェン、フランなどのモノマーを含む溶液で被覆し、硫酸や塩酸などの強酸で重合して導電性ポリマーの被膜を形成することによって導体化してもよい。
多層配線板の場合には、それぞれの回路板とプリプレグを重ねた上に銅箔を重ねて、加熱・加圧して積層一体化し、内層回路入り銅張り積層板とした後に、上記と同様に、スルーホールとなる穴をあけ、穴内壁を金属化し、表面の不要な銅箔をエッチング除去して作製する。
【0010】
第1の半導体チップが搭載された面に設けられた第1の外部接続端子は、上記第1の導体回路を形成するときに同時に形成することができる。また、上記第1の導体回路を形成するときに、反対面の銅箔を全面マスクしてエッチング液から保護し、後に述べる第2の基板と合体した後に回路を形成することもできる。
【0011】
第2の基板は、基板の一方の面に設けられた第2の半導体チップと、第2の導体回路からなり、第2の導体回路が、第2の半導体チップと電気的に接続された第2の接続端子と、その第2の接続端子から引き出した引き出し線と、その引き出し線に接続された第2のスルーホールと、第2の半導体チップが搭載された面と反対の面に設けられた第2の外部接続端子からなる。
この第2の基板は、第1の基板と異なるのが、キャビティを有しないことである。この第2の基板は、絶縁基材に銅箔を貼り合わせた銅張り積層板から作製することができ、絶縁基材には、樹脂と強化繊維からなるエポキシ樹脂、ポリイミド樹脂、フェノール樹脂、ビスマレイミド樹脂から選択されたものが使用でき、強化繊維には、ガラス布、ガラス紙、アミド布、アミド紙から選択されたものが使用できる。
また、この第2の基板は、複数の回路板と複数のプリプレグを重ねて多層配線板とすることもできる。この場合の、回路板にも、上記と同じ絶縁基材と銅箔からなる銅張り積層板を用いることができ、プリプレグには、絶縁基材と同じ強化繊維に樹脂を含浸させ、乾燥して半硬化したものが使用できる。
【0012】
この第2の基板に、第2の半導体チップを搭載するのは、基板の表面に接着剤で固定し、基板の表面に設けられた第2の半導体チップの電極と電気的に接続するための第2の接続端子と、ワイヤーボンディングによって接続を行うことによって可能となる。
また、第2の半導体チップの電極と第2の接続端子とを、導電性接着剤を用いて直接にフリップチップ接続を行うことによっても可能である。
このフリップチップ接続に用いる導電性接着剤には、チップのバンプや回路形成電極の高さバラツキを吸収するために、異方導電性を積極的に付与する目的で導電粒子を分散させたものを使用することもできる。
このような導電粒子は、例えば、Au、Ni、Ag、Cu、Wやはんだ等の金属粒子またはこれらの金属粒子表面に、金やパラジウム等の薄膜をめっきや蒸着によって形成した金属粒子であり、ポリスチレン等の高分子の球状の核材にNi、Cu、Au、はんだ等の導電層を設けた導電粒子を用いることができる。
粒径は、基板の電極の最小の間隔よりも小さいことが必要で、電極の高さにバラツキがある場合は、そのバラツキよりも大きいことが好ましく、1μm〜10μmの範囲が好ましい。
また、接着剤に分散される導電粒子量は、0.1〜30体積%であり、好ましくは0.1〜20体積%である。
【0013】
第2の導体回路は、銅張り積層板の不要な銅箔をエッチング除去して形成することができる。またこの第2の導体回路を形成するときに、第2の半導体チップと電気的に接続された第2の接続端子と、その第2の接続端子から引き出した引き出し線を形成することができる。
この第2の導体回路は、第2の接続端子の部分だけ、ボンディングワイヤとの接続のために、ニッケル/金めっき、あるいは、ニッケル・パラジウム・金めっきを行うことが好ましい。
その引き出し線に接続された第2のスルーホールは、前記第2の導体回路を形成する前に、銅張り積層板にドリルなどで穴をあけ、その穴内壁をめっきして金属化することによって形成できる。また、穴内壁にピロール、チオフェン、フランなどのモノマーを含む溶液で被覆し、硫酸や塩酸などの強酸で重合して導電性ポリマーの被膜を形成することによって導体化してもよい。
多層配線板の場合には、それぞれの回路板とプリプレグを重ねた上に銅箔を重ねて、加熱・加圧して積層一体化し、内層回路入り銅張り積層板とした後に、上記と同様に、スルーホールとなる穴をあけ、穴内壁を金属化し、表面の不要な銅箔をエッチング除去して作製する。
【0014】
第2の半導体チップが搭載された面と反対の面に設けられた第2の外部接続端子は、上記第2の導体回路を形成するときに同時に形成することができる。
また、上記第2の導体回路を形成するときに、反対面の銅箔を全面マスクしてエッチング液から保護し、第1の基板と合体した後に回路を形成することもできる。
【0015】
このようにして作製した第1の基板と第2の基板を、第2の基板が、第1の基板のキャビティに蓋をするように合体する。
キャビティに第2の基板で蓋をするには、第1の基板のキャビティの縁部に段部を設け、その段部の凹部に、第2の基板を接着するのが好ましく、そのときに用いる接着剤には、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ビスマレイミド樹脂から選択されることが好ましく、樹脂に強化繊維を設けた材料でもよく、強化繊維には、ガラス布、ガラス紙、アミド布、アミド紙が使用できる。
【0016】
また、半導体チップを湿気等の環境から保護するために、半導体チップを封止することが好ましく、このような封止材として、エポキシ樹脂、ポリイミド樹脂、シリコン、ウレタンフェノーツ系樹脂、ポリエステル系樹脂、アクリル系樹脂他熱硬化性樹脂、熱可塑性樹脂等を用いることができる。
【0017】
また、第1の基板のキャビティの縁部に第2の基板と電気的に接続するための第3の接続端子を、第1の導体回路を形成するときに設け、第2の基板の端部に第1の基板と電気的に接続するための第4の接続端子を、第1の導体回路を形成するときに設けて、第1の基板と第2の基板を合体するときに、第3の接続端子と第4の接続端子を電気的に接続すれば、互いの基板の配線の引き回しの自由度を高めることができ、好ましい。
【0018】
また、第1の基板のキャビティの開口部側の表面に、第1の外部接続端子と第2の外部接続端子を設けることもでき、このようにすると、半導体パッケージの一方の面に外部接続端子を設けることができ、たとえば、第1の外部接続端子及び第2の外部接続端子にはんだボールを形成して、ボールグリッドアレイの半導体パッケージとすることができる。
【0019】
【実施例】
(第1の基板)
以下に詳細に説明するようにして、第1の回路板〜第3の回路板と第1のプリプレグ〜第3のプリプレグを交互に重ねて積層一体化し、第1のスルーホールを形成し、第1の導体回路を形成して、第1の接続端子の部分を部分めっきし、放熱板を貼り合わせて第1の基板を作製した。
【0020】
・第1の回路板
厚さ12μmの銅箔を張り合わせた厚さ1.2mmのエポキシ樹脂ガラス布銅張積層板であるMCL−E679(日立化成工業株式会社製、商品名)に、NCルータ加工機MARK90R(日立精工株式会社製、商品名)を用いて、24mm×24mmの大きさのキャビティ穴加工を行い、さらに、その穴の縁に、深さ0.8mm、幅27mmの段部をザグリ加工で形成し、第1の回路意板とした。
【0021】
・第1のプリプレグ
厚さ0.1mmのエポキシ樹脂ガラスクロス布プリプレグであるGE−679NUJY(日立化成工業株式会社製、商品名)に24mm×24mmの大きさのキャビティ穴をパンチング加工で形成し、第1のプリプレグとした。
【0022】
・第2の回路板
厚さ12μmの銅箔を張り合わせた厚さ0.2mmのエポキシ樹脂ガラス布銅張積層板であるMCL−E679(日立化成工業株式会社製、商品名)の銅箔表面に、厚さ25μmの紫外線硬化型エッチングレジストであるH−W425(日立化成工業株式会社製、商品名)をラミネータで、圧力2kgf/cm2、温度110℃、速度1m/分の条件で仮圧着し、さらにその上面にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、1%の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成し、そのエッチングレジストのない銅箔部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力2kgf/cm2、速度3.5m/分の条件でエッチングした後、3%水酸化ナトリウム水溶液を噴霧してエッチングレジストを剥離除去して、配線を形成し、NCルータ加工機MARK90R(日立精工株式会社製、商品名)を用いて、20mm×20mmの大きさのキャビティ穴を形成し、第2の回路板とした。
【0023】
・第2のプリプレグ
厚さ0.1mmのエポキシ樹脂ガラスクロス布プリプレグであるGE−679NUJY(日立化成工業株式会社製、商品名)に20mm×20mmの大きさのキャビティ穴をパンチング加工で形成し、第2のプリプレグとした。
【0024】
・第3の回路板
厚さ12μmの銅箔を張り合わせた厚さ0.2mmのエポキシ樹脂ガラス布銅張積層板であるMCL−E679(日立化成工業株式会社製、商品名)の銅箔表面に、厚さ25μmの紫外線硬化型エッチングレジストであるH−W425(日立化成工業株式会社製、商品名)をラミネータで、圧力2kgf/cm2、温度110℃、速度1m/分の条件で仮圧着し、さらにその上面にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、1%の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成し、そのエッチングレジストのない銅箔部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力2kgf/cm2、速度3.5m/分の条件でエッチングした後、3%水酸化ナトリウム水溶液を噴霧してエッチングレジストを剥離除去して、配線を形成し、NCルータ加工機MARK−90R(日立精工株式会社製、商品名)を用いて、20mm×20mmの大きさのキャビティ穴を形成し、第3の回路板とした。
【0025】
・第3のプリプレグ
厚さ0.1mmのエポキシ樹脂ガラスクロス布プリプレグであるGE−679NUJY(日立化成工業株式会社製、商品名)に18mm×18mmの大きさのキャビティ穴をパンチング加工で形成し、第3のプリプレグとした。
【0026】
・放熱板
厚さ0.4mmのタフピッチ銅板であるC1100P 1/4H(日鉱商事株式会社製、商品名)に、NCルータ加工機MARK−90R(日立精工株式会社製、商品名)を用いて直径5.0mmの穴あけ加工を行い、次いで、ワット浴を用いて、電解ニッケル厚3〜20μmのめっきを形成し、放熱板とした。
上記の第1の回路板〜第3の回路板と第1のプリプレグ〜第3のプリプレグを、それぞれの回路板とプリプレグに予め設けたピンラミネーション用ガイドを使用し、交互に重ね、真空プレスを用いて、圧力30Kgf/cm2、温度175℃、保持時間60分の条件で加圧加熱して積層一体化した。
【0027】
・第1のスルーホールの形成
次いで、アクリル樹脂フィルムであるK−2165B(日立化成工業株式会社製、商品名)をラミネータで、圧力2kgf/cm2、温度110℃、速度1m/分の条件で仮圧着し、キャビティの箇所を覆い、さらに、熱風乾燥機より130℃/20分間、加熱乾燥して応力解除し、NCドリルマシンであるMARK−100(日立精工株式会社製、商品名)によって、ガイド孔と第1のスルーホールとなる穴をあけた。
【0028】
・第1の導体回路の形成
その穴のクリーニング処理を過マンガン酸ナトリウム溶液に液温50℃で15分間の浸漬によるデスミア処理を行い、有機ポリマからなるDMS−E液(日立化成工業株式会社製、商品名)に、温度85℃、処理時間5分の条件で浸漬し、10%硫酸溶液に液温25℃で3分間浸漬し、第1のスルーホールとなる穴の内壁に導電ポリマを形成し、この後アクリル樹脂フィルムであるK−2165B(日立化成工業株式会社製、商品名)を剥離・除去した。
次いで、電解硫酸銅めっきを硫酸銅150〜250g/l、硫酸40〜120g/l、塩素20〜80ppmの液組成で、電流密度2A/dm2、めっき時間60分の条件で、第2の接続端子であるワイヤーボンディングパット、第1のスルーホールの内壁、第1の基材の表面、及びキャビティの側面に、銅めっきを形成し多層配線板を作製した。
次に、その多層配線板の外層に、紫外線硬化型ドライフィルムH−W425(日立化成工業株式会社製、商品名)をラミネータで仮圧着し、さらに、その上面にネガ型マスクを張り合わせ、紫外線で露光し、回路以外のパターンを焼き付け、1%の炭酸ナトリウム水溶液を噴霧して現像し、めっきレジストを形成し、スズ90%、鉛10%の組成のはんだめっきを、電流密度2A/dm2、時間12分の条件で行い、3%の炭酸ナトリウム水溶液に浸漬して、めっきレジストを剥離し、さらに、アルカリエッチングで回路形成を行い、次いで、過酸化水素水及び硫酸、硝酸からなるはんだ剥離液に、液温度50℃、時間5分の条件で浸漬し、はんだめっきを剥離した。
【0029】
・部分めっき
次いで、配線形成を行った多層配線板の導体回路表面に、液状レジストであるPSR−4000(太陽インキ製造株式会社製、商品名)を印刷し、80℃30分間乾燥後、その上面にネガ型マスクを張り合わせ、紫外線で露光しさらに1%の炭酸ナトリウム水溶液で現像し、紫外線561Jを照射することにより、硬化を完全にし、150℃/60分乾燥後、めっきレジストを形成した。
さらに、ワイヤーボンディング部とボールパッド部にワット浴を用いて、反応型パラジウムめっき液であるSA−100(日立化成工業株式会社製、商品名)液温25℃、処理時間5分の条件で処理後、無電解ニッケルめっき液温85℃で、時間20分の条件で、浸漬処理を行って、ニッケルめっき5μm析出させ、さらに、置換金めっき液HGS−500(日立化成工業株式会社製、商品名)に、液温80℃で、時間10分の条件で浸漬処理し、金めっき液であるHGS−2000(日立化成工業株式会社製、商品名)に、液温65℃で、時間20分の条件で、金めっきを0.5μmの厚さに析出させた。
【0030】
・放熱板の取り付け
さらに、NCルータ加工機であるMARK−90R(日立精工株式会社製、商品名)を用いて、外形加工をし、予め設けたピンラミネーション用ガイド穴を使用し、接着剤143であるGE−679NUJY(日立化成工業株式会社製、商品名)を用いて、放熱板と前記めっきをして外形加工した多層配線板と重ね、真空プレスを用いて、圧力30Kgf/cm2、温度175℃、保持時間60分の条件で加圧加熱して積層一体化し、第1の基板とした。
【0031】
(第2の基板)
以下に詳細に説明するようにして、第4の回路板、第5の回路板と第4のプリプレグを交互に重ねて積層一体化し、第2のスルーホールを形成し、第2の導体回路を形成して、第2の接続端子の部分を部分めっきし、放熱板を貼り合わせて第2の基板を作製した。
【0032】
・第4の回路板
厚さ12μmの銅箔を両面張り合わせた厚さ0.2mmのエポキシ樹脂ガラス布銅張積層板であるMCL−E679(日立化成工業株式会社製、商品名)の一方の銅箔面に、厚さ25μmの紫外線硬化型エッチングレジスト用ドライフィルムであるH−W425(日立化成工業株式会社製、商品名)をラミネータで、圧力2kgf/cm2、温度110℃、速度1m/分の条件で仮圧着し、さらにその上面にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、1%の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成し、そのエッチングレジストのない銅箔部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力2kgf/cm2、速度3.5m/分の条件でエッチングした後、3%水酸化ナトリウム水溶液を噴霧してエッチングレジストを剥離除去して、配線を形成し、第4の回路意板とした。
【0033】
・第4のプリプレグ
厚さ0.1mmのエポキシ樹脂ガラスクロス布プリプレグであるGE−679NUJY(日立化成工業株式会社製、商品名)に直径5.0mmの大きさのピンラミネーションの穴をパンチング加工で形成し、第4のプリプレグとした。
【0034】
・第5の回路板
厚さ12μmの銅箔を両面張り合わせた厚さ0.2mmのエポキシ樹脂ガラス布銅張積層板であるMCL−E679(日立化成工業株式会社製、商品名)の一方の銅箔面に、厚さ25μmの紫外線硬化型エッチングレジスト用ドライフィルムであるH−W425(日立化成工業株式会社製、商品名)をラミネータで、圧力2kgf/cm2、温度110℃、速度1m/分の条件で仮圧着し、さらにその上面にネガ型マスクを張り合わせ、紫外線で露光し、回路を焼付け、1%の炭酸ナトリウム水溶液で現像し、エッチングレジストを形成し、そのエッチングレジストのない銅箔部分をスプレー噴霧によって、塩化第二銅、塩酸、硫酸過水の組成からなる塩化第二銅エッチング液で圧力2kgf/cm2、速度3.5m/分の条件でエッチングした後、3%水酸化ナトリウム水溶液を噴霧してエッチングレジストを剥離除去して、配線を形成し、第5の回路板とした。
第4の回路板/第4のプリプレグ/第5の回路板を、回路形成面が内側となるように重ね、真空プレスを用いて、圧力30kgf/cm2、温度175℃、保持時間60分の条件で加圧加熱して積層一体化した。
【0035】
・第2のスルーホールの形成
次いで、NCドリルマシンであるMARK−100(日立精工株式会社製、商品名)によって、ガイド孔と第2のスルーホールとなる穴をあけた。
次いで、その穴のクリーニング処理を過マンガン酸ナトリウム溶液に液温50℃で15分間の条件で行い、無電解銅めっきであるL−59(日立化成工業株式会社製、商品名、硫酸銅10g/l、EDTA40g/l、ホルマリン10ml/l、PH12.2)に、液温度70℃、時間10Hrの条件で、穴の内壁、ガイド孔内壁、第7の基材の表面、および基板側面に、20μmの銅めっきを行って、多層配線板用基板とした。
【0036】
・第2の導体回路の形成
次に、上記工程で製作した多層配線板用基板の外層に、紫外線硬化型ドライフィルムH−W425(日立化成工業株式会社製、商品名)をラミネータで仮圧着し、さらに、その上面にネガ型マスクを張り合わせ、紫外線で露光し、回路以外のパターンを焼き付け、1%の炭酸ナトリウム水溶液で現像して、めっきレジストを形成し、ズズ90%、鉛10%の組成のはんだめっきを電流密度2A/dm2、時間15分の条件で行い、3%の炭酸ナトリウム水溶液でめっきレジストを剥離・除去し、さらに、アルカリエッチングで回路形成を行い、次いで、硫酸、過酸水素水、硝酸からなる組成のはんだ剥離液に、液温度50℃、時間5分の条件で浸漬し、はんだめっきを剥離し多層配線板とした。
【0037】
・部分めっき
次いで、配線形成を行った多層配線板の導体回路表面に、液状レジストであるPSR−4000(太陽インキ製造株式会社製、商品名)を印刷し、80℃30分間乾燥後、その上面にネガ型マスクを張り合わせ、紫外線で露光し、さらに1%の炭酸ナトリウム水溶液で現像し、紫外線1Jの照射によりさらなる硬化を行い、150℃で60分乾燥後、めっきレジストを形成した。
さらに、ワイヤーボンディング部とボールパッド部にワット浴を用いて、反応型パラジウムめっき液であるSA−100(日立化成工業株式会社製、商品名)液温25℃、処理時間5分の条件で処理後、無電解ニッケルめっき液温85℃で、時間20分の条件で、浸漬処理を行って、ニッケルめっき5μm析出させ、さらに、置換金めっき液HGS−500(日立化成工業株式会社製、商品名)に、液温80℃で、時間10分の条件で浸漬処理し、金めっき液であるHGS−2000(日立化成工業株式会社製、商品名)に、液温65℃で、時間20分の条件で、金めっきを0.5μmの厚さに析出させた。
【0038】
・外形加工
さらに、NCルータ加工機であるMARK−90R(日立精工株式会社製、商品名)を用いて、外形加工をし、予め設けたピンラミネーション用ガイド穴を使用し、接着剤143であるGE−679NUJY(日立化成工業株式会社製、商品名)を用いて、ヒートスラグ104と前記めっきをして外形加工した多層配線板と重ね、真空プレスを用いて、圧力30kgf/cm2、温度175℃、保持時間60分の条件で加圧加熱して積層一体化し、第2の基板とした。
【0039】
第1の基板と第2の基板に、それぞれ第1の半導体チップと第2の半導体チップをそれぞれ搭載し、超音波熱厚着法でワイヤーボンティングしてそれぞれの基板と半導体チップとを電気的に接続し、封止樹脂CEL−C−1900(日立化成工業株式会社製、商品名)を用いて封止した。
第1の基板の段部に、あらかじめ封止樹脂CEC−CO150(日立化成工業株式会社製、商品名)をディスペンサーを用いて塗布しておき、第1の基板と第2の基板とを合わせて固定し、乾燥機により、150℃で、60分間乾燥した。その基板のはんだボール用パッドに、ロジン系フラックスであるR−5003(日本アルファメタル社製、商品名)を塗布し、さらに、はんだボールをボールパッドに搭載した後、240℃で、10秒の条件で圧着し、洗浄剤AK225(アサヒクリーン社製、商品名)を用いて、洗浄し、ボールグリットアレイを製作した。
【0040】
この結果、図1(a)に示すように、キャビティ11を有する第1の基板1と、そのキャビティ11に蓋をするように設けられた第2の基板2とからなり、第1の基板1には、そのキャビティ11内に第1の半導体チップ12が設けられ、第1の基板1に設けられた第1の接続端子13と電気的に接続され、その第1の接続端子13が第1の基板1の外側に設けられた第1の外部接続端子15と第1のスルーホール14によって電気的に接続されており、第2の基板2には、第1の基板1のキャビティ11の内側となる面に第2の半導体チップ22が設けられ、第2の基板2に設けられた第2の接続端子23と電気的に接続され、その第2の接続端子23が第2の基板2の外側に設けられた第2の外部接続端子25と第2のスルーホール24によって電気的に接続され、図1(b)に示すように、キャビティ11内が封止樹脂3で封止され、第1の外部接続端子15及び第2の外部接続端子25に、はんだボールを設けた半導体パッケージであって、パッケージサイズが、45×45mmで1055ピンのボールグリットアレイパッケージが得られ、従来のパッケージに比べ、実装面積を30%低減した半導体パッケージを作製することが可能となった。
【0041】
【発明の効果】
以上に説明したとおり、本発明によって、小型化や高密度化に優れた半導体パッケージを提供することができる。
【図面の簡単な説明】
【図1】(a)は本発明の一実施例を示す分解断面図であり、(b)は本発明の一実施例を示す断面図である。
【符号の説明】
1.第1の基板 11.キャビティ
12.第1の半導体チップ 13.第1の接続端子
14.第1のスルーホール 15.第1の外部接続端子
16.段部
2.第2の基板 22.第2の半導体チップ
23.第2の接続端子 24.第2のスルーホール
25.第2の外部接続端子
3.封止樹脂
4.はんだボール

Claims (5)

  1. キャビティと、そのキャビティ内に設けられた第1の半導体チップと、第1の導体回路からなり、第1の導体回路が、第1の半導体チップと電気的に接続された第1の接続端子と、その第1の接続端子から引き出した引き出し線と、その引き出し線に接続された第1のスルーホールと、第1の半導体チップが搭載された面に設けられた、はんだボール搭載用の第1の外部接続端子からなる第1の基板と、
    基板の一方の面に設けられた第2の半導体チップと、第2の導体回路からなり、第2の導体回路が、第2の半導体チップと電気的に接続された第2の接続端子と、その第2の接続端子から引き出した引き出し線と、その引き出し線に接続された第2のスルーホールと、第2の半導体チップが搭載された面と反対の面に設けられた、はんだボール搭載用の第2の外部接続端子からなる第2の基板からなり、
    第2の基板の第2の外部接続端子の設けられた表面が、第1の基板の第1の外部接続端子の設けられた表面と面一になるように、第2の基板が、第1の基板のキャビティ開口部内に蓋をするように設けられた半導体パッケージ。
  2. 第2の基板が、第1の基板のキャビティの縁部に設けられた段部の凹部に接着されることにより、第1の基板のキャビティ開口部内に蓋をするように設けられた請求項1に記載の半導体パッケージ。
  3. 第1の基板のキャビティの縁部に第2の基板と電気的に接続するための第3の接続端子が設けられ、第2の基板の端部に第1の基板と電気的に接続するための第4の接続端子が設けられ、第3の接続端子と第4の接続端子が電気的に接続されている請求項1又は2に記載の半導体パッケージ。
  4. 第1の基板のキャビティの開口部側の表面に、第1の外部接続端子と第2の外部接続端子を有する請求項1〜のうち何れかに記載の半導体パッケージ。
  5. 第1の外部接続端子及び第2の外部接続端子にはんだボールを形成した請求項1〜のうちいずれかに記載の半導体パッケージ。
JP23484899A 1999-08-23 1999-08-23 半導体パッケージ Expired - Lifetime JP4482841B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23484899A JP4482841B2 (ja) 1999-08-23 1999-08-23 半導体パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23484899A JP4482841B2 (ja) 1999-08-23 1999-08-23 半導体パッケージ

Publications (2)

Publication Number Publication Date
JP2001060637A JP2001060637A (ja) 2001-03-06
JP4482841B2 true JP4482841B2 (ja) 2010-06-16

Family

ID=16977316

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23484899A Expired - Lifetime JP4482841B2 (ja) 1999-08-23 1999-08-23 半導体パッケージ

Country Status (1)

Country Link
JP (1) JP4482841B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114340160A (zh) * 2021-12-17 2022-04-12 鹤山市中富兴业电路有限公司 喷锡字符设计工艺

Also Published As

Publication number Publication date
JP2001060637A (ja) 2001-03-06

Similar Documents

Publication Publication Date Title
CN100386869C (zh) 具有窗的球栅阵列基板及其制造方法
JP4427874B2 (ja) 多層配線板の製造方法および多層配線板
US8236690B2 (en) Method for fabricating semiconductor package substrate having different thicknesses between wire bonding pad and ball pad
TWI246753B (en) Package substrate for electrolytic leadless plating and manufacturing method thereof
WO2003067656A1 (fr) Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
WO2006046510A1 (ja) 多層プリント配線板及び多層プリント配線板の製造方法
JP2010135721A (ja) 金属バンプを持つプリント基板及びその製造方法
JP3853219B2 (ja) 半導体素子内蔵基板および多層回路基板
WO2010052942A1 (ja) 電子部品内蔵配線板及びその製造方法
JP2006093650A (ja) 無電解ニッケルメッキを用いたパッケージ基板の製造方法
JP4022405B2 (ja) 半導体チップ実装用回路基板
KR20190024243A (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
JP4601158B2 (ja) 多層プリント配線板およびその製造方法
JP4376891B2 (ja) 半導体モジュール
JP2016134621A (ja) 電子部品内蔵型印刷回路基板及びその製造方法
JP2003234432A (ja) 半導体チップ実装回路基板および多層化回路基板
JP4004196B2 (ja) 半導体チップ
JP5432800B2 (ja) 配線基板の製造方法
WO2010035864A1 (ja) 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ
WO2010035867A1 (ja) 半導体素子搭載用パッケージ基板とその製造方法
JP4482841B2 (ja) 半導体パッケージ
JP4376890B2 (ja) 半導体チップ実装用回路基板
JP2014063881A (ja) コアレス配線基板及びその製造方法
KR101168825B1 (ko) 반도체 소자 탑재용 패키지 기판 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090424

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090709

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090903

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091001

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091225

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100226

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100311

R151 Written notification of patent or utility model registration

Ref document number: 4482841

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140402

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term