KR101168825B1 - 반도체 소자 탑재용 패키지 기판 및 그 제조방법 - Google Patents

반도체 소자 탑재용 패키지 기판 및 그 제조방법 Download PDF

Info

Publication number
KR101168825B1
KR101168825B1 KR1020117001679A KR20117001679A KR101168825B1 KR 101168825 B1 KR101168825 B1 KR 101168825B1 KR 1020117001679 A KR1020117001679 A KR 1020117001679A KR 20117001679 A KR20117001679 A KR 20117001679A KR 101168825 B1 KR101168825 B1 KR 101168825B1
Authority
KR
South Korea
Prior art keywords
plating
conductive resin
package
cavity
layer
Prior art date
Application number
KR1020117001679A
Other languages
English (en)
Other versions
KR20110019783A (ko
Inventor
타다시 타무라
마나부 스기바야시
쿠니지 스즈키
타케시 마사키
Original Assignee
히다치 가세고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히다치 가세고교 가부시끼가이샤 filed Critical 히다치 가세고교 가부시끼가이샤
Publication of KR20110019783A publication Critical patent/KR20110019783A/ko
Application granted granted Critical
Publication of KR101168825B1 publication Critical patent/KR101168825B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H05K2201/09518—Deep blind vias, i.e. blind vias connecting the surface circuit to circuit layers deeper than the first buried circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/061—Lamination of previously made multilayered subassemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4623—Manufacturing multilayer circuits by laminating two or more circuit boards the circuit boards having internal via connections between two or more circuit layers before lamination, e.g. double-sided circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은, PoP를 구성하는 경우에 있어서, 조합시키는 패키지의 자유도가 크고, 패턴설계상의 제약도 작고, 상부 패키지와 하부 패키지 사이의 접속을 고밀도로 행하는 것이 가능한 반도체소자 탑재용 패키지 기판과 그 제조방법을 간이한 프로세스로 저렴하게 제공하는 것을 목적으로 한다. 본 발명은, 개구 및 관통구멍을 갖는 캐비티층과, 이 캐비티층에 접속된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 갖는 비아를 갖는 반도체소자 탑재용 패키지 기판에 있어서, 상기 바닥을 갖는 비아의 내벽에 금속피복이 형성되고, 이것을 바탕으로 하여 상기 바닥을 갖는 비아에 도전수지가 충전되고, 이 도전수지 중에 포함되는 도전성분이, 노출된 상태에서 상기 바닥을 갖는 비아의 입구측에 배치되고, 이 노출된 도전성분 위에, 도금이 직접 석출함으로써 형성된 금속피막을 갖는 반도체소자 탑재용 패키지 기판과 그 제조방법이다.

Description

반도체 소자 탑재용 패키지 기판 및 그 제조방법{PACKAGE SUBSTRATE FOR MOUNTING SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE PACKAGE SUBSTRATE}
본 발명은, 고밀도화가 가능한 반도체소자 탑재용 패키지 기판 및 그 제조방법에 관한 것이다.
전자부품의 소형화와 고밀도화에 따라, 시스템화된 반도체소자 탑재용 패키지 기판이 요구되고 있다. SiP(System in Package)로 대표되는 PoP(Package on Package)에서는, 하나의 반도체소자 탑재용 패키지 기판에 하나의 반도체소자를 실장하는 방법이 일반적이었다. 최근, 하나의 반도체소자 탑재용 패키지 기판에 반도체소자를 복수로 포개어 쌓은 패키지가 주류로 되고 있다.
그러나 반도체 패키지에서는, 반도체소자의 보호를 위해 포팅 레진 등으로 코팅할 필요가 있다. 그 때문에, 하나의 반도체소자 탑재용 패키지 기판에 반도체소자를 복수로 포개어 쌓은 패키지에서는, 패키지의 전체 높이가 두껍게 되어 박형화 대응이 곤란했다. 또한, 이 전체 두께가 두껍게 된 패키지끼리를 포개어 쌓을 때는, 도 7에 나타낸 바와 같이, 접속단자A(14)보다 높게 솟은 봉지제(3)가, 하부 패키지(35)와 상부 패키지(34)의 접속을 저해하기 때문에, 봉지제(3)의 높이보다 직경이 큰 땜납 볼(38)(예를 들면, φ 0.6mm이상. 또한, 이하에서 φ는 직경을 나타낸다)을 사용하여, 상부 패키지(34)와 하부 패키지(35) 사이의 접속을 행할 필요성이 있다. 이와 같이 하여 패키지끼리를 접속한 경우, 접속에 사용되는 땜납 볼(38)의 직경(즉, 단자간 거리(44))의 반 이상의 높이로, 봉지제(3)가 솟아 오른 상태가 되는 것이 일반적이었다. 땜납 볼(38)의 직경이 크면, 이 땜납 볼(38)을 사용하여 접속하는 접속단자A(14)의 직경과 피치도, 그것에 맞추어 확대하지 않을 수 없다. 이 때문에, 이들 패키지 사이의 접속에 사용되는 땜납 볼(38)의 직경이 크게 되기 때문에, 접속단자A(14)의 크기와 피치를 미세화하는 것이 곤란했다.
그래서, PoP용의 반도체소자 탑재용 패키지 기판에서는, 위쪽이 되는 상부 패키지용 기판에 설치한 캐비티부(部)에, 아래쪽이 되는 하부 패키지의 반도체소자의 일부가 수용되도록 한 것(특허문헌 1), 하부 패키지용의 기판에 캐비티부를 설치하여, 복수로 포개어 쌓은 반도체소자를 수용하는 것(특허문헌 2)이 알려져 있다.
특허문헌 1: 일본공개특허 2007-221118호 공보 특허문헌 2: 일본공개특허 2008-016819호 공보
그러나, 특허문헌 1에서는, 하부 패키지의 상방측(상부 패키지 측)은 봉지제가 볼록상태로 되어 있기 때문에, 조합시킬 수 있는 상부 패키지가 한정되어, 자유도가 작은 문제가 있다. 또한, 특허문헌 2에서는, 캐비티부를 설치하기 위해 절연층이 형성되고, 이 절연층을 통한 외부접속단자와의 층간접속을, 관통구멍에 금속층을 전기도금으로 충전하여 행하기 때문에, 전기도금을 위한 도금리드가 필요하게 되어, 고밀도화와 설계상의 제약이 있다.
이 문제를 해결하는 방법으로서, 도 6에 나타낸 바와 같이, 캐비티부(9)를 설치하기 위한 절연층(캐비티층(5))의 층간접속(31)을, 도전수지(17)를 이용하여 행하는 방법이 고려될 수 있다.
그러나, 도전수지(17)를 사용한 경우는, 특허문헌 2와 같이, 소위 필드비어도금과 같은 전기도금으로 층간접속(31)을 형성한 경우와 달리, 바로 위에 접속단자A(14)를 설치하기 위해서는, 도전수지(17) 위에 소위 덮개도금을 행할 필요가 있다. 이 덮개도금은, 일반적으로, 촉매를 부여한 후, 바탕으로 되는 무전해 도금을 행하고, 전기 동도금을 더 행하여, 어느 정도 두껍게 부착시킴으로써, 접속신뢰성을 확보하고 있다. 또한, 접속단자A(14)의 납땜을 확보하기 위해, 니켈도금과 금도금을 더 행한다. 이와 같이, 덮개도금은, 공정 수가 들기 때문에, 비용상승이나 리드타임의 증가로 이어지는 문제가 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, PoP를 구성하는 경우에 있어서, 조합시키는 패키지의 자유도가 크고, 패턴 설계상의 제약도 작고, 상부 패키지와 하부 패키지 사이의 접속을 고밀도로 행하는 것이 가능한 반도체소자 탑재용 패키지 기판을 간이한 프로세스로 저렴하게 제공하는 것을 목적으로 한다.
본 발명은 이하의 것에 관한 것이다.
(1) 개구 및 관통구멍을 갖는 캐비티층과, 이 캐비티층에 적층된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 갖는 비아(via)를 갖는 반도체소자 탑재용 패키지 기판에 있어서, 상기 바닥을 갖는 비아의 내벽에 금속피복이 형성되고, 이것을 바탕으로 하여 상기 바닥을 갖는 비아에 도전수지가 충전되고, 이 도전수지 중에 포함되는 도전성분이, 노출된 상태로 상기 바닥을 갖는 비아의 입구측에 배치되고, 이 노출된 도전성분 위에, 도금이 직접 석출됨으로써 형성된 금속피막을 갖는 반도체소자 탑재용 패키지 기판.
(2) 상기 (1)에 있어서, 베이스층 위의 캐비티층 측에 설치되는 접속패드와, 상기 캐비티층 위의 베이스층과 반대측에 설치되고, 상기 접속패드와 바닥을 갖는 비아에 의해 층간접속되는 접속단자(A)를 접속하는 층간접속을 갖고, 상기 접속단자(A)가, 상기 바닥을 갖는 비아에 충전된 도전수지 중에 포함되는 도전성분으로, 직접 석출된 도금에 의해 형성되는 금속피막을 갖는 반도체소자 탑재용 패키지 기판.
(3) 상기 (1) 또는 (2)에 있어서, 금속피막을 형성하는 도금이, 물리적 연마에 의해 바닥을 갖는 비아의 입구측에 노출된 도전수지의 도전성분 위로, 직접 석출된 반도체소자 탑재용 패키지 기판.
(4) 상기 (1) 내지 (3) 중 어느 하나에 있어서, 금속피막을 형성하는 도금이, 무전해 니켈도금 또는 무전해 금도금 또는 무전해 니켈도금과 치환 금도금 또는 무전해 금도금을 갖는 반도체소자 탑재용 패키지 기판.
(5) 상기 (1) 내지 (3) 중 어느 하나에 있어서, 금속피막을 형성하는 도금이, 전기 니켈도금 또는 전기 금도금 또는 전기 니켈도금과 치환 금도금 또는 무전해 금도금 또는 무전해 금도금 또는 전기 금도금을 갖는 반도체소자 탑재용 패키지 기판.
(6) 상기 (1) 내지 (5) 중 어느 하나에 있어서, 도전수지 중에 포함되는 도전성분이, 은도금 동분(銅粉) 또는 금도금 동분인 반도체소자 탑재용 패키지 기판.
(7) 개구 및 관통구멍을 갖는 캐비티층과, 이 캐비티층에 적층된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 갖는 비아를 갖는 반도체소자 탑재용 패키지 기판의 제조방법에 있어서, 상기 바닥을 갖는 비아의 내벽에 금속피복이 형성되고, 이것을 바탕으로 하여 상기 바닥을 갖는 비어에 도전수지가 충전되는 공정과, 이 도전수지 표면을 물리적으로 연마하여 상기 도전수지 중의 도전성분을 노출시키는 공정과, 이 도전성분 위에 무전해 도금 또는 전기도금을 직접 석출시키는 공정을 갖는 반도체소자 탑재용 패키지 기판의 제조방법.
본 발명에 의하면, PoP를 구성하는 경우에 있어서, 조합시키는 패키지의 자유도가 크고, 패턴설계상의 제약도 작으며, 상부 패키지와 하부 패키지간의 접속을 고밀도로 행할 수 있는 반도체소자 탑재용 패키지 기판과 그 제조방법을 간이한 프로세스로 저렴하게 제공할 수 있다.
도 1은 본 발명의 실시예의 반도체소자 탑재용 패키지 기판 및 반도체 패키지의 단면도이다.
도 2는 본 발명의 실시예의 반도체소자 탑재용 패키지 기판 및 반도체 패키지의 일부를 확대한 단면도이다.
도 3은 본 발명의 실시예의 캐비티층의 제조공정을 나타내는 흐름도이다.
도 4는 본 발명의 실시예의 베이스층의 제조공정을 나타내는 흐름도이다.
도 5는 본 발명의 실시예의 캐비티부를 갖는 반도체 탑재용 패키지 기판의 제조공정을 나타내는 흐름도이다.
도 6은 본 발명의 반도체소자 탑재용 패키지 기판 및 반도체 패키지를 사용한 PoP의 개략 단면도이다.
도 7은 종래의 반도체소자 탑재용 패키지 기판 및 반도체 패키지를 사용한 PoP의 개략 단면도이다.
본 발명의 반도체소자 탑재용 패키지 기판(1)으로서는, 도 1, 도 2에 나타낸 바와 같이, 개구(25)를 갖는 캐비티층(5)과, 이 캐비티층(5)에 적층된 베이스층(6)과, 상기 개구(25)에 의해 형성된 캐비티부(9)를 갖는 반도체소자 탑재용 패키지 기판(1)으로서, 상기 캐비티층(5)을 관통하여, 상기 베이스층(6) 위의 접속패드(11)와 상기 캐비티층(5) 위의 접속단자A(14)를 접속하는 층간접속(31)이 설치되고, 이 층간접속(31)이 도전수지(17)에 의해 형성되는 반도체소자 탑재용 패키지 기판(1)을 들 수 있다.
또한, 본 발명의 반도체 패키지 기판(1)을 사용하여 제작한 반도체 패키지(36)로서는, 도 1, 도 2에 나타낸 바와 같이, 캐비티층(9)을 갖는 반도체소자 탑재용 패키지 기판(1)과, 상기 캐비티부(9) 내에 탑재된 반도체소자(2)와, 이 반도체소자(2)를 봉지하는 봉지제(3)와, 상기 반도체소자 탑재용 패키지 기판(1)의 한 쪽 면에 형성된 접속단자A(14)와, 다른쪽 면에 형성된 접속단자B(15)를 갖는 반도체 패키지(36)로서, 상기 캐비티부(9)가, 개구(25)를 갖는 캐비티층(5)과, 이 캐비티층(5)에 적층된 베이스층(6)에 의해 형성되고, 상기 캐비티층(5)에 상기 베이스층(6) 위의 접속패드(11)와 상기 캐비티층(5) 위의 접속단자A(14)를 접속하는 층간접속(31)이 설치되고, 이 층간접속(31)이 도전수지(17)에 의해 형성되는 반도체 패키지(36)를 들 수 있다.
이와 같이, 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)에서는, 도전수지(17)에 의해, 캐비티층(5)의 층간접속(31)을 형성하기 때문에, 소위 필드 비아 도금에 의해 층간접속(31)을 형성하는 경우와 달리, 급전(給電)을 위한 도금리드를 설치할 필요가 없기 때문에, 설계의 자유도가 크고, 또한 그 만큼 고밀도화를 도모할 수 있다. 또한, 필드비아도금에 비하여, 보다 종횡비가 큰 경우(예를 들면, 층간접속(31)을 위한 바닥을 갖는 비아(13)의 직경이 φ 0.2mm, 깊이 0.2mm ~ 0.55mm)라도, 접속패드(11)와 접속단자A(14)의 층간접속(31)을 형성할 수 있으므로, 캐비티층(5)의 두께를, 종래보다도 두껍게(예를 들면, 0.2mm ~ 0.55mm 정도)할 수 있다. 그 결과, 캐비티부(9)를 높게 형성할 수 있으며, 도 1에 나타낸 바와 같이, 복수의 반도체 패키지(36)를 포개어서 캐비티부(9) 안으로 수납하는 것이 용이해 진다. 또한, 캐비티부(9)의 높이를, 봉지제(3)가 거의 튀어나오지 않는 높이로 형성할 수 있기 때문에, 봉지제(3)를 몰딩하여 반도체 패키지(36)를 형성한 경우라도, 봉지제(3)의 표면이, 접속단자A(14)와 동등 이하, 즉 접속단자A(14)로부터 거의 튀어나오지 않을 정도로 평탄하게 할 수 있다. 예를 들면, 도 6에 나타낸 바와 같이, 캐비티부(9) 내에 반도체소자(2)를 상하 2단으로 포개어 쌓아 탑재한 경우라도, 봉지제(3)의 표면이, 접속단자A(14)보다도 거의 튀어나오지 않을 정도로 평탄하므로, 반도체 패키지끼리의 접합을 위한 땜납 볼 직경은, 봉지제(3)의 높이를 고려할 필요없이, 땜납 볼로서, 직경이 φ0.3mm이하의 미소한 것을 사용해도 접합이 가능하게 된다. 그래서, φ0.3mm의 땜납 볼을 사용한 경우라도, 하부 패키지(35)의 봉지제(3)의 최상부가, 접속단자A(14) 위의 땜납 볼(φ0.3mm)의 1/3이하의 높이가 되는 상태에서, 상부 패키지(34)와 접합하는 것이 가능하다. 즉, 봉지제(3)의 최상부가, 접속단자A(14)보다도, 단자간 거리(44)의 1/3이하(0.1mm이하)의 높이만큼 돌출하도록 할 수 있다. 따라서, 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)를, 하부 기판(33)과 하부 패키지(35)로서 사용하여 PoP를 구성하는 경우, 조합시키는 상대의 반도체 패키지는 일반적인 것을 선택할 수 있어, 자유도가 크다. 또한, 접속을 위한 땜납 볼의 직경은, 봉지제(3)의 돌출을 고려하여 크게 할 필요가 없기 때문에, 접속단자A(14)의 직경과 피치를 작게(예를 들면, 단자직경이 φ 0.25mm이하, 피치가 0.4mm이하) 하는 것이 가능하여, 고밀도인 접속이 가능하게 된다.
캐비티층(5)의 층간접속(31)은, 베이스층(6)의 캐비티층(5)측의 면에 설치된 접속패드(11)와, 이 접속패드(11)를 저면으로 하여 상기 캐비티층(5)에 형성된 바닥을 갖는 비아(13)와, 이 바닥을 갖는 비아(13) 안에 충전된 도전수지(17)와, 이 도전수지(17) 위에 설치된 접속단자A(14)에 의해 형성할 수 있다. 이와 같이, 도전수지(17)를 충전하고, 그 위에 접속단자A(14)를 설치함으로써, 층간접속(31)의 바로 위에 접속단자A(14)를 형성할 수 있기 때문에, 접속단자A(14)를 고밀도로 배치할 수 있다. 이 캐비티층(5) 위의 접속단자A(14)는, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36), 배선판(도시하지 않음)과의 접속에 사용하는 소위 외부접속단자로서 사용된다. 이 때문에, 도 6에 나타낸 바와 같이, 본 발명을 PoP 하부 기판(33)이나 하부 패키지(35)로서 사용한 경우, 상부 기판(32)이나 상부 패키지(34) 사이의 접속을 고밀도로 행하는 것이 가능하게 된다. 또한, 베이스층(6)의 캐비티층(5) 측의 면에 설치된 접속패드(11)는, 반도체소자(2)와의 접속을 행하는 와이어 본드 단자(12)나 접속단자C(27) 등의 소위 내부접속단자나, 베이스층(6)의 캐비티층(5) 측과는 반대측의 면에 설치된 접속단자B(15)에 접속된다. 접속단자B(15)는, 접속단자A(14)와 마찬가지로, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36), 배선판(도시하지 않음)과의 접속에 사용하는 소위 외부접속단자로서 사용되고 있다.
도 2에 나타낸 바와 같이, 캐비티층(5)의 층간접속(31)은, 캐비티층(5)의 바닥을 갖는 비아(13)의 내벽에 금속피복(18)을 형성하는 것이 바람직하다. 즉, 바닥을 갖는 비아(13) 안에 충전하는 도전수지(17)의 바탕으로서, 바닥을 갖는 비아(13)의 내벽에 금속피복(18)을 형성하는 것이 바람직하다. 바닥을 갖는 비아(13)의 내벽에 금속피복(18)을 형성하는 방법으로서는, 예를 들면, 전기 동도금이나 무전해 동도금에 의해 형성할 수 있다. 이것에 의해, 바닥을 갖는 비아(13)의 내벽이 매끄럽게 되어, 도전수지(17)가 바닥을 갖는 비어(13) 안으로 들어가기 쉽게 되기 때문에, 도전수지(17)가 충전되기 쉽게 된다. 또한, 도금에 의한 금속피복(18)과 도전수지(17)의 양자로 층간접속(31)을 형성하기 때문에, 층간접속의 신뢰성이 향상된다.
도 6에 나타낸 바와 같이, 베이스층(6)의 캐비티층(5)과 반대측의 면에 접속단자B(15)가 설치되고, 접속단자A(14)는 접속단자B(15)보다도 크기 및 피치가 작게 되도록 형성할 수 있다. 이것에 의해, 접속단자A(14)를, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36)와 접속할 때, 고밀도의 접속이 가능하게 된다. 즉, PoP의 하부 기판(33)이나 하부 패키지(35)로서 사용하는 경우, 상부 기판(32)이나 상부 패키지(34)와의 고밀도 접속이 가능하게 된다.
봉지제(3)의 최상부는, 반도체소자 탑재용 패키지 기판(1)의 접속단자A(14)와 동등 이하의 높이로 형성하는 것이 바람직하다. 여기서, 접속단자A(14)와 동등 이하의 높이란, 접속단자A(14) 위에 설치되는 땜납 볼(38)이 φ0.3mm의 경우(즉, 단자간 거리(44)가 0.3mm의 경우)를 상정(想定)하고 있고, 그 직경의 1/3이하의 높이까지를 말한다. 즉, 봉지제(3)의 최상부의 높이가, 접속단자A(14)에서 0.1mm의 높이까지인 것을 말한다. 이것에 의해, 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)를, 하부 기판(33)이나 하부 패키지(35)로서 사용하여 PoP를 구성하는 경우, 접속단자A(14)의 면이 평탄하므로, 조합시키는 상부 기판(32)이나 상부 패키지(34)의 접속단자(37) 면은, 평평한 일반적인 것을 선택할 수 있어, 자유도가 크다. 또한, 접속을 위한 땜납 볼(38)의 직경은, 봉지제(3)의 튀어나옴을 고려하여 크게 할 필요가 없기 때문에, 고밀도인 접속이 가능하게 된다.
캐비티부(9)는, 반도체소자 탑재용 패키지 기판(1)에 형성된 소정의 깊이의 패인곳이며, 반도체소자(2)를 탑재하기 위한 공간으로서 사용된다. 또한, 캐비티부(9)는, 개구(25)를 갖는 캐비티층(5)과 베이스층(6)에 의해 형성된다. 캐비티부(9)를 형성하는 방법으로서, 일례로서는, 도 3, 도 5에 나타낸 바와 같이, 접착제(8)를 붙인 캐비티층(5)에, 라우터(router)가공이나 펀치가공 등으로 개구(25)를 형성한 후, 이 개구(25)를 베이스층(6)으로 막도록, 베이스층(6)을 적층하는 방법이 있다. 또한, 다른 예로서는, 캐비티층(5)과 베이스층(6)을 적층한 후에, 캐비티부(9)에 대응하는 부분의 캐비티층(5)을 제거하는 방법이 있다. 이 경우는, 캐비티층(5)으로서 감광성 재료를 사용할 수 있다.
캐비티층(5)은, 베이스층(6)과 적층되어 반도체소자(2)를 수납하는 캐비티부(9)를 형성하는 기판임과 아울러, 반도체소자(2)가 탑재되는 베이스층(6)의 접속패드(11)와, 다른 반도체소자 탑재용 패키지용 기판과 접속되는 접속단자A(14)와의 전기적 접속을 행하는 기판이다. 캐비티층(5)은, 절연층을 갖는 캐비티재(7)와, 그 표면에 형성되는 접속단자A(14) 및 내층회로(19)와, 캐비티재(7) 위에 설치되는 접착제(8)와, 캐비티부(9) 형성을 위한 개구(25)와, 층간접속(31)을 위한 관통구멍A(24)를 갖는다. 캐비티층(5)의 접착제(8)를 설치하는 측에 내층회로(19)를 설치함으로써, 베이스층(6)의 접속패드(11)와 금속피복(18)과의 접속개소에 가까운 위치에, 관통구멍A(24) 안의 금속피복(18)과의 내층접속(20)을 형성할 수 있고, 이 경우는, 열사이클시험에서의 수명이 개선되어, 신뢰성을 향상할 수 있다. 내층회로(19)는, 관통구멍A(24)의 주위를 완전히 둘러싸는 소위 환상링으로 하는 것이, 신뢰성이라는 점에서 더 바람직하다. 또한, 캐비티층(5)과 베이스층(6)을 접착제(8)을 끼워서 가열?가압하여 적층접착할 때에, 접착제(8)가 유동하여도, 관통구멍A(24)의 주위를 완전하게 둘러싼 댐(dam)으로서 작용하므로, 관통구멍A 안으로 유동한 접착제(8)가 들어가, 신뢰성이 저하하는 것을 억제할 수 있다. 또한, 예를 들면, 접착제(8)로서, 엘라스토머재를 사용하는 경우, 캐비티재(7)에 사용하는 글라스에폭시 등의 절연재에 비하여, 일반적으로 열팽창계수가 크다. 이 때문에, 바닥을 갖는 비아(13)의 내벽의 안에서 접착제(8)가 내벽으로 되는 부분에서는, 스루홀(through hole)도금인 금속피복(18)이, 바렐크랙(barrel crack)을 발생시키는 것이나, 바닥을 갖는 비아(13)의 저부에서는, 스루홀도금 벗겨짐을 발생시키는 것이 염려된다. 그러나, 도 2의 확대도에서 알 수 있는 바와 같이, 내층회로(19)가 두께를 갖기 때문에, 내층회로(19)에 대응하는 부분의 접착제(8)는, 그 외의 부분에 비하여, 두께가 얇게 형성된다. 즉, 캐비티재(7) 위의 내층회로(19)와 베이스층(6)의 감광성수지(10) 사이에 끼워지는 부분의 접착제의 두께는, 이들에 끼워지지 않는 부분에 비하여 얇게 된다. 이와 같이, 바닥을 갖는 비아(13)의 주위에서는, 접착제(8)의 두께를 작게 할 수 있으므로, 접착제(8)의 열팽창계수가 큰 것에 의한 영향을 작게 할 수 있어, 신뢰성을 확보하는 것이 가능하게 된다. 이러한 작용을 생기게 하기 위해서는, 접착제의 두께가 10㎛ ~ 50㎛이고 내층회로의 두께가 9㎛ ~ 18㎛인 경우, 내층회로(19)에 대응하는 부분(내층회로(19)와 감광성수지층(10)에 끼워진 부분)의 접착제(8)의 두께는, 0.5㎛ ~ 7㎛인 것이 바람직하다. 따라서, 내층회로(19)가, 관통구멍A(24)의 주위를 완전히 둘러싸고 있는 소위 환상링으로 함으로써, 열팽창계수가 비교적 큰 엘라스토머재를 접착제(8)로서 사용하는 경우라도, 바닥을 갖는 비아(13)의 접착 신뢰성을 확보하는 것이 가능하게 된다. 내층회로(19)의 두께는, 9 ~ 18㎛인 것이 바람직하다. 이것에 의해, 도금으로 형성되는 금속피복(18)의 접속면적을 얻을 수 있으며, 또한, 관통구멍A(24)의 주위를 완전히 둘러싼 댐으로서의 효과도 크게 되므로, 접속 신뢰성이 향상된다. 도 3에 나타낸 바와 같이, 캐비티재(7)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 사용되는 일반적인 동(銅) 피복 적층판이나 빌드업재, 필름재를 사용할 수 있다. 또한, 이들의 동 피복 적층판이나 빌드업재, 필름재를 조합시켜 다층화한 것도 사용할 수 있다. 캐비티재(7)의 두께는, 캐비티부(9)에 수납하는 반도체소자(2)를 포개어 쌓는 높이에 대응하여 선택된다. 접속단자A(14)와 내층회로(19)를 형성하는 패턴은, 서브트랙트법 등에 의해 제작할 수 있다. 개구(25)나 관통구멍A(24)은, 라우터 가공이나 펀치가공 등으로 형성할 수 있다.
캐비티층(5)과 베이스층(6)의 적층에 사용되는 접착제(8)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 사용되는 에폭시나 폴리이미드 계의 다층화 접착용의 접착제(8)를 사용할 수 있고, 프레스나 라미네이터 등에 의해 캐비티층(5)과 베이스층(6)에 임시부착할 수 있는 것이 바람직하다. 접착제(8)는, 캐비티층(5)과 베이스층(6)의 어느 쪽에 임시부착해도 좋고, 미리 임시부착하지 않고, 캐비티층(5)과 베이스층(6)을 적층하여 접착할 때에, 양자의 사이에 끼워 사용해도 좋다. 이러한 접착제(8)로서, 예를 들면, 강화섬유에 열경화성 수지를 함침하고, 가열?건조하여, 반경화상으로 한 프리프레그나, 폴리에틸렌테레프탈레이트 필름 위에 열경화성수지를 도포하고, 가열?건조하여 드라이 필름상으로 한 접착시트를 사용할 수 있다. 열경화수지로서는, 에폭시수지, 페놀수지, 폴리이미드수지, 비스말레이미드수지 등을 사용할 수 있고, 강화섬유로서는, 유리포, 유리 종이, 아미드포, 아미드 종이를 사용할 수 있다.
또한, 접착제(8)는, 엘라스토머재인 것이 바람직하다. 엘라스토머재로서 사용하는 접착제(8)로서는, 충분한 접착강도를 갖고, 또한 캐비티층(5)과 베이스층(6)의 치수변화의 거동의 차에 의해 발생하는 뒤틀림을 흡수할 수 있는 것이면 사용할 수 있다. 예를 들면, 에폭시수지 및 경화제 성분 100질량부에 대하여, 고무변성의 에폭시수지 20질량부 ~ 50질량부, 분자량이 1만 이상의 에폭시 골격의 고분자성분 10질량부 ~ 40질량부, 분자량 5만 이상의 고무성분 50질량부 ~ 150질량부, 경화촉진제 0.3질량부 ~ 2.5질량부로 이루어지는 접착제 조성물을, 기재필름에 도포하고, 반경화상태로 열처리하여 이루어지는 열경화성 접착시트를, 기재필름에서 벗겨내어, 진공 프레스 등으로 가열?가공함으로써 형성할 수 있다. 접착제(8)는, 캐비티층(5)이나 베이스층(6)에 라미네이터 등으로 임시접착 가능한 것이, 작업성이라는 점에서 바람직하다. 가열?가압 후의 접착제(8)의 탄성율은, 50℃에서 100MPa ~ 500MPa의 것을 사용할 수 있고, 특히, 500MPa 정도가 바람직하다. 또한, 탄성율은, 가부시키가이샤 유비엠제, Rheogel E-4000형 점탄성 측정장치를 사용하여, DVE법에 의해, 인장모드, 주파수 10Hz, 승온속도 5℃/분인 조건에서 측정했다. 수지 플로우량(가열?가압 후의 단부(端部)에서의 수지흐름 양)은, 50㎛ ~ 1500㎛의 것을 사용할 수 있고, 성형성과 바닥을 갖는 비아 안으로의 배어 나오는 양의 밸런스 때문에 100㎛ ~ 500㎛가 바람직하고, 특히 300㎛정도의 것이 바람직하다. 또한, 수지 플로우량은, 가열?가압 전의 시트상태의 접착제(8)를 직경 10mm의 원형으로 타발(打拔)한 것을 샘플로 하여, 이것을 PET(폴리에틸렌테레프탈레이트)필름에 끼워넣고, 프레스(100℃, 3MPa, 5분)를 행한 후, 샘플의 직경을 3군데 측정하여 평균하여, 프레스 전의 치수와의 차를 계산에 의해 구함으로써 측정했다. 고무변성의 에폭시수지로서는, CTBN(카르복시기 말단 부타디엔니트릴고무)변성품이고, 또한 변성률이 30% ~ 60%인 것을 들 수 있다. 고무성분으로서는, 분자량 5만 이상의 에폭시기 함유 아크릴니트릴 부타디엔고무를 들 수 있다. 반경화상태는, 기재필름에 도포한 후의 열처리에 의해, 10% ~ 60%의 경화율로 함으로써 얻을 수 있다. 이러한 엘라스토머로서의 작용을 갖는 접착제(8)를 사용함으로써, 엘라스토머재로서의 접착제(8)가, 캐비티층(5)과 베이스층(6)의 치수변화의 거동의 차에 의해 발생하는 뒤틀림을 흡수하므로, 반도체소자 탑재용 패키지 기판(1)의 휨을 억제할 수 있다. 특히, 캐비티층(5)과 베이스층(6)에 사용되는 재료와 층 구성이 다르거나, 캐비티부(9)용의 개구(25)를 갖기 때문에 개구율이 다른 경우는, 제조시와 사용시의 캐비티층(5)과 베이스층(6)의 치수변화의 거동이 다르기 때문에, 적층에 사용하는 접착제(8)로서 엘라스토머재를 사용하는 것이 유효하다. 이러한 접착제(8)로서는, 예를 들면, AS2600, AS3000, GF3500, GF3600(모두 히다치 가세 고교 가부시키가이샤제 제품명)을 들 수 있다. 접착제(8)의 두께로서는, 10㎛ ~ 50㎛를 사용할 수 있고, 20㎛ ~ 50㎛가 바람직하며, 특히, 25㎛ ~ 40㎛가 바람직하다. 이보다 얇은 경우는, 캐비티층(5)의 내층회로(19)의 두께에 의한 단차 등을 메울 수 없고, 또한 캐비티층(5)과 베이스층(6)의 치수변화의 거동의 차이 등에 의한 뒤틀림을 흡수하기 어렵게 된다. 이보다 두꺼운 경우는, 엘라스토머재인 접착제(8)의 움직임이 크게 되어, 접착 신뢰성이 저하할 가능성이 있다.
베이스층(6)은, 캐비티층(5)과 적층되어 캐비티부(9)를 형성함과 아울러, 반도체소자(2)를 탑재하기 위한 기판이다. 베이스층(6)은, 절연층인 베이스재(21)의 캐비티층(5) 측의 면에, 반도체와 전기적으로 접속되는 와이어 본드 단자(12)와, 이 와이어 본드 단자(12)와 인출선(도시하지 않음)에 의해 전기적으로 접속하는 접속패드(11)를 갖고, 베이스재(21)의 캐비티층(5)과 반대측의 면에, 다른 기판 등과 접속하기 위한 접속단자B(15)를 갖고, 이들의 접속패드(11)와 접속단자B(15)를 전기적으로 접속하는 층간접속(42)을 갖는다. 와이어 본드 단자(12), 인출선(도시하지 않음), 접속패드(11) 및 접속단자B(15)를 형성하는 패턴은 서브트랙트법 등에 의해 제작할 수 있다. 베이스재(21)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 사용되는 일반적인 동 피복 적층판이나 빌드업재를 사용하여 제작할 수 있다. 또한, 도 4에 나타낸 바와 같이, 이들의 동 피복 적층판을 베이스재a(28)로 하고, 빌드업재를 베이스재b(29) 및 베이스재c(30)로 하여, 이들을 조합시켜 다층화한 베이스재(21)도 사용할 수 있다. 층간접속(42)은, 드릴가공이나 레이저 가공을 사용하여 관통구멍과 비(非)관통구멍을 형성하여, 이들의 구멍 안에 도금을 형성하는 등에 의해 제작할 수 있다. 또한, 상기는, 반도체소자(2)와 접속패드(11)의 전기적 접속이, 와이어 본드 단자(12)만으로 행해지는 경우에 대해서 서술했지만, 도 6에 나타낸 바와 같이, 와이어 본드 단자(12)에 더해 접속단자C(27)에 의해 전기적으로 접속되는 경우도 마찬가지로 하여, 베이스층(6)을 형성할 수 있다.
접속패드(11)는, 베이스층(6)의 캐비티층(5)측의 면의 캐비티부(9)에 대응하는 영역 이외의 영역에 설치되고, 이 접속패드(11)를 저면으로 한 바닥을 갖는 비아(13)가 캐비티층(5)에 형성된다. 이 바닥을 갖는 비아(13)의 형성은, 일례로서는, 도 3에 나타낸 바와 같이, 캐비티재(7)에 드릴가공, 레이저가공, 펀치가공, 라우터가공 등으로 관통구멍A(24)를 형성해 두고, 접착제(8)를 임시부착하여, 관통구멍A(24)에 대응하는 부분의 접착제(8)를 드릴가공, 레이저가공, 펀치가공, 라우터가공 등으로 제거한 후, 도 5에 나타낸 바와 같이, 이 관통구멍A(24)의 위치와, 접속패드(11)의 위치가 대응하도록, 캐비티층(5)과 베이스층(6)을 적층함으로써 이루어 질 수 있다. 다른 예로서는, 캐비티재(7)와 접착제(8)의 양자에 드릴가공, 레이저가공, 펀치가공, 라우터가공 등으로 관통구멍A(24)를 형성해 두고, 캐비티재(7)와 접착제(8)의 관통구멍A(24)의 위치를 맞추어 캐비티재(7)에 접착제(8)를 임시부착하고, 이 관통구멍A(24)의 위치와, 접속패드(11)의 위치가 대응하도록, 캐비티층(5)과 베이스층(6)을 적층함으로써 이루어질 수 있다. 또한, 다른 예로서는, 캐비티층(5)과 베이스층(6)을 적층한 후에, 접속패드(11)에 대응하는 부분의 캐비티층(5)을 제거하는 방법이 있다. 이 경우는, 제거를 오목(凹)가공이나 레이저가공으로 행하는 방법, 혹은 캐비티층(5)으로서 감광성의 재료를 사용하는 방법을 사용할 수 있다.
도 2에 나타낸 바와 같이, 베이스층(6)의 캐비티층(5)과 적층되는 측에, 감광성수지층(10)이 형성되는 것이 바람직하다. 그리고, 바닥을 갖는 비아(13)에 의한 층간접속(31)을 형성할 목적으로, 접속패드(11)는 적어도 일부가 노출한 상태로 되어, 캐비티층(5)과 베이스층(6)을 적층할 때는, 캐비티층(5)의 접착제(8)와 베이스층(6)의 감광성수지층(10)이 접착하도록 하는 것이 바람직하다. 이것에 의해, 접착제(8)가 베이스층(6)의 접속패드(11)에 직접 접착하지 않도록 할 수 있어, 적층시에 접착제(8)가 접착패드(11) 위로 퍼져, 접속면적을 축소시켜, 접속저항이 크게 되거나, 접속신뢰성이 저하하는 것을 억제할 수 있다. 즉, 감광성수지층(10)이, 접속패드(11)와 접착제(8) 사이에 배치됨으로써, 적층시에 접착제(8)가 접착패드(11) 위에 유동하는 것을 방해하는 작용을 갖는다. 또한, 베이스층(6)의 캐비티층(5)과의 접착면에 있는 접착패드(11) 등에 의한 단차를 평탄하게 할 수 있고, 캐비티층(5)과의 접착에 사용되는 접착제(8)가 얇아서, 유동성이 낮은 것을 사용해도, 접착제(8)의 추종을 확보할 수 있다.
감광성수지층(10)으로서는, 배선판이나 실장기판의 제조에 사용되는 감광성의 솔더 레지스트(solder resist)를 이용할 수 있다. 감광성의 솔더 레지스트로서는, 반도체소자 탑재용 패키지 기판이나, 배선판에서 일반적으로 사용되는 것을 이용할 수 있다. 이러한 것으로서는, 액상 타입의 PSR4000(다이요 잉키 가부시키가이샤제 상품명)나, 드라이필름 타입의 포텍SR3000G(히다치 가세 고교 가부시키가이샤제, 상품명)를 사용할 수 있다.
도 5에 나타낸 바와 같이, 바닥을 갖는 비아(13) 안에는 도전수지(17)가 충전된다. 도전수지(17)의 바닥을 갖는 비아(13)로의 충전은, 도전수지(17)를 인쇄로 도포함으로써 행할 수 있다. 바닥을 갖는 비아(13)의 종횡비가 큰 경우에는, 예를 들면, 진공인쇄장치를 이용함으로써, 바닥을 갖는 비아(13) 안으로의 기포의 잔류를 억제할 수 있어, 충전성을 확보할 수 있다. 또한, 도전수지(17)를 충전하기 전에, 바닥을 갖는 비어(13) 안에, 금속피복(18)을 형성하는 것이 바람직하다. 금속피복(18)은, 예를 들면, 전기동도금이나 무전해동도금에 의해 형성할 수 있다. 이것에 의해, 바닥을 갖는 비아(13)의 내벽이 매끄럽게되어, 도전수지(17)가 바닥을 갖는 비아(13) 안으로 들어가기 쉽게 되기 때문에, 도전수지(17)가 충전되기 쉽게 된다. 또한, 도금에 의한 금속피복(18)과 도전수지(17)의 양자로 층간접속(31)을 형성하기 때문에, 층간접속 신뢰성이 향상된다.
이와 같이, 접속패드(11)와 접속단자A(14)의 층간접속(31)이, 바닥을 갖는 비아(13) 안으로 도전수지(17)를 충전함으로써 형성되므로, 소위 필드비아도금에 의한 도금의 충전에 비하여, 급전을 위한 도금리드를 설치할 필요가 없으므로, 설계의 자유도가 크고, 또한, 그만큼, 고밀도화를 도모할 수 있다. 또한, 필드비아 도금에 비하여, 보다 종횡비가 큰 경우(예를 들면, 층간접속(31)을 위한 바닥을 갖는 비아(13)의 직경이 φ0.2mm, 깊이 0.2mm ~ 0.55mm)라도, 접속패드(11)와 접속단자A(14)의 층간접속(31)을 형성할 수 있다. 이 때문에, 캐비티부(9) 안에 복수의 반도체소자(2)를 포개어 수납하는 것이 가능하게 된다. 또한, 이 때문에, 복수의 반도체소자(2)를 포개어 수납한 경우라도, 봉지제(3)의 최상부가, 접속단자A(14)와 동등 이하의 높이가 되도록 하는 것이 가능하다. 따라서, 본 발명의 반도체소자 탑재용 패키지 기판(1)이 PoP에서 하부 기판(33)으로서 사용되는 경우, 또는 본 발명의 반도체 패키지(36)가 PoP에서 하부 패키지(35)로서 사용되는 경우는, 접속단자A(14)보다도 위쪽으로 봉지제(3)가 튀어 나오는 경우가 없으므로, 상부 기판(32) 또는 상부 패키지(34)와의 접속 시에, 봉지제(3)의 높이를 고려한 땜납 볼 직경을 사용할 필요성이 없고, 땜납 볼 직경의 소경화(小徑化)가 가능하게 된다. 또한, 이것에 따라, 접속단자A(14)의 직경(크기)이나 피치의 미세화가 가능하게 된다.
도 7에 나타낸 바와 같이, 일반적으로, PoP용의 하부 기판(33)이나 하부 패키지(35)에서는, 상부 기판(32) 또는 상부 패키지(34)와 접속되는 접속단자A(14) 쪽이 땜납 볼(38)의 직경이 크기(예를 들면, φ0.6mm)때문에, 반대측의 면의 접속단자B(15)보다도, 단자의 직경(크기)이 크고(예를 들면,φ0.5mm), 피치도 크게(예를 들면, 0.8mm) 형성되어 있다. 그러나, 도 6에 나타낸 바와 같이, 본 발명에서는, 상부 기판(32) 또는 상부 패키지(34)와 접속되는 접속단자A(14) 쪽이, 반대측의 면의 접속단자B(15)보다도, 단자의 직경(크기)이 작고(예를 들면, φ 0.25mm), 피치도 작게(예를 들면, φ0.4mm) 형성하는 것이 가능하게 된다. 이 때문에, 보다 단자 수가 많은 상부 기판(32) 또는 상부 패키지(34)의 고밀도인 접속이 가능하게 된다.
또한, 종래의 스루홀도금에 의한 층간접속(31)의 형성에서는, 바닥을 갖는 비아(13)의 바로 위에 접속단자를 설치할 수 없었지만, 본 발명에 의하면, 바닥을 갖는 비아(13) 위에 금속피복(18)을 실시하는 것도 가능하므로, 바닥을 갖는 비아(13)의 바로 위에 외부접속단자(접속단자A(14))를 설치할 수 있어, 고밀도화를 도모할 수 있다.
도전수지(17)는, 도전성분으로서 은, 구리, 카본 등을, 바인더로서 에폭시수지, 페놀수지 등의 열경화성 수지를 포함하는 것을 이용할 수 있다. 또한, 충전 후의 도전수지(17)를 경화시킨다. 도전수지(17)가 충분히 경화되지 않으면, 후의 가공에서 도전수지(17)의 가교밀도가 증가하여, 체적수축에 의한 보이드나 크랙, 계면파괴가 발생하여, 접속신뢰성이 저하된다. 도전수지(17)의 바인더는 재경화하지 않은 것이 바람직하다.
바닥을 갖는 비아(13) 안에 도전수지(17)가 충전되어, 경화됨으로써, 바닥을 갖는 비아(13) 전체의 강성이 향상된다. 상술한 바와 같이, 접착제(8)로서 엘라스토머재를 사용한 경우, 캐비티층(5)과 베이스층(6)의 치수변화의 거동이 다른 경우라도, 접착제(8)가 그 뒤틀림을 흡수하여, 휨이나 비틀림 등의 발생을 억제한다. 한편으로, 이 뒤틀림을 흡수할 때에, 접착제(8)에 뒤틀림 응력이 집중하여 변형한다. 이 때문에, 예를 들면, 일반적인 스루홀도금만으로 바닥을 갖는 비아(13)의 층간접속을 형성한 경우, 접착제(8) 부분에서 크랙이 발생하여, 접속불량이 발생하는 것이 고려될 수 있다. 그러나, 바닥을 갖는 비아(13) 안에는, 도전수지(17)가 충전되어, 경화되어 있으므로, 바닥을 갖는 비아(13) 전체의 강성이 향상되어 있기 때문에, 도전수지(17)에 의해 층간접속(31)이 형성된 부위는, 접착제(8)의 변형이 억제된다. 도전수지(17)를 충전하기 전에, 바닥을 갖는 비아(13) 안에, 도금에 의해 금속피복(18)을 형성하는 것이, 도전수지(17)의 충전성이나 층간 접속신뢰성이라는 관점에서 보다 바람직하다. 층간접속(31)이 형성되어 있지 않고, 도전수지(17)가 없는 부분에서는, 접착제(18)가 변형하여 뒤틀림을 흡수한다. 이와 같이 하여, 접착체(8)로서 엘라스토머재를 사용한 경우라도, 바닥을 갖는 비아(13) 안에 도전수지(17)가 충전되어, 경화됨으로써, 접착 신뢰성을 확보하면서, 휨이나 변형을 억제할 수 있는 반도체소자 탑재용 패키지 기판을 제공할 수 있다.
도전성분은, 평균입경 30㎛이하의 동분(銅粉) 또는 동분의 표면에 은도금한 것(이하, 「은도금 동분」이라 한다.) 또는 동분의 표면에 금도금한 것(이하, 「금도금 동분」이라 한다.)을 포함하는 금속분말을 사용하는 것이 바람직하다. 이들 중에서도, 무전해 니켈도금이나 무전해 금도금의 석출성이 우수한 점에서, 주된 도전성분이, 은도금 동분이나 금도금 동분인 것이 바람직하다. 금속분말의 평균입경이 30㎛을 넘으면, 인쇄시에 스크린이 막히거나, 페이스트의 연신이 나쁘게 되어, 인쇄성이 떨어진다. 금속분말의 형상은, 플레이크 형상 또는 수지(樹枝) 형상이면, 금속분말끼리의 접촉이 좋게되어, 도전성이 향상되므로 바람직하다. 또한, 다른 형상의 금속분말을 스탬핑 등의 처리를 하여 플레이크 형상으로 하여 이용해도 좋다. 은도금 동분에서의 은도금이나 금도금 동분에서의 금도금은, 전해도금법, 무전해 도금법, 치환도금법 등의 어떠한 방법으로 도금한 것이라도 좋고 특별히 제한은 없다. 도전수지(17) 중의 도전성분의 함유량으로서는, 65질량% ~ 80질량%가 바람직하고, 특히 76질량% 정도가 바람직하다. 이보다 적은 경우는, 무전해 도금의 석출성이 저하하여, 도전수지(17) 상이 금속피막(16)에 의해 피복되지 않는 경우가 있고, 이보다도 많은 경우는, 도전수지(17)의 페이스트상태에서의 점도가 높게 되어, 인쇄성이 저하하여, 바닥을 갖는 비아(13)로의 충전이 곤란하게 된다.
이와 같이, 도전성분으로서, 동분, 은도금 동분, 금도금 동분을 포함하는 것을 사용하면, 도전수지(17) 위에 금속피막(16)을 형성할 때에는, 도전수지(17) 위에 촉매를 부여하는 처리를 행하지 않고, 도전성분을 노출시키는 것만으로, 무전해 도금 또는 전기도금에 의해 직접 금속피막(16)을 형성할 수 있다는 점에서 바람직하다. 이들 중에서도, 주된 도전성분이, 은도금 동분, 금도금 동분인 것이, 무전해 니켈도금이나 무전해 금도금 또는 전기 니켈도금이나 전기 금도금, 전기 동도금의 석출성이 우수하다는 점에서 바람직하다. 이 경우는, 도전수지(17) 중의 도전성분을 노출시키는 것만으로, 무전해 도금이, 도전수지(17) 중에 포함되는 도전성분의 도금촉매활성에 의해, 직접 도전성분 위에 석출되므로, 무전해 도금을 소정의 두께까지 형성함으로써, 도전수지(17) 위의 전체가 무전해 도금에 의해 완전히 피복되어, 결과적으로 도전수지(17) 위에 직접 금속피막(16)이 형성된다. 또한, 도전수지(17) 중의 도전성분을 노출시키는 것만으로, 이 도전성분으로부터의 급전에 의해, 전기도금이 직접 도전성분 위에 석출되므로, 전기도금을 소정의 두께까지 형성함으로써, 도전수지(17) 위의 전체가 전기도금에 의해 완전히 피복되어, 결과적으로 도전수지(17) 위에 직접 금속피막(16)이 형성된다. 또한, 도전수지(17)를 충전한 후에는, 바닥을 갖는 비아(13)의 입구측의 표면을 평활화하기 위해서 버프연마 등의 물리적 연마를 행하지만, 이 물리적 연마에 의해, 도전수지(17) 중의 도전성분이 노출된 상태에서 바닥을 갖는 비아(13)의 입구측에 배치되므로, 과망간산이나 황산을 사용한 디스미어 처리를 사용해서 도전수지(17)를 에칭하여 도전성분을 노출시키는 것을 필요로 하지 않고, 무전해 도금 또는 전기도금에 의해, 도전성분 위에 금속피막(16)을 직접 형성할 수 있다는 점에서 바람직하다. 또한, 디스미어 처리를 필요로 하지 않기 때문에, 도전수지(17) 이외의 부분(예를 들면, 접착제(8)나 감광성수지층(10) 등)에 디스미어 처리에 의한 영향이 없도록, 마스킹을 한다거나 하는 공정이 불필요하게 된다는 점에서 바람직하다. 또한, 도전수지(17)에 대하여 디스미어 처리를 행한 경우는, 도전수지(17)의 도전성분을 유지하는 수지성분까지도 에칭되어 버려, 도전성분이 탈락하는 결과, 도전수지(17) 위에서 무전해 도금 또는 전기도금의 석출성이 저하되고, 완전히 금속피막(16)으로 피복할 수 없는 문제와, 도전수지(17) 위의 금속피막(16)의 밀착을 얻기 어렵다는 문제가 있지만, 본 발명에서는, 물리적 연마에 의해서만 도전수지(17) 중의 도전성분을 노출시키므로, 이러한 문제가 없기 때문에, 도전수지(17) 위을 금속피막(17)으로 완전히 피복할 수 있고, 또한, 도전수지(17)와 금속피막(16)의 밀착을 확보할 수 있다. 또한, 물리적 연마에 의해 도전수지(17) 위에 형성된 요철이, 투묘(投錨)효과에 의해 금속피막(16)과의 밀착을 향상시키는 효과를 더 갖는다. 또한, 이렇게, 본 발명에서는, 도전수지(17) 위에 금속피막(16)을 형성할 때에는, 도전수지(17) 위에 촉매를 부여하는 처리와 디스미어 처리를 어느 것도 행하지 않고, 물리적 연마로 도전성분을 노출시키는 것만으로, 무전해 도금 또는 전기도금에 의해 직접 금속피막(16)을 형성할 수 있다. 이 때문에, 금속피막(16)을 형성하는 부분 이외에 대해서, 보호를 위해 마스킹을 행하는 공정이나 촉매를 제거하는 공정이 불필요하며, 또한, 도전수지(17) 상 이외에, 금속피막(16)을 형성하는 부분이 있는 경우(예를 들면, 캐비티부(9) 안에 노출된 베이스층(6) 위의 와이어 본드 단자(12) 등)라도, 도전수지(17) 위와 이 이외의 금속피막(16)을 형성하고 싶은 부분의 양자를, 일괄처리에 의해, 동시에 금속피막(16)을 형성할 수 있다. 따라서 대폭으로 공정 수 저감을 도모할 수 있다.
도전수지(17) 위에 형성하는 무전해 도금으로서는, 도전수지(17) 중에 포함되는 도전성분의 도금촉매활성에 의해 석출되는 것이라면, 사용하는 것이 가능하지만, 석출성이 좋다는 점에서 무전해 니켈도금이나 무전해 금도금이 바람직하다. 무전해 니켈도금을 행한 것에 대해 치환 금도금이나 무전해 금도금을 더 행하면, 이 금속피막(16)에 의해 형성되는 접속단자A(14) 표면의 산화가 억제되기 때문에, 접속시의 접속저항의 상승을 억제하고, 또한 땜납 젖음성을 유지할 수 있다는 점에서 바람직하다. 또한, 본 발명에 있어서, 무전해 금도금이란, 소위 환원형(還元型)의 무전해 금도금을 말하며, 치환형의 금도금과 구별되는 것을 말한다. 무전해 니켈도금의 두께는 4㎛ ~ 6㎛가 바람직하다. 무전해 니켈도금의 두께가 이보다 얇으면 도전수지(17) 위의 금속피막(16)에 의한 피복이 불충분하게 되어 신뢰성 저하의 가능성이 있다. 무전해 니켈도금의 두께가 이보다 두꺼우면, 비용상승으로 이어지고, 또한 도금응력이 크게 되어 금속피막(16)의 밀착이 저하될 가능성이 있다. 또한, 종래의 스루홀 도금과 구멍 메움 수지의 충전에 의한 층간접속(31)의 형성에서는, 구멍 메움 수지가 무전해 도금에 대하여 촉매활성을 갖지 않으므로, 도금촉매의 부여가 필요하고, 이 경우는, 도금이 불필요한 영역에서는, 도금촉매가 묻지 않도록 마스킹할 필요가 있기 때문에, 공정 수가 많아진다는 문제가 있었다. 본 발명에 의하면, 무전해 도금에 대하여 촉매활성을 갖는 도전수지(17)를 사용하고, 도전수지(17) 중의 도전성분의 노출을 버프연마 등의 물리적 연마로 행하므로, 무전해 도금의 석출성과 밀착성을 확보할 수 있다. 이 때문에, 무전해 도금으로서, 종래와 같이 바탕도금으로서 무전해 동도금을 행하고 나서 무전해 니켈도금과 치환 금도금이나 무전해 금도금 등을 행할 필요가 없이, 적은 공정 수로, 바닥을 갖는 비아(13)의 바로 위에, 땜납 젖음성을 확보한 접속단자를 형성할 수 있다.
도전수지(17) 위에 형성하는 전기도금으로서는, 도전수지(17) 중에 포함되는 도전성분의 도전성을 이용하여 급전함으로써, 직접 도전성분 위에 석출되는 것이라면, 사용하는 것이 가능하지만, 석출성이 좋다는 점에서 전기 니켈도금이나 전기 금도금, 전기 동도금이 바람직하다. 도전수지(17)의 도전성분 위에 직접 전기 동도금을 행한 것에 더해 무전해 니켈도금 또는 전기 니켈도금을 행하고, 치환 금도금 또는 무전해 금도금 또는 전기 금도금을 더 행하는 경우, 또는 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행한 것에 더해, 치환 금도금 또는 무전해 금도금 또는 전기도금을 더 행하는 경우는, 이 금속피막(16)에 의해 형성되는 접속단자A(14) 표면의 산화가 억제되기 때문에, 접속시의 접촉저항의 상승을 억제하고, 또한 땜납 젖음성을 유지할 수 있다는 점에서 바람직하다. 특히, 후자와 같이, 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행하면, 전자와 같이, 전기 니켈도금의 바탕도금으로서 전기 동도금을 행할 필요가 없이, 적은 공정 수로, 바닥을 갖는 비아(13)의 바로 위에, 땜납 젖음성을 확보한 접속단자를 형성할 수 있다. 이와 같이, 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행하는 경우, 전기 니켈도금의 두께는, 4㎛ ~ 16㎛가 바람직하다. 전기 니켈도금의 두께가 이보다 얇으면 도전수지(17) 위의 금속피막(16)에 의한 피복이 불충분하게 되어 신뢰성 저하의 가능성이 있다. 전기 니켈도금의 두께가 이보다 두꺼우면, 비용상승으로 이어지고, 또한 도금응력이 크게 되어 금속피막(16)의 밀착이 저하될 가능성이 있다. 또한, 전기 니켈도금의 위에 전기 금도금을 행하는 경우, 전기 금도금의 두께는, 0.5㎛ ~ 1.5㎛가 바람직하다. 전기 금도금의 두께가 이보다 얇으면, 표면의 산화를 억제하는 효과가 저하되고, 한편, 전기 금도금의 두께가 이보다 두꺼우면, 비용상승으로 이어진다.
도전수지(17) 위에는, 접속단자A(14)가 설치된다. 접속단자A(14)는, 외부기판과 전기적으로 접속하기 위한 것으로, 본 발명의 반도체소자 탑재용 패키지 기판(1)이 PoP에서 하부 기판(33)으로서 사용되는 경우, 또는 본 발명의 반도체 패키지(36)가 PoP에서 하부 패키지(35)로서 사용되는 경우는, 상부 기판(32)(다른 반도체소자 탑재용 패키지 기판(1)) 또는 상부 패키지(34)(다른 패키지 기판)와의 접속을 위해 접속단자로서 사용된다.
도전수지(17)를 충전하여 경화한 후에, 바닥을 갖는 비아(13)보다도 위쪽으로 튀어 나온 도전수지(17)에 대하여 행하는 연마로서는, 예를 들면, 버프연마나 벨트샌더 등을 사용하는 물리적 연마를 사용할 수 있다. 그 중에서도 버프롤에 의한 기계연마가 바람직하고, 버프의 번수는, 600번, 800번, 1000번, 혹은 그들을 조합하여 사용한다. 버프롤로서는, 예를 들면, 구멍 메움 수지 연마용의 JP버프몬스터 V3/V3-D2(쟈부로 고교제 상품명)를 사용할 수 있다. 또한, 연마전류는 0.1A ~ 2.0A 정도로 연마를 행하지만, 삭감하는 도전수지(17)의 양에 따라 전류값도 조정한다. 바람직하게는 1.0A ~ 1.4A정도이다.
접속단자A(14)의 형성의 일례로서는, 우선 바닥을 갖는 비아(13) 안에 충전된 도전수지(17) 위에, 금속피막(16)을 형성함으로써 행해진다. 예를 들면, 바닥을 갖는 비아(13) 안에 도전수지(17)를 충전한 후, 연마하여, 도전수지(17) 표면을 캐비티재(7)와 한면으로 함과 아울러, 미리 캐비티재(7) 위에 구비한 동박(銅箔, 40)을 노출시킨다(여기서, 도전수지(17)를 충전하기 전에 바닥을 갖는 비아(13) 안에 금속피복(18)을 행한 경우는, 금속피복(18)을 노출시킨다). 그리고, 노출된 동박(40)(또는 금속피복(18))과 도전수지(17) 위에 도금레지스트(도시하지 않음)를 형성한 후, 무전해 도금 또는 전기도금으로 금속피막(16)을 형성하고, 이것을 에칭레지스트로서 에칭함으로써, 불필요한 부위의 동박(40)을 제거하여 접속단자A(14)를 형성한다. 무전해 도금은, 무전해 동도금, 무전해 니켈도금, 무전해 금도금 등을 사용할 수 있고, 전기도금은, 전기 동도금, 전기 니켈도금, 전기 금도금 등을 사용할 수 있다. 이 경우의 무전해 도금으로서는, 촉매부여를 행하지 않아도 도전수지(17) 위로의 석출성이 좋다는 점에서, 무전해 니켈도금이나 무전해 금도금이 바람직하다. 전기도금으로서는, 도전수지(17) 위로의 석출성이 좋다는 점에서, 전기 니켈도금이나 전기 금도금이 바람직하다. 이와 같이, 도전수지(17)와 랜드패턴만으로 선택적으로 직접 금속피막(16)을 형성할 수 있음으로써, 캐비티재(7) 위의 다른 부분의 도체 두께를 얇게 할 수 있으므로, 미세한 피치의 단자가 형성되기 쉽고, 고밀도화를 도모하는 것이 가능하게 된다.
반도체소자(2)는, 캐비티층(5) 측의 면의 캐비티부(9)에 대응하는 영역에 탑재된다. 반도체소자(2)의 탑재는, 예를 들면 다이본드필름으로 베이스층(6) 위에 접착되어, 와이어 본드 단자(12)와 본딩 와이어(4)에 의해 반도체소자(2)와 전기적으로 접속된다. 이 반도체소자(2)의 베이스층(6)에의 탑재는, 접속단자C(27)(도 6)를 사용하여, 플립칩 접속이나 도전성 접착제에 의한 접속을 사용할 수도 있다.
반도체소자(2)는, 습기 등의 환경으로부터 보호하기 위해서, 봉지제(3)에 의해 봉지된다. 이러한 봉지제(3)로서, 에폭시수지, 폴리이미드수지, 실리콘, 우레탄페놀계 수지, 폴리에스테르계 수지, 아크릴계 수지 그밖에 열경화성수지, 열가소성수지 등을 사용할 수 있다.
실시예
이하에서, 본 발명의 실시예를 설명하지만, 본 발명은 본 실시예에 한정되지 않는다.
(실시예 1)
[캐비티층의 제작]
도 3에 나타낸 바와 같이, 캐비티재(7)로서, 양면에 두께 12㎛의 동박을 붙인 두께 0.2mm의 에폭시수지 유리포 동 피복 적층판인 MCL-E679F(히다치 가세 고교 가부시키가이샤제, 상품명)를 준비했다. NC드릴머신인 MARK-100(히다치 세이코 가부시키가이샤제, 상품명)에 의해 가이드구멍(도시하지 않음)과 관통구멍A(24)를 뚫었다.
다음으로, 캐비티재(7)의 동박 표면에, 자외선경화형 에칭레지스트용 드라이필름 H-W425(히다치 가세 고교 가부시키가이샤제 상품명)를 라미네이터로, 압력 0.2MPa, 온도 110℃, 속도1.5m/분인 조건에서 임시압착하고, 이어서, 그 위에 네가티브형 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부(燒付)하고, 1질량%의 탄산나트륨수용액으로 현상하고, 에칭레지스트를 형성한 후, 동박(40) 위의 에칭레지스트가 없는 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2MPa, 속도 3.5m/분인 조건에서 행하고, 3질량% 수산화나트륨수용액을 더 분무하여 에칭레지스트를 박리제거하여, 동(銅)패턴을 형성했다. 이것에 의해, 한쪽 면에 대해서는, 관통구멍A(40)의 주위에 환상링이 되는 내층회로(19)를 형성했다. 다른쪽 면, 즉, 접속단자A(14)를 형성하는 면에 대해서는, 거의 전면(全面)에 동박(40)을 남겼다.
다음으로, 접착제(8)로서, 두께 25㎛의 에폭시계 드라이필름 형상의 접착시트 AS2600(히다치 가세 고교 가부시키가이샤제, 상품명)을 사용하고, 라미네이터에 의해, 90℃의 온도에서, 압력을 0.4MPa로 하고, 이송속도 0.4m/분으로, 가열?가압하여, 캐비티재(7)에 임시부착했다. 다음으로, 접착시트에는, 캐비티재(7)에 설치한 관통구멍A(24)에 맞추어, 개구부를 타발금형으로 형성했다. 다음으로, NC라우터기를 사용하여, 12mm×12mm의 크기의 개구(25)를 형성했다.
[베이스층의 제작]
도 4에 나타낸 바와 같이, 베이스재a(28)로서, 양면에 두께 12㎛의 동박을 붙인 두께 0.06mm의 에폭시수지 유리포 동 피복 적층판인 MCL-E679F(히다치 가세 고교 가부시키가이샤제, 상품명)에 NC드릴머신인 MARK-100(히다치 세이코 가부시키가이샤제, 상품명)에 의해, 관통구멍B(30)를 뚫었다.
다음으로, 이 관통구멍B(39)의 디스미어 처리를 과망간산나트륨수용액에서 온도 85℃로 6분간인 조건에서 행하고, 무전해 동도금인 CUST201(히다치 가세 고교 가부시키가이샤제, 상품명), 황산구리 10g/L, EDTA40g/L, 포르말린 10m/L, pH12.2)에 온도 24℃, 시간 30분인 조건에서, 관통구멍B(39) 안을 포함하는 베이스재a(28)의 전면(全面)에 0.5㎛의 바탕 동도금을 행했다. 다음으로, 황산 동도금으로 온도 30℃, 전류밀도 1.5A/d㎡, 시간 60분인 조건에서, 관통구멍B(39) 안을 포함하는 베이스재a(28)의 전면에, 도금두께 20㎛의 전기 동도금(41)을 형성했다.
다음으로, 베이스재a(28)의 동박(40) 표면에, 자외선경화형 에칭레지스트용 드라이필름 H-W425(히다치 가세 고교 가부시키가이샤제, 상품명)를 라미네이터로, 압력 0.2MPa, 온도 110℃, 속도 1.5m/분인 조건에서, 임시압착하고, 이어서 그 상면에 네가티브형 마스크를 붙여, 자외선으로 노광하여, 회로를 소부하고, 1질량%의 탄산나트륨수용액으로 현상하여, 에칭레지스트를 형성하고, 그 에칭레지스트가 없는 동박(40) 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2MPa, 속도 3.5m/분인 조건에서 행하고, 3질량% 수산화나트륨수용액을 더 분무하여 에칭레지스트를 박리제거하여, 베이스재a(28)의 표리(表裏)에 회로를 형성했다.
다음으로, 베이스재b(29), 베이스재c(30)로서, 두께 0.06mm의 에폭시수지 유리직물포 프리프레그인 GEA-679NUJY(히다치 가세 고교 가부시키가이샤제, 상품명)를 준비했다. 또한, 동박(40)으로서, 두께 12㎛의 동박인 3EC-VLP-12(미쓰이 긴조쿠 고교 가부시키가이샤제, 상품명)를 준비했다. 이들의 에폭시수지 유리직물포 프리프레그를, 먼저 준비한 베이스재a(28)의 양면의 회로 위에 겹치고, 두께 12㎛의 동박(40)을 그 위에 더 포개어서, 진공프레스를 사용하여, 압력 3MPa, 온도 175℃, 유지시간 1.5시간인 조건에서 가압가열하여 적층 일체화했다. 이와 같이, 베이스재a(28)의 한 쪽면에 베이스재b(29)와 동박(40)을, 다른쪽 면에 베이스재c(30)와 동박(40)을 적층 일체화 함으로써, 베이스재(21)를 제작했다.
다음으로, 베이스재(21)의 동박(40) 표면에, 자외선경화형 에칭레지스트용 드라이필름 H-W425(히다치 가세 고교 가부시키가이샤제, 상품명)를 라미네이터로, 압력 0.2MPa, 온도 110℃, 속도 1.5m/분인 조건에서 임시압착하고, 이어서 그 상면에 네가티브형 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부하고, 1질량%의 탄산나트륨수용액으로 현상하여, 에칭레지스트를 형성하고, 그 에칭레지스트가 없는 동(銅)부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2MPa, 속도 3.5m/분인 조건에서 행하고, 3질량% 수산화나트륨수용액을 더 분무하여 에칭레지스트 박리제거하여, 컨포멀마스크(22)를 형성했다.
다음으로, 베이스재(21)에, NC레이저가공기 MARK-20(히다치 세이코 가부시키가이샤제, 상품명)을 사용하여, 구멍 직경 φ0.26, 출력 500W, 펄스폭 15㎲, 발사수 15인 조건에서 가공하여 레이저구멍(26)을 형성하고, 이어서, 이 레이저구멍(26)의 디스미어 처리를 과망간산나트륨수용액에서 온도 85℃로 6분간인 조건에서 행하고, 무전해 동도금인 CUST201(히다치 가세 고교 가부시키가이샤제, 상품명), 황산구리 10g/L, EDTA 40g/L, 포르말린 10ml/L, pH 12.2)에 온도 24℃, 시간 30분인 조건에서, 레이저구멍(26) 안을 포함하는 베이스재(21)의 전면에 0.5㎛의 바탕 동도금을 행했다.
다음으로, 황산 동도금으로 온도 30℃, 전류밀도 1.5A/d㎡, 시간 60분인 조건에서, 레이저구멍(26) 안을 포함하는 베이스재b(29), 베이스재c(30)의 전면에, 도금두께 20㎛의 전기 동도금을 형성했다.
다음으로, 베이스재(21)의 전기 동도금 표면에, 자외선경화형 에칭레지스트용 드라이 필름 H-W475(히다치 가세 고교 가부시키가이샤제, 상품명)를 라미네이터로, 압력 0.2MPa, 온도 110℃, 속도 1.5m/분인 조건으로 임시압착하고, 이어서 그 상면에 네가티브형 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부하고, 1질량%의 탄산나트륨수용액으로 현상하여, 에칭레지스트를 형성하고, 그 에칭레지스트가 없는 동(銅)부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2MPa, 속도 3.5m/분인 조건에서, 회로 형성하고, 이어서, 3질량% 수산화나트륨수용액을 분무하여 에칭레지스트 박리제거를 행했다. 이것에 의해, 접속패드(11), 접속단자B(15) 등을 포함하는 회로를 형성했다. 이 때의 접속단자B(15)의 직경은 φ0.3mm, 피치는 0.5mm이었다.
다음으로, 회로 형성을 행한 베이스재(21)의 표면에, 액상레지스트인 PSR-4000(타이요 잉키 세이조 가부시키가이샤제, 상품명)을 인쇄하고, 80℃, 20분간 건조 후, 그 상면에 네가티브형 마스크를 붙이고, 자외선으로 노광하고, 또한 1.5질량% 탄산나트륨수용액으로 현상하고, 자외선 1J/㎠의 조사에 의해 한층 더 경화를 행하고, 150℃로 60분 건조 후, 감광성수지층(10)으로서의 솔더 레지스트(23)를 형성하여, 베이스층(6)을 제작했다. 또한, 이 솔더 레지스트(23)(감광성수지층(10))의 형성은, 베이스재(21)의 접속패드(11)를 형성한 면 측에만 형성하고, 다른 면에는 형성하지 않았다.
[반도체소자 탑재용 패키지 기판의 제작]
다음으로, 도 5에 나타낸 바와 같이, 캐비티층(5)의 접착제(8)를 임시부착한 면과, 베이스층(6)의 감광성수지층(10)(솔더 레지스트(23))을 형성한 면이 마주보도록 겹치고, 진공프레스를 사용하여, 압력 3MPa, 온도 175℃, 유지시간 1.5시간인 조건에서 가압가열하여 적층 일체화하여, 반도체소자 탑재용 패키지 기판(1)으로 했다. 이 때, 캐비티층(5)에 설치된 관통구멍A(24)가, 베이스층(6)에 설치된 접속패드(11)에 의해 막히도록 적층되고, 접속패드(11)를 저면으로 한 바닥을 갖는 비아(13)가, 캐비티층(5)에 형성된다.
다음으로, 이 바닥을 갖는 비아(13) 안에, 베이스재(21)인 때와 마찬가지로 하여, 바닥을 갖는 비아(13) 안의 디스미어 처리를 행하고, 바닥을 갖는 비아(13) 안을 포함하는 반도체소자 탑재용 패키지 기판(1)의 전면에 0.5㎛의 바탕 동도금을 행했다.
다음으로, 바탕 동도금 표면에, 자외선경화형 에칭레지스트용 드라이 필름 H-W475(히다치 가세 고교 가부시키가이샤제, 상품명)를 라미네이터로, 압력 0.2MPa, 온도 110℃, 속도 1.5m/분인 조건에서 임시압착하고, 이어서, 그 상면에 네가티브형 마스크를 붙여서, 자외선을 노광하여, 도금이 불필요한 부분(캐비티부(9) 안 및 베이스층(6)의 접속단자B(15)를 갖는 면)에 도금레지스트(43)를 형성했다. 또한, 캐비티부(9)는, 전기 동도금 되지않도록, 도금 레지스트(43)로 완전히 피복했다. 다음으로, 황산 동도금으로 온도 30℃, 전류밀도 1.5A/d㎡, 시간 60분인 조건에서, 도금두께 20㎛의 전기 동도금(41)에 의해 금속피복(18)을 형성하고, 이어서, 3질량% 수산화나트륨수용액을 분무하여 도금레지스트(43)의 박리제거를 행했다.
다음으로, 황산과수 에칭조성으로 이루어지는 코브라 에치(에바라유지라이트가부시키가이샤제, 상품명)를 사용하여, 캐비티부(9) 안에 석출된 바탕 동도금(도시하지 않음.)을, 온도50℃, 스프레이 압력 0.2MPa, 속도 1.0m/분인 조건에서 에칭하고, 이어서, 과망간산나트륨수용액, 온도 85℃로 15분간인 조건에서 촉매의 제거를 행했다.
다음으로, 반도체소자 탑재용 패키지 기판(1)의 바닥을 갖는 비아(13)(구멍직경φ 약 0.2mm, 깊이 약 0.25mm) 안에, 도전수지(17)로서 AE1244(타츠타 덴센 가부시키가이샤제, 상품명)를 스크린인쇄법으로 충전했다. 스크린인쇄에는, 바닥을 갖는 비아(13) 안으로의 기포의 잔류를 없애기 위해, 진공인쇄장치 VE500(토레이 엔지니어링 가부시키가이샤제, 상품명)을 사용했다. 충전한 도전수지(17)를 완전경화하기 위해, 반도체소자 탑재용 패키지 기판(1) 전체를 110℃로 15분 가열하고, 170℃로 60분 더 가열했다. 이때, 도전수지(17)는, 바닥을 갖는 비아(13)의 입구의 랜드패턴보다도 튀어 나온 상태이었다.
다음으로, 버프연마기(가부시키가이샤 이시이 효키제)를 사용하여, 바닥을 갖는 비아(13)의 입구의 전기 동도금(41)의 표면이 노출되고, 도전수지(17)와 전기 동도금(41)이 평활하게 되기까지 연마했다. 사용한 버프롤의 번수는, 600번, 800번, 1000번을 조합해서 사용했다. 버프롤로서는, 구멍 메움 수지 연마용의 JP버프몬스터 V3/V3-D2(쟈부로 고교제 상품명)를 사용했다. 또한, 연마전류는 1.2A이었다.
다음으로, 전기 동도금(41) 표면에, 자외선경화형 에칭레지스트용 드라이필름 H-W475(히다치 가세 고교 가부시키가이샤제, 상품명)를 라미네이터로, 압력 0.2MPa, 온도 110℃, 속도 1.5m/분인 조건에서 임시압착하고, 이어서, 그 상면에 네가티브형 마스크를 붙이고, 자외선으로 노광하여, 도금이 불필요한 부분에 도금레지스트(43)를 형성했다. 또한, 캐비티부(9) 안의 와이어 본드 단자(12)와 접속단자B(15)는, 도금되도록 하기 위해, 도금레지스트(43)로는 피복하지 않았다.
다음으로, 연마 후의 도전수지(17) 위에 촉매를 부여하거나, 디스미어 처리를 행하지 않고, 직접 무전해 도금에 의해 금속피막(16)을 형성했다(도전수지(17) 이외의 부분은, 도시를 생략했다). 구체적으로는, 일반적으로 무전해 도금의 전처리로 행해지는 탈지(脫脂)나 소프트에칭, 산(酸)세정을 행한 후, 무전해 니켈도금액 NiPS100(히다치 가세 고교 가부시키가이샤제, 상품명)을 사용하여, 액온도 85℃로, 시간 17분, 21분, 25분인 조건에서 침지처리를 행하여, 각각 니켈도금을 4㎛, 5㎛, 6㎛ 석출시키고, 치환 금도금액 HGS-500(히다치 가세 고교 가부시키가이샤제, 상품명)에 액온 80℃로, 시간 10분인 조건으로 더 침지처리하고, 환원형의 무전해 금도금액인 HGS-2000(히다치 가세 고교 가부시키가이샤제, 상품명)에, 액온 65℃로, 시간 20분인 조건에서, 금도금을 0.5㎛의 두께로 석출시켰다. 이것에 의해, 반도체소자 탑재용 패키지 기판(1)의 한쪽 면에 설치된 접속단자A(14), 다른쪽 면에 설치된 접속단자B(15) 및 캐비티부(9) 안의 와이어 본드 단자(12)(접속단자C(27)를 갖는 경우는 접속단자C(27)를 포함한다)의 표면에, 땜납 볼 접속과 와이어 본드접속을 위한 니켈?금도금층을 형성했다. 또한, 이와 같이 도전수지(17) 위에 금속피막(16)을 형성함과 동시에, 캐비티부(9) 안에 노출한 베이스층(6) 위의 와이어 본드 단자(12)가 되는 전기 동도금(41) 위, 및 접속단자B(15) 위에도, 도전수지(17) 위와 마찬가지로, 니켈도금과 금도금을 행했다(도시하지 않음).
다음으로, 자외선경화형 에칭레지스트용 드라이필름 H-W475(히다치 가세 고교 가부시키가이샤제, 상품명)를 라미네이터로, 압력 0.2MPa, 온도 110℃, 속도 1.5m/분인 조건에서 임시압착하고, 이어서 그 상면에 네가티브형 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부하고, 1질량%의 탄산나트륨수용액으로 현상하여, 에칭레지스트를 형성하고, 그 에칭레지스트가 없는 구리부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2MPa, 속도 3.5m/분인 조건에서, 회로를 형성하고, 이어서 3질량% 수산화나트륨수용액을 분무하여 에칭레지스트 박리제거를 행했다. 이것에 의해, 접속단자A(14)를 포함하는 회로를 형성했다. 이 캐비티층(5)의 접속단자A(14)의 직경은 0.25mm, 피치는 0.4mm이고, 베이스층(6)의 접속단자B(15)의 직경 0.3mm, 피치 0.5mm보다도 작다.
다음으로, 반도체소자 탑재용 패키지 기판(1)의 양면에, 액상레지스트인 PSR-4000(타이요 잉키 세이조 가부시키가이샤제, 상품명)을 인쇄하여, 80℃, 20분간 건조 후, 그 상면에 네가티브형 마스크를 붙이고, 자외선으로 노광하고, 1.5질량% 탄산나트륨수용액으로 더 현상하고, 자외선 1J/㎠의 조사에 의해 한층 더 경화를 행하고, 150℃에서 60분 건조하여 솔더 레지스트(23)를 형성했다. 이 솔더 레지스트(23)는, 캐비티층(5) 표면측(상면측)에서는, 접속단자A(14)와 동등한 높이이고, 베이스층(6)의 표면측(하면측)에서는, 접속단자B(15)와 동등한 높이이다.
[반도체 패키지의 제작]
다음으로, 도 5에 나타낸 바와 같이, 반도체소자(2)를, 반도체소자 탑재용 패키지 기판(1)의 캐비티부(9) 안에, 다이본딩필름(도시하지 않음)을 사용하여 고정한 후, 이 반도체소자(2) 위에, 하나 더 반도체소자(2)를 다이본딩필름을 사용하여 고정했다. 그 후, 상단 및 하단의 반도체소자(2)와 반도체소자 탑재용 패키지 기판(1)의 와이어 본드 단자(12)를 본딩와이어(4)로 접속했다. 이때, 본딩와이어(4)를 포함하는 상단의 반도체소자(2)의 최상부는, 반도체소자 탑재용 패키지 기판(1)의 접속단자A(14)와 동등 이하의 높이이었다.
다음으로, 트랜스퍼몰딩에 의해, 캐비티부(9) 안에 봉지제(3)를 충전하여 형성하고, 반도체 패키지(36)를 제작했다. 이때, 봉지제(3)의 최상부는, 반도체소자탑재용 패키지 기판(1)의 접속단자A(14)와 동등 이하의 높이(접속단자A(14)보다도 약 0.1mm 위쪽으로 튀어 나온 정도)이었다.
[PoP의 제작]
다음으로, 접속단자A(14)에 땜납페이스트를 인쇄하고, 도 6에 나타낸 바와 같이, 상기 실시예의 반도체 패키지(36)를 하부 패키지(35)로서 사용하고, 상부 패키지(34)의 접속단자와 위치맞춤한 후, 리플로우에 의해 반도체 패키지끼리를 접합했다. 이때, 반도체소자 탑재용 패키지 기판(1)의 캐비티부(9) 안에 봉지제(3)의 거의 전체가 수납되어, 거의 튀어 나오지 않으므로, 반도체 패키지끼리의 접합을 위한 땜납 볼 직경은, 봉지제(3)의 높이를 고려할 필요가 없다. 이 때문에, 땜납 볼 직경은 φ0.3mm이하로 접합이 가능하였다. 이 결과, 하부 패키지(35)의 봉지제(3)의 최상부가, 접속단자A(14) 위에 설치된 땜납 볼(φ 0.3mm)의 1/3이하의 높이가 되는 상태에서(즉, 단자간 거리(44)의 1/3이하의 높이인 0.1mm이하로), 상부 패키지(34)를 접합하는 것이 가능하였다.
(실시예 2)
[캐비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 제작했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
도전수지(17)를 바닥을 갖는 비아(13) 안에 충전?경화한 후, 600번의 연마포를 장착한 벨트센더연마기(가부시키가이샤 키구가와 테츠코쇼제, 상품명 T26MW형)에 의해, 바닥을 갖는 비아(13)의 입구의 전기 동도금(41)의 표면이 노출되고, 도전수지(17)와 동도금(41)이 평활하게 될 때까지 연마했다. 이 이외에는, 실시예 1과 마찬가지로 제작했다.
(실시예 3)
[케비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 제작했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
실시예 1과 마찬가지로 하여, 도전수지(17)를 바닥을 갖는 비아(13) 안에 충전?경화하고, 버프연마기(가부시키가이샤 이시이 효키제)를 사용하여, 바닥을 갖는 비아(13)의 입구의 전기 동도금(41)의 표면이 노출되고, 도전수지(17)와 동도금(41)이 평활하게 될 때까지 연마했다.
그 후, 연마 후의 도전수지(17) 위에, 디스미어를 행하거나, 촉매를 부여하여 바탕도금을 행하거나 하는 일 없이, 도전수지(17) 중에 포함되는 도전성분의 도전성을 이용하여 급전함으로써, 전기 니켈도금을 행하고, 직접, 도전성분 위에 금속피막(15)을 형성했다. 구체적으로는, 전기 니켈도금액을 사용하여, 전기 니켈도금을 4㎛, 10㎛, 16㎛의 각각의 두께로 석출시키고, 또한 전기 금도금을 사용하여, 금도금을 0.5㎛의 두께로 석출시켰다. 이것에 의해, 반도체소자 탑재용 패키지 기판(1)의 한쪽 면에 설치된 접속단자A(14), 다른쪽 면에 설치된 접속단자B(15) 및 캐비티부(9) 안의 와이어 본드 단자(12)(접속단자 C(27)를 갖는 경우에는 접속단자C(27)를 포함한다)의 표면에, 땜납 볼 접속이나 와이어 본드접속을 위한 니켈?금도금층을 형성했다. 이것 외에는, 실시예 1과 마찬가지로 하여, 반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지를 제작했다.
(실시예 4)
[캐비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 제작했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
도전수지(17)를 바닥을 갖는 비아(13) 안에 충전?경화한 후, 600번의 연마포를 장착한 벨트샌더연마기(가부시키가이샤 키구가와 테츠코쇼제 상품명 T26MW형)에 의해, 바닥을 갖는 비아(13)의 입구의 전기 동도금(41)의 표면이 노출되고, 도전수지(17)와 동도금(41)이 평활하게 될 때까지 연마했다. 이 이외에는, 실시예 3과 마찬가지로 제작했다.
(참고예 1)
[캐비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 작성했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
니켈도금을, 시간 4.2분, 8.4분, 12.7분의 각 조건에서, 침지처리를 행하여, 각각 니켈도금 1㎛, 2㎛, 3㎛ 석출시킨 것 이외에는, 실시예 1과 마찬가지로 제작했다.
(참고예 2)
[캐비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 작성했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
연마 후의 도전수지(17) 위에, 디스미어를 행하거나, 촉매를 부여하여 바탕도금을 행하거나 하는 일 없이, 도전수지(17) 중에 포함되는 도전성분의 도전성을 이용하여 급전함으로써, 전기 니켈도금을 행하고, 직접, 도전성분 위에 금속피막(15)을 형성했다. 구체적으로는, 전기 니켈도금을 1㎛, 2㎛, 3㎛의 각각의 두께로 석출시키고, 또한, 전기 금도금을 사용하여, 금도금을 0.5㎛의 두께로 석출시켰다. 이 이외에는, 실시예 1과 마찬가지로 하여 제작했다.
(비교예 1)
[캐비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 작성했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
도전수지(17)를 바닥을 갖는 비아(13) 안에 충전?경화하고, 버프연마한 후의 도전수지(17)에, 디스미어 처리를 더 행하고 나서, 무전해 도금에 의해 금속피막(16)을 형성한 것 이외에는, 실시예 1과 마찬가지이다. 디스미어 처리는, 과망간 산나트륨수용액에 온도 85℃에서 6분간의 조건에서 행했다. 디스미어 후의 반도체소자 탑재용 패키지 기판을 광학현미경으로 관찰한바, 도전수지(17) 위에서는, 도전수지(17)의 도전성분 주위의 수지성분이 공격을 받아, 도전성분의 탈락이 보였다. 또한, 캐비티층(5)과 베이스층(6) 사이의 접착제(8)나 감광성수지층(10)이 공격을 받아, 패이거나, 광택이 없어짐을 알았다. 이 후, 도전수지(17) 위에 촉매처리하지 않고 무전해 니켈도금을 목표두께 5㎛의 조건에서 행한바, 여기저기서 석출되지 않은 부위가 관찰되어, 금속피막(16)에 의한 피복은 충분하지 않았다.
(비교예 2)
[캐비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 작성했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
도전수지(17)를 바닥을 갖는 비아(13) 안에 충전?경화한 후의 도전수지(17)에, 버프연마를 하지 않고, 직접 디스미어 처리를 행하고 나서, 무전해 도금에 의해 금속피막(16)을 형성한 것 이외에는, 실시예 1과 마찬가지이다. 디스미어 처리는, 과망간산나트륨수용액에 온도 85℃에서 6분간의 조건에서 행했다. 디스미어 후의 반도체소자 탑재용 패키지 기판을, 광학현미경으로 관찰한바, 캐비티층(5)과 베이스층(6) 사이의 접착제(8)나 감광성수지층(10)이 공격을 받아, 패이거나, 광택이 없어진 것을 알았다. 또한, 이 후, 촉매처리 없이 도전수지(17) 위로의 무전해 니켈도금을 목표두께 5㎛의 조건으로 행했지만, 거의 석출되지 않고, 금속피막(16)은 형성되지 않았다.
(비교예 3)
[캐비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 작성했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
도전수지(17)를 바닥을 갖는 비아(13) 안에 충전?경화하고, 버프연마한 후의 도전수지(17)에, 디스미어 처리를 더 행하고 나서, 전기 니켈도금에 의해 금속피막(16)을 형성한 것 이외에는, 실시예 1과 마찬가지이다. 디스미어 처리는, 과망간산나트륨수용액에 온도 85℃에서 6분간의 조건에서 행했다. 디스미어 후의 반도체소자 탑재용 패키지 기판을, 광학현미경으로 관찰한바, 도전수지(17) 위에서는, 도전수지(17)의 도전성분 주위의 수지성분이 공격을 받아, 도전성분의 탈락이 보였다. 또한, 캐비티층(5)과 베이스층(6)사이의 접착제(8)나 감광성수지층(10)이 공격을 받아, 패이거나, 광택이 없어짐을 알았다. 이 후, 도전수지(17) 위에 전기 니켈도금을 목표두께 10㎛의 조건에서 행한바, 여러 곳에서 석출되지 않은 부위가 관찰되어, 금속피막(16)에 의한 피복은 충분하지 않았다.
(비교예 4)
[캐비티층의 제작]
실시예 1과 마찬가지로 하여 캐비티재를 작성했다.
[베이스층의 제작]
실시예 1과 마찬가지로 제작했다.
[반도체소자 탑재용 패키지 기판 및 반도체소자 탑재용 패키지의 제작]
도전수지(17)를 바닥을 갖는 비아(13) 안에 충전?경화한 후의 도전수지(17)에, 버프연마를 하지 않고, 직접 디스미어 처리를 행하고 나서, 전기도금에 의해 금속피막(16)을 형성한 것 이외에는, 실시예 1과 마찬가지이다. 디스미어 처리는, 과망간산나트륨수용액에 온도 85℃에서 6분간의 조건에서 행했다. 디스미어 후의 반도체소자 탑재용 패키지 기판을, 광학현미경으로 관찰한바, 캐비티층(5)과 베이스층(6) 사이의 접착제(8)나 감광성수지층이 공격을 받아, 패이거나, 광택이 없어짐을 알았다. 또한, 이 후, 도전수지(17) 위로의 전기 니켈도금을 목표두께 10㎛의 조건에서 행했지만, 거의 석출되지 않고, 금속피막(16)은 형성되지 않았다.
각 실시예 및 비교예에 대해서의, 바닥을 갖는 비아(13)에서의 도전수지(17)의 충전성과 도전수지(17) 위로의 무전해 도금 석출성과 전기도금 석출성의 판정, 접속신뢰성 시험은, 이하와 같이 행했다.
[기판의 손상 판정]
반도체소자 탑재용 패키지 기판(1)의 외관을, 광학현미경으로 관찰하고, 디스미어에 의한 손상(접착제(8)에서의 패임의 형성이나 감광성수지층(10)의 광택의 소실 등)이 인정된 경우를 불합격(×)으로 했다.
[피복성(도금 석출성)의 판정]
무전해 도금이나 전기도금 후의 도전수지(17)의 표면을 광학현미경으로 관찰하여, 도전수지(17)가 완전하게 덮혀 있는 것을 합격(○)으로 했다.
[접속신뢰성 시험]
각 실시예, 참고예 및 각 비교예에서 제작한 반도체소자 탑재용 패키지 기판(1)을 사용하여, -55 ~ 125℃의 냉열사이클시험(각각 15분)을 행하고, 100사이클마다 바닥을 갖는 비아(13)의 층간접속(31)을 통한 접속저항을 측정하고, 1000사이클 후의 접속불량의 유무를 확인했다. 접속저항이, 초기값에 비하여 10%이상 증가한 것을 불합격(×)으로 했다.
표 1에 그 결과를 나타낸다. 실시예 1, 2, 3, 4에서는, 반도체소자 탑재용 패키지 기판(1)의 손상이 없고, 도금 석출성, 접속신뢰성 모두 양호했다. 니켈도금의 두께를 얇게 한 참고예 1, 2에서는, 도전수지(17) 위의 금속피막(16)의 피복이 충분하지 않았다. 버프연마에 더해 디스미어를 행한 비교예 1, 3은, 도전수지(17)가 공격을 받아, 도전성분의 탈락이나 니켈도금에 의한 금속피막(16)의 피복이 충분하지 않았다. 또한, 기판의 접착제(8)나 감광성수지층(10)에 손상이 관찰되었다. 버프연마없이 디스미어만을 행한 비교예 2, 4는, 촉매처리 없이는 도전수지(17) 위에 무전해 도금이 석출되지 않고, 접속신뢰성도 좋지않았다.
Figure 112011005241941-pct00001
1…반도체소자 탑재용 패키지 기판, 2…반도체소자, 3…봉지제, 4…본딩 와이어, 5… 캐비티층, 6…베이스층, 7…캐비티재, 8…접착제, 9…캐비티부, 10…감광성수지층, 11…접속패드, 12…와이어 본드 단자, 13… 바닥을 갖는 비아, 14…접속단자A, 15…접속단자B, 16…금속피막, 17…도전수지, 18…금속피복, 19…내층회로, 20…내층접속, 21…베이스재, 22…컨포멀마스크, 23…솔더 레지스트, 24…관통구멍A, 25…개구, 26…레이저구멍, 27…접속단자C, 28…베이스재a, 29…베이스재b, 30…베이스재c, 31…층간접속, 32…상부 기판, 33…하부 기판, 34...상부 패키지, 35…하부 패키지, 36…반도체 패키지, 37…접속단자, 38…땜납 볼, 39…관통구멍B, 40…동박, 41…도금, 42…층간접속, 43…도금레지스트, 44…단자간 거리

Claims (7)

  1. 개구 및 관통구멍을 갖는 캐비티층과, 이 캐비티층에 적층되는 측의 면에 반도체 소자와 전기적으로 접속되는 단자를 갖는 베이스층과, 상기 개구 내에 상기 단자를 노출하도록 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 갖는 비아(via)를 갖는 반도체소자 탑재용 패키지 기판에 있어서,
    상기 바닥을 갖는 비아의 내벽에 금속피복이 형성되고, 이것을 바탕으로 하여 상기 바닥을 갖는 비아에 도전성분과 수지성분을 포함하는 도전수지가 충전되고,
    이 도전수지 중에 포함되는 도전성분인 은도금 동분(銅粉) 또는 금도금 동분이, 물리적으로 연마된 표면의 상기 도전수지 중의 수지성분으로부터 노출된 상태에서 상기 바닥을 갖는 비아의 입구측에 배치되고,
    이 노출된 도전성분 위에, 도금이 직접 석출됨으로써 형성된 금속피막을 구비하는 외부접속단자를 갖는 반도체소자 탑재용 패키지 기판.
  2. 제1항에 있어서,
    베이스층이, 이 베이스층 위의 캐비티층측에 설치되고, 캐비티부 내에 형성되는 단자와 전기적으로 접속되는 접속패드를 갖고,
    외부접속단자가, 상기 캐비티층 위의 베이스층과 반대측에 설치되어, 상기 접속패드와 바닥을 갖는 비아에 의해 층간접속되는 반도체소자 탑재용 패키지 기판.
  3. 제1항 또는 제2항에 있어서,
    금속피막을 형성하는 도금이, 무전해 니켈도금 또는 무전해 금도금 또는 무전해 니켈도금과 치환 금도금 또는 무전해 금도금을 갖는 반도체소자 탑재용 패키지 기판.
  4. 제3항에 있어서,
    무전해 니켈도금의 두께가 4～6㎛인 반도체소자 탑재용 패키지 기판.
  5. 제1항 또는 제2항에 있어서,
    금속피막을 형성하는 도금이, 전기 니켈도금 또는 전기 금도금 또는 전기 니켈도금과 치환 금도금 또는 무전해 금도금 또는 전기 금도금을 갖는 반도체소자 탑재용 패키지 기판.
  6. 제5항에 있어서,
    전기 니켈도금의 두께가 4～16㎛인 반도체소자 탑재용 패키지 기판.
  7. 개구 및 관통구멍을 갖는 캐비티층과, 이 캐비티층에 적층되는 측의 면에 반도체 소자와 전기적으로 접속되는 단자를 갖는 베이스층과, 상기 개구 내에 상기 단자를 노출하도록 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 갖는 비아를 갖는 반도체소자 탑재용 패키지 기판의 제조방법에 있어서,
    상기 바닥을 갖는 비아의 내벽에 금속피복이 형성되고, 이것을 바탕으로 하여 상기 바닥을 갖는 비아에 도전수지가 충전되는 공정과,
    이 도전수지 표면을 물리적으로 연마하여, 상기 도전수지 중의 도전성분인 은도금 동분(銅粉) 또는 금도금 동분을, 상기 물리적으로 연마된 표면의 상기 도전수지 중의 수지성분으로부터 노출시키는 공정과,
    이 도전성분 위에 무전해 도금 또는 전기도금을 직접 석출시킴으로써 형성되는 금속피막에 의해 외부접속단자를 형성하는 공정,
    을 갖는 반도체소자 탑재용 패키지 기판의 제조방법.
KR1020117001679A 2008-09-29 2009-09-29 반도체 소자 탑재용 패키지 기판 및 그 제조방법 KR101168825B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2008250301 2008-09-29
JPJP-P-2008-250301 2008-09-29
JPJP-P-2009-222737 2009-09-28
JP2009222737A JP2010103518A (ja) 2008-09-29 2009-09-28 半導体素子搭載用パッケージ基板及びその製造方法
PCT/JP2009/066917 WO2010035865A1 (ja) 2008-09-29 2009-09-29 半導体素子搭載用パッケージ基板及びその製造方法

Publications (2)

Publication Number Publication Date
KR20110019783A KR20110019783A (ko) 2011-02-28
KR101168825B1 true KR101168825B1 (ko) 2012-07-25

Family

ID=42059852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117001679A KR101168825B1 (ko) 2008-09-29 2009-09-29 반도체 소자 탑재용 패키지 기판 및 그 제조방법

Country Status (4)

Country Link
JP (1) JP2010103518A (ko)
KR (1) KR101168825B1 (ko)
TW (1) TW201019444A (ko)
WO (1) WO2010035865A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594386A (zh) * 2012-08-17 2014-02-19 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
JP2014072325A (ja) * 2012-09-28 2014-04-21 Hitachi Chemical Co Ltd 多層配線基板及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065339A (ja) * 1996-08-22 1998-03-06 Sony Corp 多層プリント配線板及びその製造方法
JP2001068624A (ja) 1999-08-26 2001-03-16 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2008016819A (ja) * 2006-07-06 2008-01-24 Samsung Electro-Mechanics Co Ltd パッケージオンパッケージのボトム基板及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07226456A (ja) * 1993-04-23 1995-08-22 Nippon Micron Kk Ｉｃパッケージ及びその製造方法
JP4493923B2 (ja) * 2003-02-26 2010-06-30 イビデン株式会社 プリント配線板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1065339A (ja) * 1996-08-22 1998-03-06 Sony Corp 多層プリント配線板及びその製造方法
JP2001068624A (ja) 1999-08-26 2001-03-16 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2008016819A (ja) * 2006-07-06 2008-01-24 Samsung Electro-Mechanics Co Ltd パッケージオンパッケージのボトム基板及びその製造方法

Also Published As

Publication number Publication date
KR20110019783A (ko) 2011-02-28
TW201019444A (en) 2010-05-16
JP2010103518A (ja) 2010-05-06
WO2010035865A1 (ja) 2010-04-01

Similar Documents

Publication Publication Date Title
KR101143042B1 (ko) 반도체소자 탑재용 패키지 기판과 그 제조방법
KR101111930B1 (ko) 다층 프린트 배선판, 및 다층 프린트 배선판의 제조 방법
US11763975B2 (en) Inductor built-in substrate and method for manufacturing the same
US8901431B2 (en) Printed wiring board and method for manufacturing printed wiring board
WO2003067656A1 (fr) Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
WO2006046510A1 (ja) 多層プリント配線板及び多層プリント配線板の製造方法
JP4022405B2 (ja) 半導体チップ実装用回路基板
KR101214357B1 (ko) 반도체소자 탑재용 패키지 기판과 그 제조방법
KR101201618B1 (ko) 반도체소자 탑재용 패키지 기판과 그 제법 및 반도체 패키지
JP4493923B2 (ja) プリント配線板
KR101168825B1 (ko) 반도체 소자 탑재용 패키지 기판 및 그 제조방법
JP4376891B2 (ja) 半導体モジュール
JP2003234432A (ja) 半導体チップ実装回路基板および多層化回路基板
KR101150036B1 (ko) 전자소자 내장형 다층 연성인쇄회로기판 및 그 제조 방법
JP4230680B2 (ja) 多層化回路基板
JP4192772B2 (ja) 半導体チップ搭載基板及びその製造方法、並びに半導体パッケージの製造方法
WO2003100850A1 (fr) Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production
JP4376890B2 (ja) 半導体チップ実装用回路基板
JP4103482B2 (ja) 半導体搭載基板とそれを用いた半導体パッケージ並びにそれらの製造方法
JP4482841B2 (ja) 半導体パッケージ
KR100797693B1 (ko) 칩 내장형 인쇄회로기판의 제조방법
JP2011159695A (ja) 半導体素子搭載用パッケージ基板及びその製造方法
KR101730468B1 (ko) 범프가 포함된 인쇄회로기판 및 그 제조방법
JP2002237547A (ja) 半導体パッケージ用基板とその製造方法および半導体パッケージとその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150710

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160708

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170707

Year of fee payment: 6