CN103594386A - 层叠封装结构及其制作方法 - Google Patents

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Abstract

本发明提供一种层叠封装结构的制作方法，包括步骤：提供连接基板，该连接基板设有多个导电孔，每个导电孔的两端均印刷有锡膏；在所述连接基板的一侧设置第一封装器件，在该连接基板的另一侧设置第二封装器件，从而构成一个堆叠结构；固化每个导电孔两端的锡膏，使得第一封装器件和第二封装器件分别焊接在所述连接基板的相对两侧，形成一个层叠封装结构。本发明还涉及一种采用上述方法形成的层叠封装结构。

Description

层叠封装结构及其制作方法
技术领域
本发明涉及一种半导体封装技术，特别涉及一种层叠封装（package-on-package, POP）结构及其制作方法。
背景技术
随着半导体器件尺寸的不断减小，具有半导体器件的层叠封装结构也逐渐地备受关注。层叠封装结构一般通过层叠制作方法制成。在传统的层叠制作方法中，为了实现高密度集成及小面积安装，通常通过焊球将上下两个封装器件电连接。然而，焊球容易产生裂纹，因此，降低了层叠封装结构的成品率及可靠性。
发明内容
本发明提供一种可靠性较高的层叠封装结构及其制作方法。
一种层叠封装结构的制作方法，包括步骤：提供一个连接基板，所述连接基板具有相对的第一表面及第二表面，所述连接基板内设有多个第一导电孔，每个第一导电孔均贯穿所述第一表面及第二表面，且每个第一导电孔的两端均印刷有锡膏；在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个第二封装器件，从而构成一个堆叠结构，所述第一封装器件包括第一电路载板及构装在所述第一电路载板上的第一半导体芯片，所述第一电路载板具有暴露出的多个第一焊盘，所述多个第一焊盘与多个第一导电孔一一对应，且每个第一焊盘均靠近与其对应的第一导电孔一端的锡膏，所述第二封装器件包括第二电路载板及构装在所述第二电路载板上的第三半导体芯片，所述第二电路载板具有暴露出的多个第五焊盘，所述多个第五焊盘也与所述多个第一导电孔一一对应，且每个第五焊盘均靠近与其对应的第一导电孔的另一端的锡膏；以及固化每个第一导电孔两端的锡膏，使得每个第一焊盘通过固化的锡膏焊接在与其对应的一个第一导电孔的一端，每个第五焊盘通过固化的锡膏焊接在与其对应的一个第一导电孔的另一端，从而使得第一封装器件和第二封装器件分别焊接在所述连接基板的相对两侧，形成一个层叠封装结构。
一种层叠封装结构的制作方法，包括步骤：提供一个连接基板，所述连接基板具有相对的第一表面及第二表面，所述连接基板内设有多个第一导电孔和多个第二导电孔，每个第一导电孔、每个第二导电孔均贯穿所述第一表面及第二表面，且每个第一导电孔、每个第二导电孔的两端均印刷有锡膏；在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个第二封装器件，从而构成一个堆叠结构，所述第一封装器件包括第一电路载板及构装在第一电路载板上的第一半导体芯片和第二半导体芯片，所述第一电路载板具有多个第一焊盘和多个第二焊盘，所述多个第一焊盘和多个第二焊盘暴露在所述第一电路载板的同一侧，所述多个第一焊盘与第一半导体芯片电性相连，且与多个第一导电孔一一对应，每个第一焊盘均靠近与其对应的第一导电孔一端的锡膏，所述多个第二焊盘与所述第二半导体芯片电性相连，且与所述多个第二导电孔一一对应，每个第二焊盘均靠近与其对应的第二导电孔一端的锡膏，所述第二封装器件包括第二电路载板及构装在第二电路载板上的第三半导体芯片，所述第二电路载板具有多个第五焊盘和多个第六焊盘，所述多个第五焊盘和多个第六焊盘暴露在所述第二电路载板的同一侧，所述多个第五焊盘与所述多个第一导电孔一一对应，且每个第五焊盘均靠近与其对应的第一导电孔的另一端的锡膏，所述多个第六焊盘与所述多个第二导电孔一一对应，且每个第六焊盘均靠近与其对应的第二导电孔另一端的锡膏；以及固化每个第一导电孔两端的锡膏及每个第二导电孔两端的锡膏，使得每个第一焊盘通过固化的锡膏焊接在与其对应的一个第一导电孔的一端，每个第五焊盘通过固化的锡膏焊接在与其对应的一个第一导电孔的另一端，并使得每个第二焊盘通过固化的锡膏焊接在与其对应的一个第二导电孔的一端，每个第六焊盘通过固化的锡膏焊接在与其对应的一个第二导电孔的另一端，从而使得第一封装器件和第二封装器件分别焊接在连接基板的相对两侧，形成一个层叠封装结构。
一种层叠封装结构包括一个连接基板、一个第一封装器件及一个第二封装器件。所述连接基板具有相对的第一表面及第二表面。所述连接基板内设有多个第一导电孔。每个第一导电孔均贯穿所述第一表面及第二表面且每个第一导电孔的两端均设有锡膏。所述第一封装器件包括第一电路载板及构装于第一电路载板的第一半导体芯片。所述第一电路载板具有多个第一焊盘，所述多个第一焊盘与多个第一导电孔一一对应。每个第一焊盘通过锡膏焊接在与其对应的一个第一导电孔的一端，从而使得第一封装器件焊接在连接基板的第一表面一侧。所述第二封装器件包括第二电路载板及构装在第二电路载板上的第三半导体芯片。所述第二电路载板具有多个第五焊盘。所述多个第五焊盘也与所述多个第一导电孔一一对应，且每个第五焊盘通过锡膏焊接在与其对应的一个第一导电孔的另一端，从而使得第二封装器件焊接在连接基板的第二表面一侧。
一种层叠封装结构包括一个连接基板、一个第一封装器件及一个第二封装器件。所述连接基板具有相对的第一表面及第二表面。所述连接基板内设有多个第一导电孔和多个第二导电孔。每个第一导电孔、每个第二导电孔均贯穿所述第一表面及第二表面，且每个第一导电孔、每个第二导电孔的两端均设有锡膏。所述第一封装器件包括第一电路载板及构装于第一电路载板的第一半导体芯片和第二半导体芯片。所述第一电路载板具有多个第一焊盘和多个第二焊盘。所述多个第一焊盘和多个第二焊盘暴露在所述第一电路载板的同一侧。所述多个第一焊盘与第一半导体芯片电性相连，且与多个第一导电孔一一对应。所述多个第二焊盘与所述第二半导体芯片电性相连，且与所述多个第二导电孔一一对应。每个第一焊盘通过锡膏焊接在与其对应的一个第一导电孔的一端。每个第二焊盘通过锡膏焊接在与其对应的一个第二导电孔的一端，从而使得第一封装器件焊接在连接基板的第一表面一侧。所述第二封装器件包括第二电路载板及构装在第二电路载板上的第三半导体芯片。所述第二电路载板具有多个第五焊盘和多个第六焊盘。所述多个第五焊盘和多个第六焊盘暴露在所述第二电路载板的同一侧。所述多个第五焊盘与所述多个第一导电孔一一对应。所述多个第六焊盘与所述多个第二导电孔一一对应。每个第五焊盘通过锡膏焊接在与其对应的一个第一导电孔的另一端，每个第六焊盘通过锡膏焊接在与其对应的一个第二导电孔的另一端，从而使得第二封装器件焊接在连接基板的第二表面一侧。
采用上述方法形成的层叠封装结构中，所述第一封装器件与所述第二封装器件通过所述连接基板连接为一体，所述连接基板与第一封装器件之间及所述连接基板与所述第二封装器件之间均通过设于连接基板内的导电孔上的锡膏相连，并未通过焊球相连，从而，提高了层叠封装结构的成品率及可靠性。此外，上述制作方法不仅制作工艺简单，生产成本较低。
附图说明
图1为本技术方案实施例提供的绝缘基材的剖面示意图。
图2为在图1所示的绝缘基材上形成一个收容通孔、多个第一通孔及多个第二通孔后的剖面示意图。
图3为电镀图2所示的多个第一通孔及多个第二通孔中每个通孔的的孔壁以形成多个第一导电孔及多个第二导电孔后的剖面示意图。
图4为在图3所示的多个第一导电孔及多个第二导电孔中的每个导电孔内填充树脂后的剖面示意图。
图5为在图4所示的每个导电孔的两端形成导电帽后的剖面示意图。
图6为在图5所示的每个导电帽上印刷锡膏后形成的连接基板的剖面示意图。
图7为本技术方案实施例提供的第一封装器件的示意图。
图8为本技术方案实施例提供的第二封装器件的示意图。
图9为在图6所示的连接基板的两侧分别设置图7及图8提供的第一封装及第二封装器件后形成的堆叠结构的剖面示意图。
图10为对图9所示的堆叠结构进行回焊处理后所获得的层叠封装结构的剖面示意图。
主要元件符号说明
连接基板 10
第一表面 10a
第二表面 10b
收容通孔 101
第一导电孔 103
第二导电孔 105
树脂 106
第一导电帽 107
第二导电帽 108
锡膏 109
绝缘基材 11
第一通孔 103a
第二通孔 105a
第一封装器件 20
第一电路载板 21
第一半导体芯片 22
第二半导体芯片 23
第一封装胶体 24
下侧表面 211a、311b
上侧表面 211b、311a
第一导电图形 212
第二导电图形 213
第三导电孔 216
第四导电孔 217
第一焊盘 2121
第二焊盘 2123
导电线路 2125、2135、3124、3133
第三焊盘 2131
第四焊盘 2133
第一防焊层 214
第二防焊层 215
第一电性连接垫 221
第一导线 222
第一绝缘胶 25
第二绝缘胶 26
第二电性连接垫 231
第二导线 232
间隔片 27
第二封装器件 30
第二电路载板 31
第三半导体芯片 33
第二封装胶体 35
第二基底 311
第三导电图形 312
第四导电图形 313
第三防焊层 314
第四防焊层 315
第一绝缘层 3111
第一导电图形层 3112
第二绝缘层 3113
第二导电图形层 3114
第三绝缘层 3115
第五导电孔 317
第六导电孔 318
第五焊盘 3121
第六焊盘 3122
第七焊盘 3123
焊锡凸块 331
第七导电孔 319
第八焊盘 3131
焊球突起 37
第三绝缘胶层 38
堆叠结构 40
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图及实施例，对本技术方案提供的层叠封装结构及其制作方法作进一步的详细说明。
本技术方案实施方式提供的层叠封装结构的制作方法包括以下步骤：
第一步：请一并参阅图1至图6，提供一个连接基板10。所述连接基板10具有相对的第一表面10a及第二表面10b。所述连接基板10开设有一个贯穿第一表面10a及第二表面10b的收容通孔101。所述连接基板10还设有多个贯穿第一表面10a及第二表面10b的第一导电孔103及多个贯穿第一表面10a及第二表面10b的第二导电孔105。每个第一导电孔103均位于多个第二导电孔105之间，且多个第一导电孔103位于多个第二导电孔105及所述收容通孔101之间。每个导电孔103、105内均填充有塞孔树脂106，且每个第一导电孔103的两端均设有一个第一导电帽107，每个第二导电孔105的两端均设有一个第二导电帽108。每个第一导电帽107覆盖、封闭一个相应的第一导电孔103，每个第二导电帽108覆盖、封闭一个相应的第二导电孔105，以增强相应的导电孔103、105与后续步骤中封装器件之间的电连接可靠性。每个导电帽107、108表面均印刷有锡膏109，以连接并电导通所述连接基板10及后续步骤中的封装器件。
在本实施例中，所述连接基板10可以通过如下步骤制作形成：
首先，提供如图1所示的绝缘基材11。所述绝缘基材11包括所述第一表面10a及所述第二表面10b。所述绝缘基材11可以由酚醛树脂、环氧树脂、聚酰亚胺等热固性树脂制成，也可以由聚乙烯、聚丙烯、聚氯乙烯等热塑性树脂制成，还可以由玻璃或陶瓷制成，且所述绝缘基材11的厚度小于等于100微米。本实施方式中，所述绝缘基材11由聚酰亚胺制成，其厚度为80微米。
其次，如图2所示，采用激光钻孔工艺在所述绝缘基材11中形成所述收容通孔101、多个第一通孔103a及多个第二通孔105a。每个通孔101、103a、105a均贯穿所述第一表面10a及第二表面10b，且所述多个第一通孔103a位于多个第二通孔105a与收容通孔101之间。即，多个第一通孔103a围绕所述收容通孔101，所述多个第二通孔105a围绕多个第一通孔103a。
再者，请参阅图3，将多个第一通孔103a制成多个第一导电孔103，将多个第二通孔105a制成多个第二导电孔105。本实施方式中，通过镀覆工艺在所述多个第一通孔103a及多个第二通孔105a中的每一个通孔孔壁形成导电金属层，例如铜层、银层或金层等，得到多个第一导电孔103及多个第二导电孔105。具体地，可先通过化学沉积的方式在所述多个第一通孔103a及多个第二通孔105a中的每一个通孔孔壁形成化学铜层，再在所述化学铜层上电镀形成一层电镀铜层，化学铜层及电镀铜层构成每一个通孔孔壁的导电金属层。在本实施例中，每个导电孔均包括位于第一表面10a及第二表面10b之间的通孔部、位于第一表面10a的第一孔环部及位于第二表面10b的第二孔环部，也就是说，每个通孔孔壁的导电金属层还向通孔周围的第一表面10a上和第二表面10b上延伸。
接着，请参阅图4，采用树脂填孔工艺在多个第一导电孔103及多个第二导电孔105中的每个导电孔内填充塞孔树脂106，直至塞孔树脂106将每个所述第一导电孔103及每个所述第二导电孔105填平。
然后，请参阅图5，采用镀覆工艺在每个第一导电孔103的两端分别形成一个第一导电帽107，在每个第二导电孔105的两端分别形成一个第二导电帽108。每个导电帽均覆盖、封闭相应的导电孔，且均可以采用铜、银或金等金属制成。本实施例中，先通过化学沉积的方式在每个导电孔的两端分别形成化学铜层，再在所述化学铜层上形成电镀铜层，化学铜层和电镀铜层共同形成所述导电帽。具体地，第一导电帽107形成在第一导电孔103中的塞孔树脂106、第一导电孔103位于第一表面10a的第一孔环部及第一导电孔103位于第二表面10b的第二孔环部的表面，第二导电帽108形成在第二导电孔105的塞孔树脂106、第二导电孔105位于第一表面10a的第一孔环部及第二导电孔105位于第二表面10b的第二孔环部的表面。本实施例中，第一导电帽107直径大于第一通孔103a的直径，且等于第一导电孔103的孔环部的直径；第二导电帽108的直径大于第二通孔105a的直径，且等于第二导电孔105的孔环部的直径。本领域技术人员可以理解，除如以上实施例所示外，还可以以其他方式制成第一导电孔103及第二导电孔105。例如，还可以直接采用电镀填孔工艺将所述第一通孔103a及第二通孔105a填满，以将多个第一通孔103a制成多个第一导电孔103，将多个第二通孔105a制成多个第二导电孔105，此种实施例中，树脂填孔步骤及形成导电帽的步骤均可省略不要。再例如，还可以在所述第一通孔103a及第二通孔105a内填充并固化导电膏，以将多个第一通孔103a制成多个第一导电孔103，将多个第二通孔105a制成多个第二导电孔105，此种实施例中，树脂填孔步骤及形成导电帽的步骤均可省略不要。
最后，请参阅图6，采用印刷工艺在每个第一导电帽107表面印刷锡膏109，在每个第二导电帽108表面印刷锡膏109，从而获得所述连接基板10。
第二步，请参阅图7及图8，提供一个第一封装器件20及第二封装器件30。所述第一封装器件20包括第一电路载板21、构装于所述第一电路载板21上的第一半导体芯片22、构装于所述第一半导体芯片22上的第二半导体芯片23及设于第一电路载板21且覆盖所述第一半导体芯片22及第二半导体芯片23的第一封装胶体24。
第一电路载板21可以为形成有导电线路的单面电路板、双面电路板或者多层电路板，其包括第一基底211、第一导电图形212、第二导电图形213、第一防焊层214及第二防焊层215。第一基底211具有相对的下侧表面211a及上侧表面211b。第一导电图形212及第二导电图形213分别设置于下侧表面211a及上侧表面211b，且彼此电性相连。本实施例中，第一电路载板21为双面电路板，且第一导电图形212与第二导电图形213通过第一电路载板21内的多个第三导电孔216及多个第四导电孔217电性相连。
第一导电图形212包括多个第一焊盘2121、多个第二焊盘2123及多条导电线路2125。每个第一焊盘2121均位于所述多个第二焊盘2123之间。即，多个第二焊盘2123围绕多个第一焊盘2121设置。多个第一焊盘2121与多个第一导电孔103一一对应，多个第二焊盘2123与多个第二导电孔105一一对应。
第二导电图形213包括多个第三焊盘2131、多个第四焊盘2133及多条导电线路2135。每个第三焊盘2131均位于多个第四焊盘2133之间。即，多个第四焊盘2133围绕多个第三焊盘2131设置。多个第三焊盘2131用于与第一半导体芯片22电性相连。也就是说，第一半导体芯片22通过打线结合技术（Wire bonding）、表面贴装技术（Surface Mounted Technology）或者覆晶封装技术(Flip Chip Technology)构装于第一电路载板21上，并与多个第三焊盘2131电性相连，从而与第一电路载板21电性相连。多个第三焊盘2131与多个第一焊盘2121一一对应，且每个第三焊盘2131通过一个第三导电孔216与与其相对应的第一焊盘2121电导通。多个第四焊盘2133用于与第二半导体芯片23电性相连。也就是说，第二半导体芯片23通过打线结合技术、表面贴装技术或者覆晶封装技术构装于第一电路载板21上，并与多个第四焊盘2133电性相连，从而与第一电路载板21电性相连。多个第四焊盘2133与多个第二焊盘2123一一对应，且每个第四焊盘2133通过一个第四导电孔217与与其相对应的第二焊盘2123电导通。本实施例中，第一半导体芯片22通过打线结合技术与第一电路载板21电性相连，第二半导体芯片23通过打线结合技术与第一电路载板21电性相连。
所述第一防焊层214覆盖于至少部分第一导电图形212以及从第一导电图形212暴露出的下侧表面211a。所述第二防焊层215覆盖至少部分第二导电图形213以及从第二导电图形213暴露出的上侧表面211b。所述第一防焊层214用于覆盖保护第一导电图形212中的多条导电线路2125。多个第一焊盘2121及多个第二焊盘2123中每一个焊盘均从所述第一防焊层214中至少暴露出部分。所述第二防焊层215用于覆盖保护第二导电图形213中的多条导电线路2135。多个第三焊盘2131及多个第四焊盘2133中的每一个焊盘均从所述第二防焊层215至少暴露出部分。
第一半导体芯片22可以包括存储器芯片、逻辑芯片或者数字芯片。本实施例中，第一半导体芯片22为通过打线技术构装在第一电路载板21上的逻辑芯片。所述第一半导体芯片22通过第一绝缘胶25粘结在所述第一电路载板21的第二防焊层215远离所述第一基底211的表面。第一半导体芯片22具有与多个第三焊盘2131一一对应的多个第一电性连接垫221。每个第一电性连接垫221通过一条第一导线222例如金线与一个对应的第三焊盘2131电性相连。
第二半导体芯片23可以为存储器芯片、逻辑芯片或者数字芯片等芯片。本实施方例中，第二半导体芯片23为通过打线技术构装在第一电路载板21上的存储器芯片。所述第二半导体芯片23通过第二绝缘胶26粘结在所述第一半导体芯片22的远离所述第一电路载板21的表面。第二半导体芯片23具有与多个第四焊盘2133一一对应的多个第二电性连接垫231，每个第二电性连接垫231通过一条第二导线232例如金线与一个对应的第四焊盘2133电性相连。优选地，为了防止第一半导体芯片22与第二半导体芯片23之间产生信号干扰，所述第一半导体芯片22与第二半导体芯片23之间还设有一个间隔片27，即，在第二绝缘胶26内设置一个间隔片27。本领域技术人员可以理解，间隔片27并不是本技术方案的必要技术特征，即使省略不要间隔片27，也可以实现将第二半导体芯片23设于所述第一半导体芯片22上的目的。
所述第一封装胶体24设于所述第二防焊层215远离所述第一基底211的表面，且覆盖所述第一半导体芯片22及第二半导体芯片23，以保护所述第一半导体芯片22及第二半导体芯片23免受损害。所述第一封装胶体24可以通过印刷或者模制（molding）方法形成于所述第一电路载板21上。所述第一封装胶体24的材料可以为环氧树脂或者环氧模塑料（epoxy molding compound）。本实施例中，所述第一封装胶体24的横截面积与所述第一电路载板21的横截面积相同。
所述第一封装器件20可以通过以下方法制得：首先，提供一个双面覆铜基板，所述双面覆铜基板包括所述第一基底211及分别贴合在所述第一基底两侧的上侧铜箔及下侧铜箔，所述第一基底211具有所述下侧表面211a及所述上侧表面211b，所述上侧铜箔贴于所述上侧表面211b上，所述下侧铜箔贴于所述下侧表面211a；其次，通过钻孔技术及电镀填孔技术在双面覆铜基板中形成所述多个第三导电孔216及所述多个第四导电孔217，每个第三导电孔216及第四导电孔217均贯穿所述第一基底211、上侧铜箔及下侧铜箔；再次，将下侧铜箔经由选择性蚀刻制成所述第一导电图形212，将上侧铜箔经由选择性蚀刻制成所述第二导电图形213，且每个第三焊盘2131通过一个第三导电孔216与一个第一焊盘2121电导通，每个第四焊盘2133通过一个第四导电孔217与一个第二焊盘2123电导通；然后，通过印刷、贴合或者喷涂的方式在至少部分所述第一导电图形212及从所述第一导电图形212暴露出的下侧表面211a上形成第一防焊层214，且多个第一焊盘2121及多个第二焊盘2123中的每一个焊盘均从所述第一防焊层214至少部分露出，通过印刷、贴合或者喷涂的方式在至少部分所述第二导电图形213及从所述第二导电图形213暴露出的所述第一基底211的上侧表面211b上形成第二防焊层215，且多个第三焊盘2131及多个第四焊盘2133中的每一个焊盘均从所述第二防焊层215至少部分露出，从而形成所述第一电路载板21；接着，将第一半导体芯片22通过第一绝缘胶25粘结于所述第二防焊层215远离所述第一基底211的表面上，并通过打线技术构装于第一电路载板21上，第一半导体芯片22的多个第一电性连接垫221电连接于多个第三焊盘2131上；之后，将第二半导体芯片23通过第二绝缘胶26粘结于第一半导体芯片22远离所述上侧表面211b的表面，并通过打线技术构装于第一电路载板21上，第二半导体芯片23的第二电性连接垫231电连接于多个第四焊盘2133上；最后，采用印刷或者模制的方式在所述第一电路载板21的第二防焊层215远离所述第一基板211的表面上形成覆盖所述第一半导体芯片22及第二半导体芯片23的第一封装胶体24，从而获得所述第一封装器件20。
所述第二封装器件30包括第二电路载板31、安装于所述第二电路载板31上的第三半导体芯片33及设于第二电路载板31且覆盖所述第三半导体芯片33的第二封装胶体35。
第二电路载板31可以为形成有导电图形的单面电路板、双面电路板或者多层电路板，其包括第二基底311、第三导电图形312、第四导电图形313、第三防焊层314及第四防焊层315。第二基底311具有相对的上侧表面311a及下侧表面311b。本实施例中，第二电路载板31为四层电路板，所述第二基底311内具有两层导电图形层。
第二基底311包括第一绝缘层3111、第一导电图形层3112、第二绝缘层3113、第二导电图形层3114及第三绝缘层3115。所述第一导电图形层3112和第二导电图形层3114位于第二绝缘层3113的相对两个表面，且通过设置在第二绝缘层3113内的第五导电孔317电性相连。所述第一绝缘层3111覆盖第一导电图形层3112。所述第一绝缘层3111远离所述第二绝缘层3113的表面即为所述第二基底311的上侧表面311a。所述第三绝缘层3115覆盖第二导电图形层3114。所述第三绝缘层3115远离所述第二导电图形层3114的表面即为所述第二基底311的下侧表面311b。
所述第三导电图形312设置于所述第一绝缘层3111远离所述第二绝缘层3113的表面（即所述第二基底311的上侧表面311a），且通过设置在所述第一绝缘层3111内的第六导电孔318与第一导电图形层3112电性相连。第三导电图形312包括多个第五焊盘3121、多个第六焊盘3122、多个第七焊盘3123及多条导电线路3124。每个第五焊盘3121均位于多个第六焊盘3122之间。也就是说，多个第六焊盘3122围绕多个第五焊盘3121。每个第七焊盘3123均位于多第五焊盘3121之间。也就是说，多个第五焊盘3121围绕多个第七焊盘3123。多个第五焊盘3121与多个第一导电孔103一一对应，以通过多个第一导电孔103电导通第一半导体芯片22与所述第二电路载板31。多个第六焊盘3122与多个第二导电孔105一一对应，以通过多个第二导电孔105电导通第二半导体芯片23与所述第二电路载板31。多个第七焊盘3123与第三半导体芯片33通过多个焊锡凸块331电性相连。所述第三半导体芯片33通过打线结合技术、表面贴装技术或者覆晶封装技术构装于第二电路载板31。所述第三防焊层314覆盖于至少部分所述第三导电图形312的多条导电线路3124及从所述第三导电图形312暴露出的上侧表面311a，并暴露出所述多个第五焊盘3121、多个第六焊盘3122及多个第七焊盘3123。所述第三防焊层314用于覆盖保护第三导电图形312中的多条导电线路3124。
所述第四导电图形313设置在所述第三绝缘层3115远离所述第二绝缘层3113的表面(即所述第二基底311的下侧表面311b)，且通过设置在所述第三绝缘层3115内的第七导电孔319与所述第二导电图形层3114电性相连。所述第四导电图形313包括多个第八焊盘3131及多条导电线路3133。所述第四防焊层315覆盖于至少部分所述第四导电图形313的多条导电线路3133及从所述第四导电图形313暴露出的下侧表面311b，并暴露出所述多个第八焊盘3131。从所述第四防焊层315暴露出的多个第八焊盘3131表面设置有多个焊球突起37，用于将所述第二电路载板31与其他电路板或者电子元件电性相连。
第三半导体芯片33可以为存储器芯片、逻辑芯片或者数字芯片。本实施方式中，第三半导体芯片33为逻辑芯片。所述第三半导体芯片33通过第三绝缘胶层38粘结在所述第二电路载板31的第三防焊层314表面，且通过覆晶封装技术、表面贴装技术或者打线结合技术与多个第七焊盘3123电性相连。在本实施例中，所述第三半导体芯片33通过覆晶封装技术构装于所述第二电路载板31上。第三半导体芯片33通过所述多个焊锡凸块331与多个第七焊盘3123电性相连。
所述第二封装胶体35设于第二电路载板31的第三防焊层314表面，且覆盖所述第三半导体芯片33，以保护所述第三半导体芯片33免受损害。所述第二封装胶体35可以通过印刷或者模制方式形成于所述第二电路载板31上，且所述第二封装胶体35的横截面积大于所述第三半导体芯片33的横截面积，小于所述第二电路载板31的横截面积，且小于或者等于所述收容通孔101的横截面积，从而使得覆盖有所述第二封装胶体35的第三半导体芯片33可以收容于所述收容通孔101中。所述第二封装胶体35可以为环氧树脂或者环氧模塑料。
所述第二封装器件30可以通过以下方法制得：首先，提供一个双面线路板，所述双面线路板包括所述第二绝缘层3113、第一导电图形层3112及第二导电图形层3114，所述第一导电图形层3112及第二导电图形层3114位于所述第二绝缘层3113相对的两个表面，所述第一导电图形层3112与所述第二导电图形层3114通过设于所述第二绝缘层3113内的第五导电孔317相互电导通；其次，在所述第一导电图形层3112上压合一个上侧单面覆铜基板，所述上侧单面覆铜基板包括所述第一绝缘层3111及贴合于所述第一绝缘层3111的上侧铜箔，并使所述第一绝缘层3111位于所述第一导电图形层3112及所述上侧铜箔之间，在所述第二导电图形层3114上压合一个下侧单面覆铜基板，所述下侧单面覆铜基板包括所述第三绝缘层3115及贴合于所述第三绝缘层3115的下侧铜箔，并使所述第三绝缘层3115位于所述第二导电图形层3114及所述下侧铜箔之间；再次，将上侧铜箔选择性蚀刻制成所述第三导电图形312，将下侧铜箔选择性蚀刻制成所述第四导电图形313，且所述第三导电图形312通过第六导电孔318与所述第一导电图形层3112电性相连，所述第四导电图形313通过第七导电孔319与所述第二导电图形层3114电性相连，如此，即实现所述第三导电图形312与所述第四导电图形313之间的电连接；然后，通过印刷、贴合或者喷涂的方式在至少部分第三导电图形312及从所述第三导电图形312暴露出的第一绝缘层3111的上侧表面311a上形成第三防焊层314，且多个第五焊盘3121、多个第六焊盘3122、多个第七焊盘3123中每一个焊盘均从所述第三防焊层314至少部分露出，通过印刷、贴合或者喷涂的方式在至少部分第四导电图形313及从所述第四导电图形313暴露出的第三绝缘层3115的下侧表面311b上形成所述第四防焊层315，且多个第八焊盘3131中的每一个焊盘均从所述第四防焊层315至少部分露出，如此即可获得所述第二电路载板31；接着，通过通过打线技术或者覆晶技术将所述第三半导体芯片33电连接于多个第七焊盘3123上；最后，采用印刷或者模制的方式在所述第二电路载板31的第三防焊层314远离所述第二基底311的表面形成覆盖所述第三半导体芯片33的第二封装胶体35，从而获得所述第二封装器件30。
本领域技术人员可以理解，第一封装器件20、第二封装器件30还可以具有其他的结构，例如第一封装器件20可以仅包括一个第一半导体芯片22，即不包括第二半导体芯片23，此种情况下，多个第四焊盘2133、多个第二焊盘2123、多个第二导电孔105、多个第七焊盘3123及多个第六焊盘3122相应地可以省略不要。再例如，所述第一封装器件20的第一半导体芯片22通过绝缘胶层设于所述第一电路载板21的第一防焊层214上，并通过打线技术、表面贴装技术或者覆晶封装技术构装于所述第一电路载板21的从所述第一防焊层214露出的多个焊盘上，此种情况下，该些焊盘可以通过第一电路载板21内的多条导电线路与多个第一焊盘2121电性相连。也就是说，此种情况下，所述第一半导体芯片22与多个第一焊盘2121位于所述第一电路载板21的同一侧。再例如，所述第一封装器件20的第一电路载板21可以为多层电路板，而第一半导体芯片22可以内嵌入该多层电路板中，此种情况下的第一电路载板21即为内嵌有芯片的嵌入式多层电路板，而嵌入该多层电路板中的第一半导体芯片22可以通过该嵌入式多层电路板内的多条导电线路及焊盘与暴露在外的多个第一焊盘2121电性相连。
第三步，请参阅图9，将所述第一封装器件20及第二封装器件30分别设置于所述连接基板10的两侧，并使所述第三半导体芯片33收容于所述收容通孔101中，且所述多个第一焊盘2121与多个第一导电孔103一端的锡膏109一一对应且相邻，多个第五焊盘3121与多个第一导电孔103另外一端的锡膏109一一对应且相邻，多个第二焊盘2123与多个第二导电孔105一端锡膏109一一对应且相邻，多个第六焊盘3122与多个第二导电孔105的另外一端的锡膏109一一对应且相邻，从而获得一个堆叠结构40。
第四步，请参阅图10，对所述堆叠结构40进行回焊处理，以融熔并固化相邻的连接基板10及第一封装器件20之间的锡膏109及相邻的连接基板10及第二封装器件30之间的锡膏109，从而将所述连接基板10的多个第一导电孔103的一端与所述第一封装器件20的多个第一焊盘2121通过锡膏一一对应地焊接为一体，将所述连接基板10的多个第一导电孔103的另一端与所述第二封装器件30的多个第五焊盘3121通过锡膏一一对应地焊接一体，将所述连接基板10的多个第二导电孔105的一端与所述第一封装器件20的多个第二焊盘2123通过锡膏一一对应地焊接为一体，将所述连接基板10的多个第二导电孔105的另一端与所述第二封装器件30的多个第六焊盘3122通过锡膏一一对应地焊接一体。如此，即获得一个层叠封装结构100。
所述层叠封装结构100包括所述连接基板10及位于所述连接基板10两侧的所述第一封装器件20及第二封装器件30。所述连接基板10、第一封装器件20、及第二封装器件30的结构如前所述。具体地，所述连接基板10具有多个第一导电孔103及多个第二导电孔105。所述多个第二导电孔105围绕所述多个第一导电孔103。每个导电孔103、105均贯穿所述连接基板10的第一表面10a及第二表面10b，且每个导电孔103、105的两端均印刷有锡膏109。所述第一封装器件20包括第一电路载板21及构装于所述第一电路载板21上的第一半导体芯片22和第二半导体芯片23。所述第一电路载板21具有多个第一焊盘2121和多个第二焊盘2123。所述多个第一焊盘2121和多个第二焊盘2123暴露在所述第一电路载板21的同一侧。所述多个第一焊盘2121与第一半导体芯片22电性相连，且与多个第一导电孔103一一对应。所述多个第二焊盘2123与所述第二半导体芯片23电性相连，且与所述多个第二导电孔105一一对应。每个第一焊盘2121通过锡膏焊接在与其对应的一个第一导电孔103的一端，每个第二焊盘2123通过锡膏焊接在与其对应的一个第二导电孔105的一端，从而使得第一封装器件20焊接在连接基板10的第一表面10a一侧。所述第二封装器件30包括第二电路载板31及构装在第二电路载板31上的第三半导体芯片33。所述第二电路载板31具有多个第五焊盘3121和多个第六焊盘3122。所述多个第五焊盘3121和多个第六焊盘3122暴露在所述第二电路载板31的同一侧。所述多个第五焊盘3121与所述多个第一导电孔103一一对应。所述多个第六焊盘3122与所述多个第二导电孔105一一对应。每个第五焊盘3121通过锡膏焊接在与其对应的一个第一导电孔103的另一端。每个第六焊盘3122通过锡膏焊接在与其对应的一个第二导电孔105的另一端，从而使得第二封装器件30焊接在连接基板10的第二表面10b一侧。
所述层叠封装结构100中，第一封装器件20与所述第二封装器件30通过所述连接基板10连接为一体，所述连接基板10与第一封装器件20之间及所述连接基板10与所述第二封装器件30之间均通过设于连接基板10内的导电孔103、105上的锡膏109相连，并未通过焊球相连，从而，提高了层叠封装结构100的成品率及可靠性。另外，在形成所述连接基板10内的导电孔时，先采用激光钻孔工艺在所述绝缘基材11上形成通孔，而激光钻孔工艺可以制作孔深小于100微米的通孔，故，可以在厚度小于或者等于100微米的连接基板10上制作通孔，进而减小所述层叠封装结构100的体积。
本领域技术人员可以理解，所述第一封装胶体24远离所述连接基板10的表面还可以再封装一个封装器件，所述第二封装器件30远离所述连接基板10的表面也可以再封装一个封装器件，从而形成具有三个、四个或这个更多个封装器件的层叠封装结构。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。

Claims (21)

1.一种层叠封装结构的制作方法，包括步骤：
提供一个连接基板，所述连接基板具有相对的第一表面及第二表面，所述连接基板内设有多个第一导电孔，每个第一导电孔均贯穿所述第一表面及第二表面，且每个第一导电孔的两端均印刷有锡膏；
在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个第二封装器件，从而构成一个堆叠结构，所述第一封装器件包括第一电路载板及构装在所述第一电路载板上的第一半导体芯片，所述第一电路载板具有暴露出的多个第一焊盘，所述多个第一焊盘与多个第一导电孔一一对应，且每个第一焊盘均靠近与其对应的第一导电孔一端的锡膏，所述第二封装器件包括第二电路载板及构装在所述第二电路载板上的第三半导体芯片，所述第二电路载板具有暴露出的多个第五焊盘，所述多个第五焊盘也与所述多个第一导电孔一一对应，且每个第五焊盘均靠近与其对应的第一导电孔的另一端的锡膏；以及
固化每个第一导电孔两端的锡膏，使得每个第一焊盘通过固化的锡膏焊接在与其对应的一个第一导电孔的一端，每个第五焊盘通过固化的锡膏焊接在与其对应的一个第一导电孔的另一端，从而使得第一封装器件和第二封装器件分别焊接在所述连接基板的相对两侧，形成一个层叠封装结构。
2.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述连接基板的形成方法包括步骤：
提供绝缘基材，所述绝缘基材具有所述第一表面及所述第二表面；
采用激光钻孔工艺在所述绝缘基材中形成多个第一通孔；
通过在每个第一通孔的孔壁沉积导电材料层的方式或者通过在每个第一通孔内填充导电膏的方式，将所述多个第一通孔制成所述多个第一导电孔；以及
采用印刷工艺在每个第一导电孔的两端印刷锡膏，从而获得所述连接基板。
3.如权利要求2所述的层叠封装结构的制作方法，其特征在于，当通过在每个第一通孔的孔壁沉积导电材料层的方式，将所述多个第一通孔制成所述多个第一导电孔时，在将所述多个第一通孔制成所述多个第一导电孔之后，在采用印刷工艺在每个第一导电孔的两端印刷锡膏之前，所述连接基板的形成方法还包括步骤：采用树脂填孔工艺在每个所述第一导电孔内填充塞孔树脂；以及采用电镀工艺在每个填充有塞孔树脂的第一导电孔的两端分别沉积形成第一导电帽；当采用印刷工艺在每个第一导电孔的两端印刷锡膏时，所述锡膏印刷于所述第一导电帽表面。
4.如权利要求3所述的层叠封装结构的制作方法，其特征在于，当通过在每个第一通孔的孔壁沉积导电材料层的方式，将所述多个第一通孔制成所述多个第一导电孔时，所述导电材料层还延伸于所述第一表面形成第一孔环部，所述导电材料层还延伸于所述第二表面形成第二孔环部，所述第一导电孔一端的第一导电帽沉积于所述塞孔树脂表面以及所述第一孔环部表面，所述第一导电孔另一端的所述第一导电帽沉积于所述塞孔树脂表面以及所述第二孔环部表面。
5.如权利要求2所述的层叠封装结构的制作方法，其特征在于，所述绝缘基材的材质为热固性树脂。
6.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述第一电路载板为双面电路板，所述第一封装器件的形成方法包括步骤：
提供一个双面覆铜基板，所述双面覆铜基板包括第一基底、上侧铜箔及下侧铜箔，所述第一基底具有上侧表面及下侧表面，所述上侧铜箔贴合于所述上侧表面，所述下侧铜箔贴于所述下侧表面；
在所述双面覆铜基板内形成多个第三导电孔；
将所述下侧铜箔经由选择性蚀刻制成第一导电图形，所述第一导电图形包括所述多个第一焊盘，所述多个第一焊盘与所述多个第三导电孔一一对应，将所述上侧铜箔经由选择性蚀刻制成第二导电图形，所述第二导电图形包括与多个第一焊盘一一对应的多个第三焊盘，每个第三焊盘通过一个第三导电孔与一个第一焊盘电性相连，从而形成所述第一电路载板；以及
通过打线结合技术、表面贴装技术或者覆晶封装技术将所述第一半导体芯片构装于所述第一电路载板上，形成所述第一封装器件。
7.如权利要求6所述的层叠封装结构的制作方法，其特征在于，在将所述第一半导体芯片构装于所述第一电路载板上之后，还在所述第一电路载板上形成覆盖所述第一半导体芯片的第一封装胶体，以保护第一半导体芯片。
8.如权利要求6所述的层叠封装结构的制作方法，其特征在于，在将所述下侧铜箔经由选择性蚀刻制成第一导电图形，将所述上侧铜箔经由选择性蚀刻制成第二导电图形之后，还在第一导电图形的部分表面以及从第一导电图形暴露出的下侧表面上设置第一防焊层，所述多个第一焊盘从所述第一防焊层暴露出，还在第二导电图形的部分表面以及从第二导电图形暴露出的上侧表面上设置第二防焊层，所述多个第三焊盘从所述第二防焊层暴露出。
9.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述第一半导体芯片和所述多个第一焊盘位于所述第一电路载板的相对两侧；所述连接基板还开设有一个收容通孔，所述收容通孔贯穿所述第一表面及第二表面，所述多个第一导电孔围绕所述收容通孔；所述第三半导体芯片和所述多个第五焊盘位于第二电路载板的同一侧，且所述多个第五焊盘围绕所述第三半导体芯片，在在所述连接基板的第二表面一侧设置所述第二封装器件从而构成所述堆叠结构时，使得所述第三半导体芯片收容于所述收容通孔中。
10.一种层叠封装结构的制作方法，包括步骤：
提供一个连接基板，所述连接基板具有相对的第一表面及第二表面，所述连接基板内设有多个第一导电孔和多个第二导电孔，每个第一导电孔、每个第二导电孔均贯穿所述第一表面及第二表面，且每个第一导电孔、每个第二导电孔的两端均印刷有锡膏；
在所述连接基板的第一表面一侧设置一个第一封装器件，在所述连接基板的第二表面一侧设置一个第二封装器件，从而构成一个堆叠结构，所述第一封装器件包括第一电路载板及构装在第一电路载板上的第一半导体芯片和第二半导体芯片，所述第一电路载板具有多个第一焊盘和多个第二焊盘，所述多个第一焊盘和多个第二焊盘暴露在所述第一电路载板的同一侧，所述多个第一焊盘与第一半导体芯片电性相连，且与多个第一导电孔一一对应，每个第一焊盘均靠近与其对应的第一导电孔一端的锡膏，所述多个第二焊盘与所述第二半导体芯片电性相连，且与所述多个第二导电孔一一对应，每个第二焊盘均靠近与其对应的第二导电孔一端的锡膏，所述第二封装器件包括第二电路载板及构装在第二电路载板上的第三半导体芯片，所述第二电路载板具有多个第五焊盘和多个第六焊盘，所述多个第五焊盘和多个第六焊盘暴露在所述第二电路载板的同一侧，所述多个第五焊盘与所述多个第一导电孔一一对应，且每个第五焊盘均靠近与其对应的第一导电孔的另一端的锡膏，所述多个第六焊盘与所述多个第二导电孔一一对应，且每个第六焊盘均靠近与其对应的第二导电孔另一端的锡膏；以及
固化每个第一导电孔两端的锡膏及每个第二导电孔两端的锡膏，使得每个第一焊盘通过固化的锡膏焊接在与其对应的一个第一导电孔的一端，每个第五焊盘通过固化的锡膏焊接在与其对应的一个第一导电孔的另一端，并使得每个第二焊盘通过固化的锡膏焊接在与其对应的一个第二导电孔的一端，每个第六焊盘通过固化的锡膏焊接在与其对应的一个第二导电孔的另一端，从而使得第一封装器件和第二封装器件分别焊接在连接基板的相对两侧，形成一个层叠封装结构。
11.如权利要求10所述的层叠封装结构的制作方法，其特征在于，所述第一半导体芯片位于所述第二半导体芯片和所述第一电路载板之间，所述第一半导体芯片和所述多个第一焊盘位于第一电路载板的相对两侧，所述多个第二焊盘围绕所述多个第一焊盘；所述连接基板还开设有一个收容通孔，所述收容通孔贯穿所述第一表面及第二表面，所述多个第一导电孔围绕所述收容通孔，所述多个第二导电孔围绕所述多个第一导电孔；所述第三半导体芯片、所述多个第五焊盘及所述多个第六焊盘位于第二电路载板的同一侧，且所述多个第五焊盘、所述多个第六焊盘均围绕所述第三半导体芯片，所述多个第六焊盘围绕所述多个第五焊盘；在所述连接基板的第二表面一侧设置所述第二封装器件从而构成所述堆叠结构时，使得所述第三半导体芯片收容于所述收容通孔中。
12.如权利要求11所述的层叠封装结构的制作方法，其特征在于，所述连接基板的形成方法包括步骤：
提供绝缘基材，所述绝缘基材包括具有所述第一表面及所述第二表面；
采用激光钻孔工艺在所述绝缘基材中形成多个第一通孔及多个第二通孔，所述多个第二通孔围绕所述多个第一通孔；
在每个第一通孔的孔壁、每个第二通孔的孔壁沉积导电材料层，以将所述多个第一通孔制成所述多个第一导电孔，将所述多个第二通孔制成所述多个第二导电孔；
采用树脂填孔工艺在每个所述第一导电孔内、每个所述第二导电孔内填充塞孔树脂；
采用电镀工艺在每个填充有塞孔树脂的第一导电孔的两端分别沉积形成第一导电帽，在每个填充有塞孔树脂的第二导电孔的两端分别沉积形成第二导电帽；
采用印刷工艺在每个第一导电帽表面、每个第二导电帽表面印刷锡膏，从而获得所述连接基板。
13.如权利要求12所述的层叠封装结构的制作方法，其特征在于，所述第一导电帽的横截面积大于第一通孔的面积，第二导电帽的横截面积大于第二通孔的面积。
14.一种层叠封装结构，其包括：
连接基板，所述连接基板具有相对的第一表面及第二表面，所述连接基板内设有多个第一导电孔，每个第一导电孔均贯穿所述第一表面及第二表面，且每个第一导电孔的两端均设有锡膏；
第一封装器件，所述第一封装器件包括第一电路载板及构装于第一电路载板的第一半导体芯片，所述第一电路载板具有多个第一焊盘，所述多个第一焊盘与多个第一导电孔一一对应，每个第一焊盘通过锡膏焊接在与其对应的一个第一导电孔的一端，从而使得第一封装器件焊接在连接基板的第一表面一侧；以及
第二封装器件，所述第二封装器件包括第二电路载板及构装在第二电路载板上的第三半导体芯片，所述第二电路载板具有多个第五焊盘，所述多个第五焊盘也与所述多个第一导电孔一一对应，且每个第五焊盘通过锡膏焊接在与其对应的一个第一导电孔的另一端，从而使得第二封装器件焊接在连接基板的第二表面一侧。
15.如权利要求14所述的层叠封装结构，其特征在于，每个所述第一导电孔内均填充有塞孔树脂，每个所述第一导电柱的两端均沉积有一个第一导电帽，所述第一导电帽覆盖相应的第一导电孔。
16.如权利要求14所述的层叠封装结构，其特征在于，所述第一封装器件还包括覆盖所述第一半导体芯片的第一封装胶体，所述第一封装胶体的横截面积与第一电路载板的横截面积相同，所述第一半导体芯片和所述多个第一焊盘位于第一电路载板的相对两侧。
17.如权利要求14所述的层叠封装结构，其特征在于，所述连接基板内开设有一个收容通孔，所述收容通孔贯穿所述第一表面及第二表面，所述多个第一导电孔围绕所述收容通孔；所述第三半导体芯片和所述多个第五焊盘位于第二电路载板的同一侧，所述第三半导体芯片收容于所述收容通孔中，所述多个第五焊盘围绕所述第三半导体芯片。
18.如权利要求17所述的层叠封装结构，其特征在于，所述第二封装器件还包括覆盖所述第三半导体芯片的第二封装胶体，所述第二封装胶体的横截面积大于第三半导体芯片的横截面积，小于第二电路载板的横截面积，且小于或者等于收容通孔的横截面积。
19.一种层叠封装结构，其包括：
连接基板，所述连接基板具有相对的第一表面及第二表面，所述连接基板内设有多个第一导电孔和多个第二导电孔，每个第一导电孔、每个第二导电孔均贯穿所述第一表面及第二表面，且每个第一导电孔、每个第二导电孔的两端均设有锡膏；
第一封装器件，所述第一封装器件包括第一电路载板及构装于第一电路载板的第一半导体芯片和第二半导体芯片，所述第一电路载板具有多个第一焊盘和多个第二焊盘，所述多个第一焊盘和多个第二焊盘暴露在所述第一电路载板的同一侧，所述多个第一焊盘与第一半导体芯片电性相连，且与多个第一导电孔一一对应，所述多个第二焊盘与所述第二半导体芯片电性相连，且与所述多个第二导电孔一一对应，每个第一焊盘通过锡膏焊接在与其对应的一个第一导电孔的一端，每个第二焊盘通过锡膏焊接在与其对应的一个第二导电孔的一端，从而使得第一封装器件焊接在连接基板的第一表面一侧；以及
第二封装器件，所述第二封装器件包括第二电路载板及构装在第二电路载板上的第三半导体芯片，所述第二电路载板具有多个第五焊盘和多个第六焊盘，所述多个第五焊盘和多个第六焊盘暴露在所述第二电路载板的同一侧，所述多个第五焊盘与所述多个第一导电孔一一对应，所述多个第六焊盘与所述多个第二导电孔一一对应，每个第五焊盘通过锡膏焊接在与其对应的一个第一导电孔的另一端，每个第六焊盘通过锡膏焊接在与其对应的一个第二导电孔的另一端，从而使得第二封装器件焊接在连接基板的第二表面一侧。
20.如权利要求19所述的层叠封装结构，其特征在于，每个所述第一导电孔内均填充有塞孔树脂，每个所述第一导电柱的两端均沉积有一个第一导电帽，所述第一导电帽覆盖相应的第一导电孔。
21.如权利要求19所述的层叠封装结构，其特征在于，所述连接基板内开设有一个收容通孔，所述收容通孔贯穿所述第一表面及第二表面，所述多个第一导电孔围绕所述收容通孔；所述第三半导体芯片和所述多个第五焊盘位于第二电路载板的同一侧，所述第三半导体芯片收容于所述收容通孔中，所述多个第五焊盘围绕所述第三半导体芯片。
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