CN101241868B - 内埋半导体组件的封装工艺及封装结构 - Google Patents

内埋半导体组件的封装工艺及封装结构 Download PDF

Info

Publication number
CN101241868B
CN101241868B CN200810086150.3A CN200810086150A CN101241868B CN 101241868 B CN101241868 B CN 101241868B CN 200810086150 A CN200810086150 A CN 200810086150A CN 101241868 B CN101241868 B CN 101241868B
Authority
CN
China
Prior art keywords
layer
metal level
connection pads
semiconductor component
packaging technology
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200810086150.3A
Other languages
English (en)
Other versions
CN101241868A (zh
Inventor
王建皓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN200810086150.3A priority Critical patent/CN101241868B/zh
Publication of CN101241868A publication Critical patent/CN101241868A/zh
Application granted granted Critical
Publication of CN101241868B publication Critical patent/CN101241868B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Wire Bonding (AREA)

Abstract

一种内埋半导体组件的封装工艺及封装结构，由至少一绝缘层与基板相堆栈，并压合一第三金属层于绝缘层之上，以使半导体组件可内埋于绝缘层中。基板具有一基层、一第一线路层、一第二线路层以及贯通基层并电性连接第一线路层以及第二线路层的至少一第一导通结构。此外，第三金属层可经由图案化而形成具有多个第三接垫的第三线路层。

Description

内埋半导体组件的封装工艺及封装结构
技术领域
本发明是有关于一种半导体封装工艺，且特别是有关于一种内埋半导体组件的封装工艺及封装结构。
背景技术
请参考图1，公知具有凹穴的芯片封装结构100主要包括一承载器110、一第一芯片120、一第二芯片130以及一封胶体140。承载器110通常由一基板111与一散热片112所组成。基板111具有一上表面113、一下表面114及一开口115，而散热片112贴附至基板111的下表面114，使得基板111的开口115形成可容置芯片的凹穴。基板111的上表面113设置有多个第一接垫116与多个第二接垫117。第一芯片120以多条第一导线150与第一接垫116电性连接，而第二芯片130贴附于第一芯片120上，并由多条第二导线160与第二接垫117电性连接。封胶体140覆盖于第一芯片120与第二芯片130上，并密封所述多个第一导线150与第二导线160。
值得注意的是，第一接垫116与第二接垫117均配置于基板111的同一表面，因此第一导线150与第二导线160的打线高度必须精密控制，以避免第一导线150与第二导线160因打线位置相近或密封封胶体时模流冲线而造成短路。因外，第二芯片130的高度高于基板111的上表面且第二导线160的打线高度过于突出，使得芯片封装结构100的厚度相对增加。
发明内容
本发明的目的在于提供一种内埋半导体组件的封装工艺及封装结构，其由线路板与多个绝缘层相堆栈，并压合一第三金属层于绝缘层上，以使半导体组件可内埋于凹穴。且适用于内埋及承载多个半导体组件于绝缘层的凹穴中及绝缘层上方的线路层上，并可应用在多芯片封装的堆栈结构(package on package，POP)中。
为实现上述目的，本发明提供的内埋半导体组件的封装工艺，包括：
提供一基板，该基板具有一基层、一第一金属层、一第二金属层以及贯通该基层并电性连接该第一金属层以及该第二金属层的至少一第一导通结构，该第一金属层位于该基层的一第一表面，而该第二金属层位于该基层的一第二表面；
图案化该第一金属层，以形成具有多个第一接垫的一第一线路层；对该第一线路层、第二金属层以及该第一导通结构进行粗化处理，以形成一粗化层；
配置一半导体组件于该第一线路层上，并与所述多个第一接垫电性连接；
覆盖至少一绝缘层于该基层的该第一表面，并压合一第三金属层于该绝缘层上，以使该半导体组件内埋于该绝缘层中；
形成多个贯通该绝缘层以及该第一线路层并电性连接该第二金属层以及该第三金属层的至少一第二导通结构；
图案化该第二金属层，以形成具有多个第二接垫的一第二线路层；以及
图案化该第三金属层，以形成具有多个第三接垫的一第三线路层。
所述的内埋半导体组件的封装工艺，其中，进行粗化处理之前，还包括形成一抗氧化层于所述多个第一接垫上。
所述的内埋半导体组件的封装工艺，其中，该抗氧化层的材质包括有机保焊剂或镍金。
所述的内埋半导体组件的封装工艺，其中，还包括形成一第一焊罩层于该第二线路层上，并显露所述多个第二接垫。
所述的内埋半导体组件的封装工艺，其中，还包括形成一第一保护层于所述多个第二接垫上。
所述的内埋半导体组件的封装工艺，其中，还包括形成多个焊球于所述多个第二接垫上。
所述的内埋半导体组件的封装工艺，其中，还包括形成一第二焊罩层于该第三线路层上，并显露所述多个第三接垫。
所述的内埋半导体组件的封装工艺，其中，还包括形成一第二保护层于所述多个第三接垫上。
所述的内埋半导体组件的封装工艺，其中，该半导体组件为芯片，该芯片具有多个与所述多个第一接垫电性连接的凸块。
所述的内埋半导体组件的封装工艺，其中，所述多个绝缘层为半固化的树脂片。
本发明提供的内埋半导体组件的封装结构，包括：
一线路板，具有一基层、一第一线路层、一第二线路层以及贯通该基层并电性连接该第一线路层以及该第二线路层的至少一第一导通结构，该第一线路层位于该基层的一第一表面，而该第二线路层位于该基层的一第二表面，其中该第一线路层的部分线路具有一粗化层；
一半导体组件，配置于该线路板上，并与该第一线路层电性连接；
至少一绝缘层，覆盖于该线路板以及该半导体组件上，其中单一绝缘层使该半导体组件内埋于其中且同时覆盖于该线路板上；以及
一第三线路层，配置于该绝缘层上。
所述的内埋半导体组件的封装结构，其中，该第一线路层具有多个第一接垫，而该粗化层形成于相邻的第一接垫间的线路上。
所述的内埋半导体组件的封装结构，其中，该半导体组件为芯片，该芯片具有多个与所述多个第一接垫电性连接的凸块。
所述的内埋半导体组件的封装结构，其中，该粗化层包括黑氧化层或棕化层。
换言之，本发明的内埋半导体组件的封装工艺，包括：提供一基板，该基板具有一基层、一第一金属层、一第二金属层以及贯通该基层并电性连接该第一金属层以及该第二金属层的至少一第一导通结构，该第一金属层位于该基层的一第一表面，而该第二金属层位于该基层的一第二表面；图案化该第一金属层，以形成具有多个第一接垫的一第一线路层；对该第一线路层、第二金属层以及该第一导通结构进行粗化处理，以形成一粗化层；配置一半导体组件于该第一线路层上，并与所述多个第一接垫电性连接；覆盖至少一绝缘层于该基层的该第一表面，并压合一第三金属层于该绝缘层上，以使该半导体组件内埋于该绝缘层中；形成多个贯通该绝缘层以及该线路层并电性连接该第二金属层以及该第三金属层的至少一第二导通结构；图案化该第二金属层，以形成具有多个第二接垫的一第二线路层；图案化该第三金属层，以形成具有多个第三接垫的一第三线路层；形成一第一焊罩层于该第二线路层上，并显露所述多个第二接垫；以及形成一第二焊罩层于该第三线路层上，并显露所述多个第三接垫。
本发明的内埋半导体组件的封装结构，其包括：一线路板、一半导体组件、至少一绝缘层以及一第三线路层。线路板具有一基层、一第一线路层、一第二线路层以及贯通该基层并电性连接该第一线路层以及该第二线路层的至少一第一导通结构，该第一线路层位于该基层的一第一表面，而该第二线路层位于该基层的一第二表面，其中该第一线路层的部分线路具行一粗化层。半导体组件配置于该线路板上，并与该第一线路层电性连接。绝缘层覆盖于该线路板以及该半导体组件上，其中单一绝缘层使该半导体组件内埋于其中且同时覆盖于该线路板上。第三线路层配置于绝缘层上。
在本发明的一实施例中，半导体组件为芯片，其具有多个与所述多个第一接垫电性连接的凸块。
在本发明的一实施例中，后段工艺还包括形成一第一焊罩层于第二线路层上，并显露这些第二接垫以及形成一第二焊罩层于第三线路层上，并显露这些第三接垫。接着，再形成一第一保护层于这些第二接垫上以及形成一第二保护层于这些第三接垫上。
在本发明的一实施例中，后段工艺还包括形成多个焊球于所述多个第二接垫上。
在本发明的一实施例中，绝缘层为半固化的树脂片。
在本发明的一实施例中，进行粗化处理之前，先形成一抗氧化层于这些第一接垫上。抗氧化层的材质包括有机保焊剂或镍金。
本发明的半导体组件封装工艺是由多个绝缘层与线路板相堆栈，并将半导体组件内埋于具有凹穴的这些绝缘层，不需后续的封胶工艺，因而简化工艺。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明。
附图说明
图1是公知一种具有凹穴的芯片封装结构的示意图。
图2A～图2G是本发明一实施例的内埋半导体组件的封装工艺的前段流程示意图。
图2H～图2K是本发明一实施例的内埋半导体组件的封装工艺之后段流程示意图。
图3A及图3B分别是本发明一实施例的多芯片封装结构的示意图。
图4是本发明一实施例的多芯片封装的堆栈结构的示意图。
附图中主要组件符号说明：
100：芯片封装结构
110：承载器
111：基板
112：散热片
113：上表面
114：下表面
115：开口
116：第一接垫
117：第二接垫
120：第一芯片
130：第二芯片
140：封胶体
150：第一导线
160：第二导线
200：基板
200a：线路板
202：基层
204：第一金属层
206：第二金属层
208：第一导通结构
S1：第一表面
S2：第二表面
210：第一线路层
212：第一接垫
H1、H2：贯孔
214：抗氧化层
216：光阻
218：粗化层
220：防镀层
230：半导体组件
232：凸块
233、234：芯片
236：导线
237：凸块
238：封胶体
240：绝缘层
242、244：树脂片
250：第三金属层
C：凹穴
252：第二导通结构
260：第二线路层
262：第二接垫
270：第三线路层
272：第三接垫
280：第一焊罩层
282：第二焊罩层
290：焊球
300a、300b：多芯片封装结构
400：多芯片封装的堆栈结构
410：芯片封装结构
具体实施方式
图2A～图2G是本发明一实施例的内埋半导体组件的封装工艺的前段流程示意图，而图2H～图2K是本发明一实施例的内埋半导体组件的封装工艺之后段流程示意图。请先参考图2A及图2B的实施例，第一步骤是提供一基板200。基板200具有一基层202、一第一金属层204、一第二金属层206以及贯通基层202并电性连接第一金属层204以及第二金属层206的第一导通结构208，第一金属层204位于基层202的一第一表面S1，而第二金属层206位于基层202的一第二表面S2。第二步骤是图案化第一金属层204，以形成具有多个第一接垫212的一第一线路层210。
基板200是多层基板，例如是铜箔基板。第一金属层204与第二金属层206例如是以电镀铜或以铜箔压合于基层202而形成。基层202可为核心的绝缘材，亦可为与绝缘材料相互压合的线路结构或积层的线路结构。第一导通结构208通常以激光或机械钻孔之后，再以电镀或填充导电胶的方式形成导电层于贯孔H1的孔壁上，并与第一金属层204、第二金属层206电性连接，以达到电性传输的目的。
在图2B中，第一金属层204例如以光阻216涂布于其上，再经过曝光、显影以及蚀刻等图案化步骤，以形成具有多个第一接垫212的第一线路层210。光阻216可以是干膜或液态光阻剂等感光材料。图案化步骤之后，光阻216可经由掀离或以溶剂去除。
接着，请参考图2C及图2D的实施例，第三步骤是形成一抗氧化层214于这些第一接垫212上。第四步骤是对第一线路层210、第二金属层206以及第一导通结构208进行粗化处理，以形成一粗化层218。在图2C中，线路板200a形成抗氧化层214之前，第一线路层210、第二金属层206先覆盖一防镀层220(或屏蔽)，仅显露出第一接垫212，接着以电镀、无电电镀或其它方式形成抗氧化层214于第一接垫212上。待掀离防镀层220(或屏蔽)之后，再进行粗化处理，而粗化层218即形成在第一线路层210、第二金属层206上以及第一导通结构208中。抗氧化层214例如是有机保焊层或镍金层，而粗化层218例如是经过黑氧化反应而形成于铜表面的氧化铜或氧化亚铜(黑氧化层)，或是经过棕化反应而形成于铜表面的有机错合物(棕化层)。
接着，请参考图2E～图2G的实施例，第五步骤是配置一半导体组件230于第一线路层210上。半导体组件230可与第一接垫212电性连接。第六步骤是覆盖至少一绝缘层240于基层202的第一表面S1，并压合一第三金属层250于绝缘层240上。在图2F中，这些绝缘层240例如由多个半固化树脂片压合所组成，最上方的树脂片242未经加工，其覆盖于下方经开口处理的树脂片244上方，以形成一凹穴C。之后，具有凹穴C的这些绝缘层240以及第三金属层250压合于基层202的第一表面S1上，以将半导体组件230内埋于图2G的这些绝缘层240的凹穴C中，其中，该第三金属层250例如为一铜层。由于绝缘层240为半固化态，其经压合而包覆半导体组件230，并可填充于第一导通结构208之中。之后，绝缘层240可经由加热而为固化态。
半导体组件230可为芯片倒装封装的芯片，其具有多个与这些第一接垫212电性连接的凸块232，例如是金凸块、铜凸块或焊料凸块等。由于相邻第一接垫212之间的线路上具有一粗化层218，因此，当芯片以凸块232接合于这些第一接垫212时，可避免相邻的两凸块232因回焊而桥接在一起，特别是芯片上的凸块232为高密度(即微间距)的时候。在另一实施例中，半导体组件230可为具有多个电极的被动组件，例如是电容、电感或电阻。由于半导体组件230预先内埋于绝缘层240中，因此后续的封胶作业可省略，以简化工艺。
有关封装半导体组件之后段工艺，请参考图2H及图2I的实施例，但不因此限制本发明。第七步骤是形成贯穿这些绝缘层240与基层202并电性连接第二金属层206以及第三金属层250的一第二导通结构252。第八步骤是图案化第二金属层206，以形成具有多个第二接垫262的一第二线路层260。图案化第三金属层250，以形成具有多个第三接垫272的一第三线路层270。在图2H中，第二导通结构252通常以激光或机械钻孔之后，再以电镀或填充导电胶的方式形成导电层于贯孔H1的孔壁上，并与第二金属层206、第三金属层250电性连接，以达到电性传输的目的。接着，第二金属层206、第三金属层250经过光阻涂布、曝光、显影以及蚀刻等图案化步骤，以形成图2I中所需的第二线路层260以及第三线路层270。
接着，请参考图2J～图2K的实施例，第九步骤是形成一第一焊罩层280于第二线路层260上，并显露这些第二接垫262。形成一第二焊罩层282于第三线路层270上，并显露这些第三接垫272。第十步骤是形成一第一保护层264于这些第二接垫262上。形成一第二保护层274于这些第三接垫272上。第一、第二焊罩层280、282例如以网版印刷或旋转涂布等方式形成，并可填入于第二导通结构252中，具有防焊及避免线路氧化的功效。第一、第二保护层264～274的材质例如是镍金、锡等抗氧化物，以避免铜氧化，且增加这些接垫与焊球、凸块或导线的接合强度。
以下介绍以前述的芯片封装结构进行多芯片封装的结构示意图。请参考图3A的多芯片封装结构300a，其具有内埋于绝缘层240中的第一芯片233与配置于第三线路层270上与第三接垫272电性连接的第二芯片234。第二芯片234以多条导线236与第三接垫272电性连接。封胶体238覆盖于第二芯片234，并密封导线236予以保护。多个焊球290配置于第二接垫262上，以传输第一、第二芯片233、234的讯号至外部电子装置。
接着，请参考图3B的多芯片封装结构300b，其具有内埋于绝缘层240中的第一芯片233与配置于第三线路层270上与第三接垫272电性连接的第二芯片234。第二芯片234以多个凸块237与第三接垫272电性连接。封胶体238填入于于第二芯片234的底部，并密封凸块237予以保护。多个焊球290配置于第二接垫262上，以传输第一、第二芯片233、234的讯号至外部电子装置。
接着，请参考图4的多芯片封装的堆栈结构400，其具有相互堆栈的二芯片封装结构410。每一芯片封装结构410具有内埋于绝缘层240中的一芯片233或其它半导体组件，其与第一线路层210的第一接垫212电性连接。多个焊球290配置于第二接垫262，并可通过第二接垫262、第三接垫272电性连接于二芯片封装结构410之间，以分别传输二芯片233的讯号至外部电子装置。
综上所述，本发明的半导体组件封装工艺是由多个绝缘层与线路板相堆栈，并压合一第三金属层于绝缘层上。半导体组件可内埋于具有凹穴的这些绝缘层，不需后续的封胶工艺，以简化工艺。此外，本发明适用于内埋及承载多个半导体组件于绝缘层的凹穴中及绝缘层上方的线路层上，以构成多芯片封装结构，并可应用在多芯片封装的堆栈结构(POP)中。此外，相邻的第一接垫之间具有粗化层，能提高可靠度，以避免凸块因回焊而桥接在一起。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视申请的权利要求范围所界定的内容为准。

Claims (8)

1.一种内埋半导体组件的封装工艺，包括：
提供一基板，该基板具有一基层、一第一金属层、一第二金属层以及贯通该基层并电性连接该第一金属层以及该第二金属层的至少一第一导通结构，该第一金属层位于该基层的一第一表面，而该第二金属层位于该基层的一第二表面；
图案化该第一金属层，以形成具有多个第一接垫的一第一线路层；
对该第一线路层、第二金属层以及该第一导通结构进行粗化处理，以形成一粗化层；
配置一半导体组件于该第一线路层上，并与所述多个第一接垫电性连接；
覆盖至少一绝缘层于该基层的该第一表面，并压合一第三金属层于该绝缘层上，以使该半导体组件内埋于该绝缘层中；
形成多个贯通该绝缘层以及该第一线路层并电性连接该第二金属层以及该第三金属层的至少一第二导通结构；
图案化该第二金属层，以形成具有多个第二接垫的一第二线路层；以及
图案化该第三金属层，以形成具有多个第三接垫的一第三线路层。
2.如权利要求1所述的内埋半导体组件的封装工艺，其中，进行粗化处理之前，包括形成一抗氧化层于所述多个第一接垫上。
3.如权利要求1所述的内埋半导体组件的封装工艺，其中，包括形成一第一焊罩层于该第二线路层上，并显露所述多个第二接垫。
4.如权利要求3所述的内埋半导体组件的封装工艺，其中，包括形成一第一保护层于所述多个第二接垫上。
5.如权利要求3所述的内埋半导体组件的封装工艺，其中，包括形成多个焊球于所述多个第二接垫上。
6.如权利要求1所述的内埋半导体组件的封装工艺，其中，包括形成一第二焊罩层于该第三线路层上，并显露所述多个第三接垫。
7.如权利要求6所述的内埋半导体组件的封装工艺，其中，包括形成一第二保护层于所述多个第三接垫上。
8.如权利要求1所述的内埋半导体组件的封装工艺，其中，该半导体组件为芯片，该芯片具有多个与所述多个第一接垫电性连接的凸块。
CN200810086150.3A 2008-03-17 2008-03-17 内埋半导体组件的封装工艺及封装结构 Active CN101241868B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200810086150.3A CN101241868B (zh) 2008-03-17 2008-03-17 内埋半导体组件的封装工艺及封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810086150.3A CN101241868B (zh) 2008-03-17 2008-03-17 内埋半导体组件的封装工艺及封装结构

Publications (2)

Publication Number Publication Date
CN101241868A CN101241868A (zh) 2008-08-13
CN101241868B true CN101241868B (zh) 2011-07-27

Family

ID=39933250

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810086150.3A Active CN101241868B (zh) 2008-03-17 2008-03-17 内埋半导体组件的封装工艺及封装结构

Country Status (1)

Country Link
CN (1) CN101241868B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8304878B2 (en) * 2010-05-17 2012-11-06 Advanced Semiconductor Engineering, Inc. Embedded component substrate, semiconductor package structure using the same and fabrication methods thereof
CN105321922B (zh) * 2014-06-11 2018-05-08 日月光半导体制造股份有限公司 内埋图形衬底及其制造方法及半导体封装结构
CN107170731A (zh) * 2017-05-05 2017-09-15 华为技术有限公司 嵌入式基板及其制造方法
TWI658547B (zh) * 2018-02-01 2019-05-01 財團法人工業技術研究院 晶片封裝模組及包含其之電路板結構

Also Published As

Publication number Publication date
CN101241868A (zh) 2008-08-13

Similar Documents

Publication Publication Date Title
CN101288351B (zh) 印刷布线基板及印刷布线基板的制造方法
US8132320B2 (en) Circuit board process
US9179549B2 (en) Packaging substrate having embedded passive component and fabrication method thereof
US7825500B2 (en) Manufacturing process and structure for embedded semiconductor device
TWI461124B (zh) 層疊封裝結構及其製作方法
CN103681365B (zh) 层叠封装结构及其制作方法
CN104576593A (zh) 封装结构及其制法
JP2008218979A (ja) 電子パッケージ及びその製造方法
KR101858954B1 (ko) 반도체 패키지 및 이의 제조 방법
JP2009141169A (ja) 半導体装置
CN101299413B (zh) 线路板制造工艺
CN101241868B (zh) 内埋半导体组件的封装工艺及封装结构
KR20220026658A (ko) 반도체 패키지
TWI506758B (zh) 層疊封裝結構及其製作方法
JP2015228480A (ja) パッケージ基板、パッケージ、積層パッケージ、及びパッケージ基板の製造方法
KR20170090772A (ko) 인쇄회로기판 및 이를 구비한 전자소자 패키지
TWI636537B (zh) 扇出型多晶片堆疊封裝之電子裝置及形成該裝置之方法
CN109427725B (zh) 中介基板及其制法
CN103681359A (zh) 层叠封装结构及其制作方法
KR20120091694A (ko) 반도체 패키지
KR20150043135A (ko) 금속막을 포함한 인쇄회로기판 및 그것을 포함한 반도체 패키지
CN104576402A (zh) 封装载板及其制作方法
CN202940236U (zh) 封装基板构造
US8461698B1 (en) PCB external ground plane via conductive coating
KR100752648B1 (ko) 솔더 조인트 신뢰성이 개선된 반도체 패키지 및 그제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant