CN105321922B - 内埋图形衬底及其制造方法及半导体封装结构 - Google Patents

内埋图形衬底及其制造方法及半导体封装结构 Download PDF

Info

Publication number
CN105321922B
CN105321922B CN201410258047.8A CN201410258047A CN105321922B CN 105321922 B CN105321922 B CN 105321922B CN 201410258047 A CN201410258047 A CN 201410258047A CN 105321922 B CN105321922 B CN 105321922B
Authority
CN
China
Prior art keywords
substrate
connection pads
line layer
conductive channel
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410258047.8A
Other languages
English (en)
Other versions
CN105321922A (zh
Inventor
陈家庆
廖国成
高金利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN201410258047.8A priority Critical patent/CN105321922B/zh
Publication of CN105321922A publication Critical patent/CN105321922A/zh
Application granted granted Critical
Publication of CN105321922B publication Critical patent/CN105321922B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及一种内埋图形衬底及其制造方法及半导体封装。所述内埋图形衬底包括衬底本体、第一线路层、多个导电通道及第二线路层。所述第一线路层内埋于所述衬底本体的第一表面中且显露于所述衬底本体的第一表面。所述第一线路层包括彼此间隔开的多个个别接垫。所述导电通道位于所述衬底本体的一通孔中且彼此间隔开。每一导电通道连接每一个别接垫及所述第二线路层。

Description

内埋图形衬底及其制造方法及半导体封装结构
技术领域
本发明涉及一种衬底及其制造方法及半导体封装结构。具体地说，本发明涉及一种内埋图形衬底及其制造方法，以及包含所述内埋图形衬底的半导体封装结构。
背景技术
常规内埋图形衬底中，位于最外层的线路层内埋于衬底本体的表面，且显露于所述基材本体的表面。所述衬底本体更包括导电通道(Via)，其贯穿所述衬底本体。所述线路层包括多个导电迹线接垫(Conductive Trace Pad)及至少一个导电通道接垫(Via Pad)，所述导电通道连接所述导电通道接垫。所述导电迹线接垫的直径通常为25μm，然而，所述导电通道接垫的直径通常为120μm。所述导电通道接垫显然过大，且只能传递一种信号，严重占用电路布局的空间，而无法达到细间距(Fine Pitch)的需求。
发明内容
本发明的一方面涉及一种内埋图形衬底。在一实施例中，所述内埋图形衬底包括衬底本体、第一线路层、多个导电通道及第二线路层。所述衬底本体具有第一表面、第二表面及至少一个通孔。所述第一线路层内埋于所述衬底本体的第一表面，且显露于所述衬底本体的第一表面。所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙。所述导电通道位于同一通孔中，所述导电通道彼此间隔一间隙，且每一导电通道连接每一个别接垫。所述第二线路层位于所述衬底本体的第二表面上，所述导电通道连接到所述第二线路层，其中每一导电通道、每一个别接垫及所述第二线路层形成导电组件，所述导电组件具有第一部分及第二部分，其中所述第一部分与所述第二部分不对称。
在本实施例中，原本为所述第一线路层的一个导电通道接垫(Via Pad)被分割成多个个别接垫，且不同的个别接垫可通过不同的导电通道而电连接到所述第二线路层的不同导电区域，而可传递多种信号。因此，可增加电路布局的弹性(增加线路密度)，而达到细间距(Fine Pitch)的需求。
本发明的另一方面涉及一种半导体封装结构。在一实施例中，所述半导体封装结构包括内埋图形衬底及芯片。所述内埋图形衬底包括衬底本体、第一线路层、多个导电通道及第二线路层。所述衬底本体具有第一表面、第二表面及至少一个通孔。所述第一线路层内埋于所述衬底本体的第一表面，且显露于所述衬底本体的第一表面。所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙。所述导电通道位于同一通孔中，所述导电通道彼此间隔一间隙，且每一导电通道连接每一个别接垫。所述第二线路层位于所述衬底本体的第二表面上，所述导电通道连接到所述第二线路层，其中每一导电通道、每一个别接垫及所述第二线路层形成导电组件，所述导电组件具有第一部分及第二部分，其中所述第一部分与所述第二部分不对称。所述芯片面对所述衬底本体的第一表面，且电性连接到所述第一线路层。
本发明的另一方面涉及一种内埋图形衬底的制造方法。在一实施例中，所述制造方法包括以下步骤：(a)在载体上形成第一线路层，所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙；(b)在所述载体上形成衬底本体，以覆盖所述第一线路层；(c)形成通孔以贯穿所述衬底本体，且显露所述个别接垫；及(d)形成第一金属，以在所述通孔中形成多个导电通道，每一导电通道连接每一个别接垫。
附图说明
图1显示本发明半导体封装结构的一实施例的剖视示意图。
图2显示图1中沿着2-2的剖视图。
图3显示图1中沿着3-3的剖视图。
图4到图13A显示本发明内埋图形衬底的制造方法的一实施例的示意图。
图14显示本发明半导体封装结构的制造方法的一实施例的示意图。
具体实施方式
参考图1，显示本发明半导体封装结构的一实施例的剖视示意图。所述半导体封装结构1包括内埋图形衬底2及芯片3。所述内埋图形衬底2包括衬底本体20、第一线路层22、多个导电通道24、第二线路层26及绝缘材料28。
所述衬底本体20具有第一表面201、第二表面202及至少一个通孔203。所述衬底本体20为绝缘材料或电介质材料，例如：聚丙烯(PolyproPylene,PP)。所述第一线路层22内埋于所述衬底本体20的第一表面201，且显露于所述衬底本体20的第一表面201。所述第一线路层22的显露表面大致上与所述衬底本体20的第一表面201共平面，或者所述第一线路层22从所述衬底本体20的第一表面201凹陷(即，所述第一线路层22的显露表面与所述衬底本体20的第一表面201不共平面)。
在本实施例中，所述第一线路层22为图案化导电线路层，其包括多个个别接垫221、多个导电迹线(Conductive Trace)222及多个导电迹线接垫(Conductive Trace Pad)223。所述第一线路层22的材质为电镀铜(Electroplated Copper)，其利用电镀工艺所形成。
所述导电通道24位于同一通孔203中。所述导电通道24彼此互不连接，且每一导电通道24连接每一个别接垫221。在本实施例中，每一所述导电通道24包括第一金属241及第二金属层30，所述第二金属层30位于所述第一金属241及所述通孔203的侧壁之间。即，在工艺上，所述第二金属层30先形成所述通孔203的侧壁，之后，所述第一金属241再形成于所述第二金属层30上。所述第一金属241的材质为电镀铜，其利用电镀工艺所形成；所述第二金属层30为化学铜，其利用化学镀方法所形成。可以理解的是，如果省略所述第二金属层30，那么所述第一金属241即为所述导电通道24。
所述第二线路层26位于所述衬底本体20的第二表面202上，所述导电通道24连接到所述第二线路层26。在本实施例中，所述第二线路层26并未内埋于或内埋于所述衬底本体20的第二表面202。在本实施例中，所述第二线路层26为图案化导电线路层，其包括第一金属261及第二金属层30，所述第二金属层30位于所述第一金属261及所述衬底本体20的第二表面202之间。即，在工艺上，所述第二金属层30先形成于所述衬底本体20的第二表面202，之后，所述第一金属261再形成于所述第二金属层30上。所述第一金属261的材质为电镀铜，其利用电镀工艺所形成；所述第二金属层30为化学铜，其利用化学镀方法所形成。可以理解的是，如果省略所述第二金属层30，那么所述第一金属261即为所述第二线路层26。在本实施例中，第一金属261及所述第一金属241为同一层金属，即，所述导电通道24与所述第二线路层26一体成形。
每一导电通道24、每一个别接垫221及所述第二线路层26形成导电组件27。所述导电组件27具有第一部分271(包含个别接垫221及导电通道24的上半部)及第二部分272(包含导电通道24的下半部及所述第二线路层26)，其中所述导电组件27的所述第一部分271与所述第二部分272不对称。在本实施例中，所述衬底本体20具有假想中心线204，位于所述第一表面201及所述第二表面202的中间，所述导电组件27是根据所述假想中心线204而区分成所述第一部分271及所述第二部分272。所述导电组件27的所述第一部分271的形状或厚度与所述第二部分272的形状或厚度不同而形成不对称。举例来说，所述通孔203为锥状，因此，所述导电通道24的上半部及所述导电通道24的下半部即不对称。此外，所述导电通道24的上半部与所述个别接垫221间具有阶梯形状，而所述导电通道24的下半部与所述第二线路层26间则无此阶梯形状。并且，所述个别接垫221的厚度与所述第二线路层26的厚度可能不同而形成不对称。
所述绝缘材料28位于所述导电通道24间的间隙，以电隔绝所述导电通道24。所述绝缘材料28更位于所述个别接垫221间的间隙，以电隔绝所述个别接垫221。在本实施例中，所述绝缘材料28为防焊材料(Solder Mask)，其与所述衬底本体20的材质不同。然而，可以理解的是，所述绝缘材料28的材质也可与所述衬底本体20的材质相同。所述绝缘材料28更位于所述衬底本体20的第一表面201及第二表面202，且于所需位置具有开口，以显露用以电性连接到外部的区域。在本实施例中，所述绝缘材料28于所述衬底本体20的第二表面202具有开口281以显露部分所述第二线路层26(即，接垫262)。
所述芯片3面对所述衬底本体20的第一表面201，且电连接到所述第一线路层22。在本实施例中，所述芯片3具有多个导电柱(Conductive Pillar)31、多个预焊料(Pre-solder)32、多个芯片接垫(Chip Pad)33、一保护层34及多个球下金属层(UBM)35。所述芯片接垫33位于所述芯片3的表面上。所述保护层34覆盖所述芯片3的所述表面及部分所述芯片接垫33，且具有多个开口以显露部分所述芯片接垫33。在本实施例中，所述保护层34为防焊层，其材质为例如聚酰亚胺(Polyimide，PI)。所述球下金属层35位于所述保护层34的开口，且接触所述芯片接垫33。所述导电柱31位于所述球下金属层35上。每一预焊料32位于每一导电柱31的末端。所述预焊料32直接接触所述第一线路层22的所述个别接垫221及所述导电迹线接垫223。
参考图2，显示图1中沿着2-2的剖视图。如图所示，所述个别接垫221有四个，其彼此间隔一间隙。所述个别接垫221为扇形，且可组成一个圆形。所述间隙为十字形，且所述绝缘材料28位于所述间隙。在其它实施例中，所述间隙为一字形，所述个别接垫221有二个，且所述个别接垫221为半圆形。
参考图3，显示图1中沿着3-3的剖视图。如图所示，所述导电通道24有四个，其彼此间隔一间隙。所述导电通道24为扇形，且可组成一个圆形。所述间隙为十字形，且所述绝缘材料28位于所述间隙。在其它实施例中，所述间隙为一字形，所述导电信道24有二个，且所述导电通道24为半圆形。所述导电通道24的形状及位置对应所述个别接垫221的形状及位置。此外，所述第二线路层26会包括四个导电区域，其互不连接而且彼此间隔一间隙。所述导电区域的形状及位置对应所述导电通道24的形状及位置。
在本实施例中，原本为所述第一线路层22的一个导电通道接垫(Via Pad)被分割成四个独立的个别接垫221，且不同的个别接垫221可通过不同的导电通道24而电连接到所述第二线路层26的不同导电区域，而可传递四种信号。因此，可增加电路布局的弹性(增加线路密度)，而达到细间距(Fine Pitch)的需求。
参考图4到图13A，显示本发明内埋图形衬底的制造方法的一实施例的示意图。参考图4及图4A，其中图4A为图4中沿着线4A-4A的剖视图。提供载体(Carrier)10，所述载体10具有第一表面101及第二表面102。接着，在所述载体10的第一表面101形成底部金属层12。在本实施例中，所述底部金属层12为铜箔，其具有第一表面121及第二表面122。所述底部金属层12的第二表面122压合或黏着于所述载体10的第一表面101上。
接着，在所述载体10上的所述底部金属层12上形成所述第一线路层22。在本实施例中，所述第一线路层22的材质为电镀铜，其利用电镀工艺以形成于所述底部金属层12的第一表面121上。所述第一线路层22为图案化导电线路层，其包括多个个别接垫221、多个导电迹线(Conductive Trace)222及多个导电迹线接垫(Conductive Trace Pad)223。所述个别接垫221有四个，其彼此间隔一间隙。所述个别接垫221为扇形，且可组成一个圆形。所述间隙为十字形。
参考图5及图5A，其中图5A为图5中沿着线5A-5A的剖视图。在所述载体10上的所述底部金属层12上形成衬底本体20，以覆盖所述第一线路层22及所述底部金属层12。所述衬底本体20为绝缘材料或电介质材料，例如：聚丙烯(PolyproPylene,PP)，其利用压合技术以附着到所述第一线路层22及所述底部金属层12上。压合后，所述衬底本体20具有第一表面201及第二表面202，其中所述衬底本体20的第一表面201接触所述底部金属层12的第一表面121，且所述第一线路层22内埋于或内埋于所述衬底本体20的第一表面201。
此时，虽然所述第一线路层22完全被所述衬底本体20覆盖住，但经由X光可以从所述第二表面202找到所述个别接垫221，且由于所述个别接垫221的特殊形状，可以准确地定义出所述个别接垫221的几何中心点13，以利后续工艺。
参考图6及图6A，其中图6A为图6中沿着线6A-6A的剖视图。接着，根据所述几何中心点13形成通孔203以贯穿所述衬底本体20，且显露所述个别接垫221。在本实施例中，所述通孔203利用激光加工所形成，且所述通孔203为锥状。
参考图7及图7A，其中图7A为图7中沿着线7A-7A的剖视图。在所述衬底本体20的第二表面202、显露的通孔203及显露的所述个别接垫221上形成第二金属层30。所述第二金属层30为化学铜，其利用化学镀方法所形成。
参考图8及图8A，其中图8A为图8中沿着线8A-8A的剖视图。光阻层14形成于所述衬底本体20上的所述第二金属层30上，且位于所述个别接垫221间的间隙。在本实施例中，所述第一光阻层14为干膜(Dry Film)，其具有开口141，以显露所述通孔203的所述第二金属层30。如果需要的话，所述光阻层14更具有图案，所述图案对应所述第二线路层26。
参考图9及图9A，其中图9A为图9中沿着线9A-9A的剖视图。在未被所述光阻层14覆盖的位置形成第一金属241、261，以在所述通孔203中形成多个导电通道24，且在所述衬底本体20的第二表面202形成所述第二线路层26。在本实施例中，所述第一金属241、261为电镀铜，其利用电镀方式所形成。所述导电通道24位于同一通孔203中。所述导电通道24彼此互不连接，且每一导电通道24连接每一个别接垫221。在本实施例中，每一所述导电通道24包括所述第一金属241及所述第二金属层30。可以理解的是，如果省略所述第二金属层30，那么所述第一金属241即为所述导电通道24。所述导电通道24连接到所述第二线路层26。在本实施例中，所述第二线路层26更具有接垫262。
参考图10及图10A，其中图10A为图10中沿着线10A-10A的剖视图。移除所述光阻层14及所述载体10。在本实施例中，所述光阻层14及所述载体10以剥除(Strip)方式移除。
参考图11及图11A，其中图11A为图11中沿着线11A-11A的剖视图。移除所述底部金属层12。在本实施例中，所述底部金属层12以蚀刻(Etching)方式移除。由于要确保所述底部金属层12完全被移除，因此蚀刻时间略长，而对所述第一线路层22造成过蚀(Over-etching)，使得所述第一线路层22从所述衬底本体20的第一表面201凹陷，即，所述第一线路层22的显露表面与所述衬底本体20的第一表面201不共平面。
参考图12及图12A，其中图12A为图12中沿着线12A-12A的剖视图。接着，以蚀刻方式移除未被所述第一金属261覆盖的第二金属层30，以形成所述第二线路层26的图案。在本实施例中，所述第二线路层26并未内埋于或内埋于所述衬底本体20的第二表面202。在本实施例中，所述第二线路层26为图案化导电线路层，其包括所述第一金属261及所述第二金属层30。可以理解的是，如果省略所述第二金属层30，那么所述第一金属261即为所述第二线路层26。在本实施例中，所述第一金属261及所述第一金属241为同一层金属。
此时，每一导电通道24、每一个别接垫221及所述第二线路层26形成导电组件27。所述导电组件27具有第一部分271(包含个别接垫221及导电通道24的下半部)及第二部分272(包含导电通道24的上半部及所述第二线路层26)，其中所述导电组件27的所述第一部分271与所述第二部分272不对称。在本实施例中，所述衬底本体20具有假想中心线204，位于所述第一表面201及所述第二表面202的中间，所述导电组件27根据所述假想中心线204而区分成所述第一部分271及所述第二部分272。所述导电组件27的所述第一部分271的形状或厚度与所述第二部分272的形状或厚度不同而形成不对称。举例来说，所述通孔203为锥状，因此，所述导电通道24的上半部及所述导电通道24的下半部即不对称。此外，所述导电通道24的下半部与所述个别接垫221间具有阶梯形状，而所述导电通道24的上半部与所述第二线路层26间则无此阶梯形状。并且，所述个别接垫221的厚度与所述第二线路层26的厚度可能不同而形成不对称。
参考图13及图13A，其中图13A为图13中沿着线13A-13A的剖视图。在所述导电通道24间的间隙形成绝缘材料28，且所述绝缘材料28更形成于所述个别接垫间221的间隙。在本实施例中，所述绝缘材料28为防焊材料(Solder Mask)，其与所述衬底本体20的材质不同。然而，可以理解的是，如果再增设一层衬底本体20，那么所述绝缘材料28即为所述衬底本体20的材质。
所述绝缘材料28更位于所述衬底本体20的第一表面201及第二表面202，且于所需位置具有开口，以显露用以电连接到外部的区域。在本实施例中，所述绝缘材料28于所述衬底本体20的第二表面202具有开口281以显露部分所述第二线路层26(即，接垫262)。
接着，进行切割工艺，且上下翻转180度以形成多个如图1及图14所示的内埋图形衬底2。
参考图14，显示本发明半导体封装结构的制造方法的实施例的示意图。提供所述内埋图形衬底2及所述芯片3。所述内埋图形衬底2包括所述衬底本体20、所述第一线路层22、所述导电通道24、所述第二线路层26、所述绝缘材料28及所述第二金属层30。所述芯片3具有所述导电柱31、所述预焊料32、多个芯片接垫33、一保护层34及多个球下金属层35。所述芯片接垫33位于所述芯片3的表面上。所述保护层34覆盖所述芯片3的所述表面及部分所述芯片接垫33，且具有多个开口以显露部分所述芯片接垫33。在本实施例中，所述保护层34为防焊层，其材质为例如聚酰亚胺(Polyimide，PI)。所述球下金属层35位于所述保护层34的开口，且接触所述芯片接垫33。所述导电柱31位于所述球下金属层35上。所述预焊料32位于所述导电柱31上。接着，将所述芯片3的所述导电柱31及所述预焊料32面对所述衬底本体20的第一表面201。接着，将所述芯片3的所述预焊料32连接到所述第一线路层22。在本实施例中，所述预焊料32直接接触所述第一线路层22的所述个别接垫221及所述导电迹线接垫223，以形成如图1所述的所述半导体封装结构1。
上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，所属领域的技术人员对上述实施例进行修改及变化仍不脱离本发明的精神。本发明的权利范围应如所附权利要求书所列。

Claims (22)

1.一种内埋图形衬底，其包括：
衬底本体，其具有第一表面、第二表面及至少一个通孔；
第一线路层，其内埋于所述衬底本体的第一表面，且显露于所述衬底本体的第一表面，所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙；
多个导电通道，其位于同一通孔中，所述导电通道彼此间隔一间隙，且每一导电通道连接每一个别接垫；以及
第二线路层，其位于所述衬底本体的第二表面上，所述导电通道连接到所述第二线路层，其中每一导电通道、每一个别接垫及所述第二线路层形成导电组件，所述导电组件具有第一部分及第二部分，其中所述第一部分与所述第二部分不对称，
其中所述衬底本体具有假想中心线，其位于所述第一表面及所述第二表面的中间，所述导电组件根据所述假想中心线而区分成所述第一部分及所述第二部分，所述第一部分包含所述个别接垫及所述导电通道的部分，所述第二部分所述导电通道的部分及所述第二线路层。
2.根据权利要求1所述的内埋图形衬底，其中所述导电通道与所述第二线路层一体成形。
3.根据权利要求1所述的内埋图形衬底，其中所述第一线路层从所述衬底本体的第一表面凹陷。
4.根据权利要求1所述的内埋图形衬底，进一步包括绝缘材料，位于所述导电通道间的间隙。
5.根据权利要求4所述的内埋图形衬底，其中所述绝缘材料进一步位于所述个别接垫间的间隙。
6.根据权利要求4所述的内埋图形衬底，其中所述绝缘材料的材质与所述衬底本体的材质不同。
7.根据权利要求1所述的内埋图形衬底，其中所述导电组件的所述第一部分的形状与所述第二部分的形状不同。
8.一种半导体封装结构，其包括：
内埋图形衬底，其包括：
衬底本体，其具有第一表面、第二表面及至少一个通孔；
第一线路层，其内埋于所述衬底本体的第一表面，且显露于所述衬底本体的第一表面，所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙；
多个导电通道，其位于同一通孔中，所述导电通道彼此间隔一间隙，且每一导电通道连接每一个别接垫；以及
第二线路层，其位于所述衬底本体的第二表面上，所述导电通道连接到所述第二线路层，其中每一导电通道、每一个别接垫及所述第二线路层形成导电组件，所述导电组件具有第一部分及第二部分，其中所述第一部分与所述第二部分不对称；以及
芯片，其面对所述衬底本体的第一表面，且电连接到所述第一线路层，
其中所述衬底本体具有假想中心线，其位于所述第一表面及所述第二表面的中间，所述导电组件根据所述假想中心线而区分成所述第一部分及所述第二部分，所述第一部分包含所述个别接垫及所述导电通道之部分，所述第二部分所述导电通道的部分及所述第二线路层。
9.根据权利要求8所述的半导体封装结构，其中所述芯片具有多个电连接组件，所述电连接组件连接所述个别接垫。
10.根据权利要求8所述的半导体封装结构，其中所述导电通道与所述第二线路层一体成形。
11.根据权利要求8所述的半导体封装结构，其中所述内埋图形衬底的所述第一线路层从所述衬底本体的第一表面凹陷。
12.根据权利要求8所述的半导体封装结构，其中所述内埋图形衬底进一步包括绝缘材料，其位于所述导电通道间的间隙。
13.根据权利要求12所述的半导体封装结构，其中所述绝缘材料进一步位于所述个别接垫间的间隙。
14.根据权利要求12所述的半导体封装结构，其中所述绝缘材料的材质与所述衬底本体的材质不同。
15.根据权利要求8所述的半导体封装结构，其中所述导电组件的所述第一部分的形状与所述第二部分的形状不同。
16.一种内埋图形衬底的制造方法，其包括以下步骤：
(a)在载体上形成第一线路层，所述第一线路层包括多个个别接垫，所述个别接垫彼此间隔一间隙；
(b)在所述载体上形成衬底本体，以覆盖所述第一线路层；
(c)形成通孔以贯穿所述衬底本体，且显露所述个别接垫；以及
(d)形成第一金属以在所述通孔中形成多个导电通道，每一导电通道连接每一个别接垫。
17.根据权利要求16所述的制造方法，其中所述步骤(a)中，所述第一线路层与所述载体之间进一步包括底部金属层；所述步骤(b)中，所述衬底本体形成于所述底部金属上；所述步骤(d)之后进一步包括移除所述底部金属层的步骤。
18.根据权利要求16所述的制造方法，其中所述步骤(c)之后进一步包括在所述衬底本体、显露的通孔及显露的所述个别接垫上形成第二金属层：所述步骤(d)中，所述第一金属形成于所述第二金属层上；所述步骤(d)之后进一步包括移除未被所述第一金属覆盖的第二金属层的步骤。
19.根据权利要求18所述的制造方法，其中所述第一金属为电镀铜，且所述第二金属为化学铜。
20.根据权利要求16所述的制造方法，其中所述步骤(c)之后，进一步包括：
(c1)将光阻层形成于所述衬底本体上，且位于所述个别接垫间的间隙，其中所述光阻层具有开口，以显露所述通孔；
其中步骤(d)在未被所述光阻层覆盖的位置形成第一金属，以在所述通孔中形成多个导电通道；且所述步骤(d)之后进一步包括：
(e)移除所述光阻层及所述载体。
21.根据权利要求20所述的制造方法，其中所述步骤(e)中，所述导电通道彼此间隔一间隙，且所述步骤(e)之后进一步包括在所述导电通道间的间隙形成绝缘材料的步骤。
22.根据权利要求21所述的制造方法，其中所述绝缘材料进一步形成于所述个别接垫间的间隙。
CN201410258047.8A 2014-06-11 2014-06-11 内埋图形衬底及其制造方法及半导体封装结构 Active CN105321922B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410258047.8A CN105321922B (zh) 2014-06-11 2014-06-11 内埋图形衬底及其制造方法及半导体封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410258047.8A CN105321922B (zh) 2014-06-11 2014-06-11 内埋图形衬底及其制造方法及半导体封装结构

Publications (2)

Publication Number Publication Date
CN105321922A CN105321922A (zh) 2016-02-10
CN105321922B true CN105321922B (zh) 2018-05-08

Family

ID=55248998

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410258047.8A Active CN105321922B (zh) 2014-06-11 2014-06-11 内埋图形衬底及其制造方法及半导体封装结构

Country Status (1)

Country Link
CN (1) CN105321922B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432677A (en) * 1993-02-09 1995-07-11 Texas Instruments Incorporated Multi-chip integrated circuit module
TW592001B (en) * 2000-03-03 2004-06-11 Sony Corp Method for producing printed wiring board
CN101241868A (zh) * 2008-03-17 2008-08-13 日月光半导体制造股份有限公司 内埋半导体组件的封装工艺及封装结构
CN101533811A (zh) * 2008-03-13 2009-09-16 力成科技股份有限公司 具有硅通孔的半导体芯片构造及其堆叠组合

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432677A (en) * 1993-02-09 1995-07-11 Texas Instruments Incorporated Multi-chip integrated circuit module
TW592001B (en) * 2000-03-03 2004-06-11 Sony Corp Method for producing printed wiring board
CN101533811A (zh) * 2008-03-13 2009-09-16 力成科技股份有限公司 具有硅通孔的半导体芯片构造及其堆叠组合
CN101241868A (zh) * 2008-03-17 2008-08-13 日月光半导体制造股份有限公司 内埋半导体组件的封装工艺及封装结构

Also Published As

Publication number Publication date
CN105321922A (zh) 2016-02-10

Similar Documents

Publication Publication Date Title
JP4353853B2 (ja) 回路装置の製造方法および板状体
TWI525769B (zh) 封裝基板及其製法
TWI553809B (zh) 封裝基板結構
CN104916623B (zh) 半导体封装和制造半导体封装基底的方法
KR20120005383A (ko) 배선 기판 및 배선 기판 제조 방법
JP2009259357A (ja) 回路付サスペンション基板の製造方法
TW201622073A (zh) 封裝結構及其製作方法
CN104241239B (zh) 半导体基板及其制造方法
JP2016058627A (ja) 半導体装置
CN105097758B (zh) 衬底、其半导体封装及其制造方法
CN107833871B (zh) 引线框架和电子部件装置
CN104377187B (zh) Ic载板、具有该ic载板的半导体器件及制作方法
CN105489580B (zh) 半导体衬底及半导体封装结构
JP2007036013A (ja) 回路装置およびその製造方法
CN105321922B (zh) 内埋图形衬底及其制造方法及半导体封装结构
CN104254190B (zh) 电路板的制作方法
JP6683542B2 (ja) 電磁シールドを備えた半導体装置の製造方法
TW201241979A (en) Package substrate and fabrication method thereof
CN105990288B (zh) 半导体衬底及其制造方法
TWI599283B (zh) 印刷電路板及其製作方法
KR102141102B1 (ko) 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
KR20090096184A (ko) 반도체 패키지
JP6458599B2 (ja) 端子の製造方法
KR101162506B1 (ko) 반도체 패키지 제조용 인쇄회로기판 및 그 제조 방법
CN107017221A (zh) 集成电路组合件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant