JP6683542B2 - 電磁シールドを備えた半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims description 35
- 229920005989 resin Polymers 0.000 claims description 28
- 239000011347 resin Substances 0.000 claims description 28
- 238000007789 sealing Methods 0.000 claims description 18
- 238000005520 cutting process Methods 0.000 claims description 12
- 238000000465 moulding Methods 0.000 claims description 8
- 239000010408 film Substances 0.000 description 37
- 238000007747 plating Methods 0.000 description 25
- 238000000034 method Methods 0.000 description 16
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002500 effect on skin Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910000640 Fe alloy Inorganic materials 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000002845 discoloration Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910000889 permalloy Inorganic materials 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Description
上記のように事情から、樹脂モールドパッケージのシールドにめっき法、スパッタリング法等を用いた金属膜の形成が注目されている。
しかしながら、有機基板は作製工程数も多く、インターポーザとしてはコストが高いというデメリットがある。
請求項2の発明は、上記集合基板の封止樹脂において隣接する複数のチップ実装領域に渡って1つの上記凹みを形成したことを特徴とする。
請求項3の発明は、上記シールド導通部以外のリードが上面側へ露出しないように、上記集合基板のチップ実装領域間の封止樹脂を所定の深さまで切断するハーフダイシング工程を設け、このハーフダイシング工程の後に、上記シールド膜形成工程を実施することにより、上記電磁シールド膜と上記リードフレームのリードとを絶縁することを特徴とする。
即ち、電磁シールドが、従来のメタルケースタイプに比べて、薄くなり、低背化、小型化ができると共に、一括モールド成型を行った後、ダイシングにて個片化して作製するので、生産性が高く、インターポーザとして安価なリードフレームを使用できることから、低コスト化を図ることができる。
また、凹みの1つを隣接装置に共用し、十分な開口サイズと、例えばめっきの付き回り性を確保することにより、必要最小サイズでシールドの電気接続を行うことができ、高いチップ搭載率を確保して小型の装置を作製することが可能となる。
更に、凹みは、モールド金型の突起部をフィルムを介してリードフレーム(シールド導通部)に押し当てて形成することにより、シールド導通部(グランド用リード)を確実に露出させることができる。
まず、図3(チップ実装工程)では、集合基板15として、チップ単位のチップ実装領域16が多数配置されたリードフレームが用いられ、このリードフレーム集合基板15のチップ実装領域16に半導体チップ5が搭載され、図2で説明したように、この半導体チップ5の電極がリード(4)に電気的に接続される。
即ち、図8に示されるように、金型18には凹み9を形成するための突起部19が設けられ、この突起部19を含む金型18の面にフッ素系のフィルム20を介在させながら、この突起部19をグランド用リード3に押し当て、この状態で、樹脂を流し込むことで、樹脂8にその上面からグランド用リード3に達する凹み9を形成する。この凹み9は、上記突起部19の形状によって、長円の円錐台を逆さにした形状(テーパー状)の空間からなる凹部となる。上記のように、フィルム20を介在させることにより、フィルム20が樹脂漏れを防止する緩衝材として機能し、安定した良好な凹み9が得られる。
樹脂8は絶縁材料であるため、無電解めっきにてまずシードめっきを実施する必要がある。無電解めっきの場合、裏面電極部にもめっきが施されて全ピン(リード)がショートしてしまうため、絶縁材料をめっき不要部分に施す必要がある。その際用いる材料としては、めっき後に剥がしやすいレジストフィルム等の材料が好適である。
このようにして個片化された半導体装置が、図1の構成のものとなる。
また、隣接する2つのチップ実装領域16に渡って1つ凹み9を形成したが、この凹み9は2つ以上並べて形成し、装置の左右側面のそれぞれに2つ以上の凹み9a,9bを配置するようにしてもよく、また隣接する3つ以上のチップ実装領域16に渡って(跨って)1つの凹み9を形成するようにしてもよい。
4…リード、 5…半導体チップ、
8…樹脂、 9,9a,9b,…凹み、
11…段差部、 12…シールド膜、
15…集合基板(リードフレーム)、
16…チップ実装領域、
18…金型、 19…突起部、
20…フィルム、 50,51…切断線。
Claims (3)
- チップ単位のチップ実装領域が複数配置されたリードフレームの集合基板を用い、この集合基板のチップ実装領域に半導体チップを搭載すると共に、この半導体チップをリードに電気的に接続するチップ実装工程と、
上記集合基板上の複数のチップ実装領域をモールド成型により樹脂封止し、かつこのモールド成型時にモールド金型に形成された突起部を上記集合基板に押し当てるようにして、封止樹脂の上面から上記リードフレームのシールド導通部に達する凹みを形成する工程と、
上記凹みを含む上記集合基板の封止樹脂面に電磁シールド膜を形成するシールド膜形成工程と、
上記集合基板のチップ実装領域間を切断して半導体装置を個片化する切断工程と、を含む電磁シールドを備えた半導体装置の製造方法。 - 上記集合基板の封止樹脂において隣接する複数のチップ実装領域に渡って1つの上記凹みを形成したことを特徴とする請求項1記載の電磁シールドを備えた半導体装置の製造方法。
- 上記シールド導通部以外のリードが上面側へ露出しないように、上記集合基板のチップ実装領域間の封止樹脂を所定の深さまで切断するハーフダイシング工程を設け、このハーフダイシング工程の後に、上記シールド膜形成工程を実施することにより、上記電磁シールド膜と上記リードフレームのリードとを絶縁することを特徴とする請求項1又は2に記載の電磁シールドを備えた半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016116725A JP6683542B2 (ja) | 2016-06-11 | 2016-06-11 | 電磁シールドを備えた半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016116725A JP6683542B2 (ja) | 2016-06-11 | 2016-06-11 | 電磁シールドを備えた半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017220654A JP2017220654A (ja) | 2017-12-14 |
JP6683542B2 true JP6683542B2 (ja) | 2020-04-22 |
Family
ID=60656173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016116725A Active JP6683542B2 (ja) | 2016-06-11 | 2016-06-11 | 電磁シールドを備えた半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6683542B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102550209B1 (ko) | 2018-09-19 | 2023-06-30 | 삼성전자주식회사 | 인쇄 회로 기판에 배치된 회로 소자를 둘러싸는 인터포저를 포함하는 전자 장치 |
CN114657528B (zh) * | 2020-12-22 | 2023-12-05 | 江苏长电科技股份有限公司 | 用于qfn封装件镀膜的临时载板及qfn封装件镀膜方法 |
CN114220795B (zh) * | 2021-11-30 | 2024-07-09 | 展讯通信(上海)有限公司 | Sip封装组件及其封装方法、制作方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0547962A (ja) * | 1991-08-09 | 1993-02-26 | Fujitsu Ltd | 半導体装置のシールド方法及び半導体装置 |
JP3718131B2 (ja) * | 2001-03-16 | 2005-11-16 | 松下電器産業株式会社 | 高周波モジュールおよびその製造方法 |
JP2004119863A (ja) * | 2002-09-27 | 2004-04-15 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
US7030469B2 (en) * | 2003-09-25 | 2006-04-18 | Freescale Semiconductor, Inc. | Method of forming a semiconductor package and structure thereof |
US7960818B1 (en) * | 2009-03-04 | 2011-06-14 | Amkor Technology, Inc. | Conformal shield on punch QFN semiconductor package |
CN102569242B (zh) * | 2012-02-07 | 2015-05-27 | 日月光半导体制造股份有限公司 | 整合屏蔽膜的半导体封装件及其制造方法 |
JP5802695B2 (ja) * | 2013-03-19 | 2015-10-28 | 株式会社東芝 | 半導体装置、半導体装置の製造方法 |
WO2016092633A1 (ja) * | 2014-12-09 | 2016-06-16 | 三菱電機株式会社 | 半導体パッケージ |
US9653414B2 (en) * | 2015-07-22 | 2017-05-16 | Nxp B. V. | Shielded QFN package and method of making |
-
2016
- 2016-06-11 JP JP2016116725A patent/JP6683542B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017220654A (ja) | 2017-12-14 |
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