KR20140079204A - 반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명의 반도체 패키지는, 패키지 기판; 패키지 기판 상에 부착된 본딩 패드를 구비하는 반도체 칩; 반도체 칩의 주변에 일정 간격을 두고 배치된 적어도 하나 이상의 더미 패턴; 반도체 칩과 더미 패턴을 포함하는 패키지 기판 상에 본딩 패드가 노출되게 형성되는 절연층; 및 절연층 상에 형성되면서 본딩 패드와 연결되는 배선 패턴을 포함한다.

Description

반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조 방법{Semiconductor package substrate, semiconductor package and the method for fabricating same of}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 패키지용 기판, 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
전자 기기들에 요구되는 전자 소자는 다양한 능동 및 수동 회로 요소들을 포함하고 있으며, 이러한 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리기도 하는 반도체 기판에 집적될 수 있다. 집적회로의 전자 소자들은 인쇄회로 기판(PCB) 또는 실리콘 인터포저(Si interposer)와 같이 회로 배선을 포함하는 패키지(package) 기판에 실장(mounting)된 패키지로, 컴퓨터나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 기기의 인쇄회로보드(printed circuit board)에 장착될 수 있다. 한편, 반도체 소자의 집적도가 증가하면서 보다 많은 입출력수 및 고성능화가 요구됨에 따라 반도체 소자의 패키징 기술은 반도체 칩을 기판에 장착시키는 조립 공정을 빠르고 정확하게 진행하고, 한정된 저장 공간상에 더 많은 수의 패키지를 장착할 수 있게 패키지의 전체 크기를 줄이는 방향으로 연구가 진행되고 있다.
반도체 패키지를 한정된 공간 내에 실장하면서 더 많은 수의 패키지를 장착할 수 있는 방법들 가운데, 반도체 칩을 기판 표면이 아닌 기판 내부에 배치되는 임베디드 패키지(embedded package)의 개발이 진행되고 있다. 임베디드 패키지를 제작하는 과정에서 반도체 칩을 보호하고 인접하는 반도체 칩과의 분리를 위해 절연층을 도입하고 있다. 그런데 반도체 칩들이 소정 간격을 가지고 이격하여 배치되어 있는 상태에서 절연층을 형성하면, 반도체 칩과 칩 사이의 공간 부분에서는 절연층의 높이가 낮아진다. 이에 따라 영역별로 절연층의 두께 편차가 발생하게 된다. 절연층의 두께 편차는 부분적으로 도금이 되지 않는 영역을 발생시키고, 칩 균열(chip crack) 및 다이가 들뜨는 등의 불량을 야기하게 된다.
본 기술은 임베디드 패키지 형성시 영역별로 절연층의 두께가 상이한 두께 편차 현상을 감소시키는 반도체 패키지를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 부착된 본딩 패드를 구비하는 반도체 칩; 상기 반도체 칩의 주변에 일정 간격을 두고 배치된 적어도 하나 이상의 더미 패턴; 상기 반도체 칩과 더미 패턴을 포함하는 상기 패키지 기판 상에 상기 본딩 패드가 노출되게 형성되는 절연층; 및 상기 절연층 상에 형성되면서 상기 본딩 패드와 연결되는 배선 패턴을 포함한다.
본 발명에 있어서, 상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 연속적으로 이어진 라인(line) 형상으로 형성된다.
상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 하나 이상의 기둥 형상의 패턴들이 연속적으로 배치되어 형성된다.
상기 더미 패턴은 상기 반도체 칩과 동일한 높이를 가지게 형성된다.
상기 더미 패턴은 솔더 레지스트 또는 에폭시 수지를 포함하는 절연성 물질로 형성된다.
상기 절연층은 열 경화성 수지 또는 열 가소성 수지를 포함한다.
본 발명의 실시예에 따른 반도체 패키지용 기판은 기판 본체; 상기 기판 본체 상에 형성된 다수의 반도체 칩; 상기 다수의 반도체 칩의 주변에 일정 간격을 두고 배치된 적어도 하나 이상의 더미 패턴; 및 상기 반도체 칩과 더미 패턴을 포함하는 상기 패키지 기판 상에 배치된 구조물을 매립하는 절연층을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 패키지 제조방법은, 반도체 기판 상에 본딩 패드를 갖는 반도체 칩을 형성하는 단계; 상기 반도체 기판 상에 상기 반도체 칩의 주변에 일정 간격을 두고 적어도 하나 이상의 더미 패턴을 배치하는 단계; 상기 반도체 칩과 더미 패턴을 포함하는 상기 패키지 기판 상에 상기 본딩 패드를 노출시키는 절연층을 형성하는 단계; 및 상기 절연층 상에 상기 본딩 패드와 연결되는 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지 제조방법은 반도체 기판의 전면 상에 본딩 패드를 갖는 반도체 칩을 형성하는 단계; 상기 반도체 기판 상에 상기 반도체 칩의 주변에 일정 간격을 두고 적어도 하나 이상의 도전성 물질로 이루어진 더미 패턴을 배치하는 단계; 상기 반도체 칩과 더미 패턴을 포함하는 상기 패키지 기판 상에 상기 본딩 패드를 노출시키는 절연층을 형성하는 단계; 상기 절연층 상에 상기 본딩 패드 및 상기 도전성 물질로 이루어진 더미 패턴과 연결되는 제1 배선 패턴을 형성하는 단계; 상기 반도체 기판의 배면으로부터 관통하면서 상기 더미 패턴과 연결되는 관통 전극을 형성하는 단계; 및 상기 관통 전극 및 사이 반도체 기판의 배면 상에 제2 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 기술에 따르면, 인접하는 반도체 칩 사이의 공간에 더미 패턴을 배치함으로써 반도체 칩을 매립하는 절연층의 흐름성을 제어하여 균일한 표면으로 구현할 수 있다.
또한 더미 패턴을 도전 물질을 이용하여 형성함으로써 반도체 칩이 배치된 레이어(layer)의 상부층과 하부층을 연결하는 관통전극 역할을 추가로 기대할 수 있다. 이에 따라 상부층과 하부층을 연결하기 위해 별도로 비아홀을 형성하고, 도금 공정을 진행하는 공정 과정을 생략하여 패키지 제조 수율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지용 기판을 설명하기 위해 나타내보인 도면이다.
도 2 및 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 설명하기 위해 나타내보인 도면들이다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위해 나타내보인 도면이다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 14 내지 도 22는 본 발명의 다른 실시예에 따른 반도체 패키지 제조방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지용 기판을 설명하기 위해 나타내보인 사시도이다. 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 설명하기 위해 나타내보인 사시도이다. 그리고 도 3은 도 1 또는 도 2를 I-I' 방향으로 잘라내어 나타내보인 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지용 기판은 기판 패널(100)과, 기판 패널(100) 상에 형성된 다수의 반도체 칩(110)들을 포함하여 이루어진다. 기판 패널(100) 상에 형성된 반도체 칩(110)들은 접착층(미도시함)을 매개로 부착되어 있다. 본딩 패드(115)는 반도체 칩(110)의 중심부를 따라서 배치될 수 있으나, 이에 한정되는 것은 아니다.
기판 패널(100) 상에는 다수의 반도체 칩(110)들의 주변에 일정 간격을 두고 배치된 적어도 하나 이상의 더미 패턴(120, 200)들이 형성되어 있다. 도 3을 참조하면, 더미 패턴(120, 200)은 반도체 칩(110)이 배치된 메인 영역(140)을 둘러싸고 있는 주변 영역(150) 상에 배치된다. 여기서 주변 영역(150)은 인접하는 반도체 칩(110)들 사이에 배치된 공간을 포함한다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 더미 패턴(120)은, 반도체 칩(110)의 외측 테두리를 따라 연속적으로 이어진 라인(line) 형상으로 형성될 수 있고, 예를 들어 그물(mesh) 형상으로 형성될 수 있다.
본 발명의 다른 실시예에 따른 더미 패턴(200)은 도 2에 도시한 바와 같이, 반도체 칩(110)의 외측 테두리를 따라 하나 이상의 기둥 형상을 가지는 더미 패턴(200)들이 연속적으로 배치되어 형성될 수 있다. 이 경우 더미 패턴(120, 200)은 반도체 칩(110)과 동일한 높이를 가지게 형성될 수 있다. 이때, 더미 패턴(120, 200)은 절연성 물질로 이루어지며, 예컨대 솔더 레지스트(solder resist) 물질 또는 에폭시(epoxy) 수지로 형성될 수 있다.
패키지 기판 상에 배치된 구조물, 예를 들어 반도체 칩(110)과 더미 패턴(120, 200)들은 절연층(130)에 의해 내장(embedded)된다. 절연층(130)은 열가소성 수지 또는 열경화성 수지를 포함하여 형성할 수 있다. 더미 패턴(120, 200)은 반도체 칩(110)들 사이에, 반도체 칩(110)이 배치되지 않아 기판 패널(100)이 노출되어 있는 주변 영역(150, 도 3 참조)에 배치된다. 이에 따라, 더미 패턴(120, 200)은 반도체 칩(110)이 없는 부분과 반도체 칩(110)이 존재하는 부분 사이에 배치됨으로써 절연층(130)의 두께 차이가 발생하는 것을 방지하는 역할을 한다. 다시 말해, 더미 패턴(120, 200)은 절연층(130)이 기판 패널(100) 전체에 걸쳐 균일한 두께를 가지게 한다.
이와 같이, 반도체 칩(110)들 사이에 배치된 더미 패턴(120, 200)에 의해 절연층(130)이 기판 패널(100) 전체에 걸쳐 균일한 두께로 형성됨에 따라, 불균일한 두께에 의해 유발되는 부분적으로 도금이 되지 않는 영역이 발생하는 불량, 칩에 균열이 발생되거나 또는 반도체 칩이 들뜨는 등의 불량이 발생하는 것을 방지할 수 있다.
도 4는 도 3의 기판 패널(100) 상에 배치된 반도체 칩(110)을 개별화하고, 배선 공정을 수행하여 형성된 반도체 패키지를 나타내보인 단면도이다.
도 4를 참조하면, 본 발명의 일 관점에 따른 반도체 패키지는 패키지 기판(100) 상에 반도체 칩(110)이 배치된 구조로 이루어진다. 패키지 기판(100) 상에 배치된 반도체 칩(110)은 본딩 패드(115)가 형성된 제1 면(113) 및 제1 면(113)에 대향하는 제2 면(114)을 포함한다. 패키지 기판(100)은 반도체 칩(110)의 제2 면(114)에 부착되어 있고, 접착층(미도시함)을 매개로 부착된다. 반도체 칩(110)이 배치된 메인 영역(140)의 주변에 위치한 주변 영역(150) 상에 일정 간격을 두면서 적어도 하나 이상의 더미 패턴(120, 200)이 배치되어 있다. 여기서 더미 패턴(120, 200)은 반도체 칩(110)의 외측 테두리를 따라 연속적으로 이어진 라인(line) 형상으로 형성될 수 있고, 예를 들어 박스(box) 형상으로 형성된다. 또한 더미 패턴(120, 200)은 도 2에 도시한 바와 같이, 반도체 칩(110)의 외측 테두리를 따라 하나 이상의 기둥 형상을 가지는 더미 패턴(200)들이 연속적으로 배치되어 형성된다. 반도체 칩(110)과 더미 패턴(120, 200)을 포함하는 패키지 기판(100) 상에 본딩 패드(115)를 노출시키는 절연층(130)이 형성되어 있다. 다음에 절연층(130) 상에 형성되면서 본딩 패드(115)와 연결되는 배선 패턴(165)이 형성된다. 배선 패턴(165) 상에는 외부접속단자(160)가 연결될 배선 패턴(165)의 일부를 노출시키는 절연 물질을 포함하는 절연 마스크(155)가 형성되어 있다. 그리고 비록 도면에 도시하지는 않았지만, 절연 마스크(155) 상에 노출된 배선 패턴(165) 부분과 접속하는 외부접속단자, 예컨대 솔더볼을 더 포함하여 구성될 수 있다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지 제조방법에 대해 설명하기로 한다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 5를 참조하면, 기판 패널(300) 상에 다수의 반도체 칩(310)들을 배치한다. 반도체 칩(310)은 본딩 패드(315)가 형성된 제1면(313) 및 제1면(313)에 대향하는 제2면(317)을 가진다. 본딩 패드(315)는 반도체 칩(310)의 중심부를 따라서 배치될 수 있으나, 이에 한정되는 것은 아니다. 본딩 패드(315)는 구리(Cu)를 포함하여 형성할 수 있다. 기판 패널(300) 상에 배치된 반도체 칩(310)들은 접착층(미도시함)을 매개로 부착할 수 있다. 반도체 칩(310)들은 기판 패널(300)의 메인 영역(320) 상에 배치된다. 인접하는 반도체 칩(310)들 사이에는 기판 패널(300)의 표면이 노출된 주변 영역(330)이 배치되어 있다.
도 6을 참조하면, 기판 패널(300)의 주변 영역(330) 상에 하나 이상의 더미 패턴(340)들을 배치한다. 더미 패턴(340)들은 반도체 칩(310)들의 주변에 일정 간격을 두고 배치되며, 반도체 칩(310)이 배치된 메인 영역(320)을 둘러싸고 있는 주변 영역(330) 상에 배치한다. 더미 패턴(340)들은 포토리소그래피(photolithography) 공정을 이용하여 형성할 수 있다. 여기서 더미 패턴(340)은, 반도체 칩(310)의 외측 테두리를 따라 연속적으로 이어진 라인(line) 형상으로 형성될 수 있고, 예를 들어 그물(mesh) 형상(도 1 참조)으로 형성할 수 있다. 한편, 더미 패턴(340)은 도 2에 도시한 바와 같이, 반도체 칩(310)의 외측 테두리를 따라 하나 이상의 기둥 형상을 가지는 패턴들을 연속적으로 배치하여 형성할 수도 있다. 이 경우 더미 패턴(340)은 반도체 칩(310)과 동일한 높이를 가지게 형성하는 것이 바람직하다. 또한, 더미 패턴(340)은 절연성 물질로 이루어지며, 예를 들어, 솔더 레지스트 또는 에폭시 수지로 형성할 수 있다.
도 7을 참조하면, 기판 패널(300) 상에 배치된 구조물, 예컨대 반도체 칩(310) 및 더미 패턴(340)을 제1 절연층(350)으로 매립한다. 제1 절연층(350)은 반도체 칩(310)을 보호하는 역할을 한다. 제1 절연층(350)은 진공 라미네이션(vacuum lamination) 방법을 이용하여 형성할 수 있다. 이를 위해 절연성 물질에 녹는점을 초과하는 고온 및 고압을 인가하여 흐름성(flowable)을 가지는 상태로 변화시킨다. 다음에 흐름성을 가지는 상태의 절연성 물질을 도포하여 반도체 칩(310)과 인접하는 반도체 칩(310) 사이의 공간(s1, s2)을 매립한다. 절연성 물질은 반도체 칩(310)의 전면을 덮을 수 있을 정도의 충분한 두께로 도포한다. 이 경우 절연성 물질은 반도체 칩(310) 사이의 공간에 배치된 더미 패턴(340)에 의해 유동속도가 조절됨에 따라 기판 패널(300) 전면에 걸쳐 균일한 두께를 가지게 형성된다.
이와 반면에, 도 8에 도시된 바와 같이, 더미 패턴이 배치되지 않은 상태에서 절연성 물질(350a)을 도포하게 되면 기판 패널(300a)에서 국부적으로 절연성 물질이 두껍거나 또는 얇게 적층되는 부분이 발생하게 된다. 도 8을 참조하면, 반도체 칩(310a)이 배치된 영역과 기판 패널(300a)의 표면이 노출된 영역은 서로 그 높이가 상이하다. 이러한 구조물이 형성된 상태에서 흐름성을 가지는 절연성 물질을 도포하고 후속 공정으로 절연성 물질을 경화시켜 절연층(350a)으로 형성하는 큐어 공정을 수행한다. 그러면 반도체 칩(310a)이 배치된 부분과 기판 패널(300a)의 표면이 노출된 부분에서 절연성 물질의 흐름성 차이로 인해 절연성 물질의 두께 차이(h1, h2)가 발생하여 울퉁불퉁한 표면을 가지게 형성된다. 절연층(350a)의 표면이 불균일한 상태에서 배선 패턴을 형성하기 위한 도금 공정을 진행하면, 부분적으로 도금 두께가 다른 부분이 발생함에 따라 전기적 특성이 저하되는 불량이 발생하게 된다. 또한 부분적으로 도금되지 않는 영역도 나타나 전기적 단선등이 발생하고, 그 위에 솔더 레지스트층을 도포하면 단차 차이는 더욱 벌어지게 되어, 반도체 칩이 균열(chip crack)되는 것과 같은 불량을 야기하게 된다.
이에 따라 본 발명의 실시예에서는 반도체 칩과 인접하는 반도체 칩 사이의 빈 공간 상에 더미 패턴을 배치하여 반도체 칩이 배치되지 않은 부분에서 절연성 물질의 유동 속도를 조절함으로써 균일한 표면을 가지는 절연층을 형성할 수 있다.
도 9를 참조하면, 제1 절연층(350)을 식각하여 반도체 칩(310) 상의 본딩 패드(315)를 노출시키는 비아 홀(360)을 형성한다.
도 10을 참조하면, 비아 홀(360)을 포함하는 본딩 패드(315) 및 제1 절연층(350) 상에 도전막(370)을 형성한다. 도전막(370)의 재료로는 구리(Cu), 니켈(Ni), 금(Au) 가운데 적어도 어느 하나가 사용될 수 있다. 도전막(370)은 전해도금(plating) 공정을 이용하여 형성할 수 있다.
도 11을 참조하면, 도전막(370)을 패터닝하여 비아 홀(360)을 매립하여 본딩 패드(315)와 전기적으로 연결되는 배선 패턴(375)을 형성한다. 배선 패턴(375)은 포토리소그래피 공정을 이용하여 형성할 수 있다. 배선 패턴(375)은 비아 홀(360)을 매립하면서 제1 절연층(350)의 표면까지 연장하게 형성된다. 본 발명의 실시예에서는 균일한 표면을 가지는 제1 절연층(350) 상에 배선 패턴(375)을 형성함에 따라 배선 패턴(375)이 형성되지 않거나 불균일한 두께로 형성된 부분이 발생하지 않는다. 이에 따라 부분적으로 도금 두께가 다른 부분이 발생하여 전기적 특성이 저하되는 불량이 발생하는 것을 방지할 수 있다.
도 12를 참조하면, 배선 패턴(375) 및 제1 절연층(350) 상에 제2 절연층(380)을 형성한다.
도 13을 참조하면, 제2 절연층(380)을 패터닝하여 배선 패턴(375)의 표면을 일부 노출시키는 제2 절연층 패턴(390)을 형성한다. 제2 절연층 패턴(390)은 포토리소그래피 공정을 이용하여 형성할 수 있다. 다음에 반도체 칩(310) 주변을 둘러싸는 주변 영역(330) 상에 배치된 더미 패턴(340)을 기준으로 도면에서 점선으로 나타낸 부분을 절단하여 기판 패널(300) 상에 배치된 반도체 칩(310)을 복수 개의 반도체 패키지로 개별화시킬 수 있다.
본 발명에 따른 반도체 패키지는 인접하는 반도체 칩 사이의 공간에 더미 패턴을 배치함으로써 반도체 칩을 매립하는 절연층의 흐름성을 제어하여 균일한 표면으로 구현할 수 있다.
한편, 더미 패턴을 이루는 물질을 전도성 물질로 도입하여 상부층과 하부층을 연결하는 관통 전극역할을 추가로 기대할 수 있다. 이하 도면을 참조하여 설명하기로 한다.
도 14 내지 도 22는 본 발명의 다른 실시예에 따른 반도체 패키지 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 14를 참조하면, 기판 패널(400) 상에 다수의 반도체 칩(410)들을 배치한다. 반도체 칩(410)은 본딩 패드(415)가 형성된 제1면(413) 및 제1면(413)에 대향하는 제2면(417)을 가진다. 본딩 패드(415)는 반도체 칩(410)의 중심부를 따라서 배치될 수 있으나, 이에 한정되는 것은 아니다. 본딩 패드(415)는 구리(Cu)를 포함하여 형성할 수 있다. 기판 패널(400) 상에 배치된 반도체 칩(410)들은 접착층(미도시함)을 매개로 기판 패널(400)의 제1면(403) 상에 부착할 수 있다. 반도체 칩(410)들은 기판 패널(400)의 메인 영역(420) 상에 배치된다. 인접하는 반도체 칩(410)들 사이에는 기판 패널(400)의 표면이 노출된 주변 영역(430)이 배치되어 있다.
도 15를 참조하면, 기판 패널(400)의 주변 영역(430) 상에 하나 이상의 더미 패턴(440)들을 배치한다. 더미 패턴(440)들은 반도체 칩(410)들의 주변에 일정 간격을 두고 배치된다. 구체적으로, 더미 패턴(440)들은 반도체 칩(310)이 배치된 메인 영역(420)을 둘러싸고 있는 주변 영역(430) 상에 배치한다. 여기서 더미 패턴(440)은, 반도체 칩(410)의 외측 테두리를 따라 하나 이상의 기둥 형상을 가지는 패턴들을 연속적으로 배치하여 형성할 수도 있다. 이 경우 더미 패턴(440)은 반도체 칩(410)과 동일한 높이를 가지게 형성하는 것이 바람직하다. 또한, 더미 패턴(440)은 도전성 물질로 이루어지며, 예를 들어, 구리(Cu), 니켈(Ni), 금(Au) 가운데 적어도 어느 하나가 사용될 수 있다. 여기서 더미 패턴(440)은 반도체 칩(410) 양측부에 형성된 제1 더미 패턴(440a) 및 제2 더미 패턴(440b)을 포함하여 형성될 수 있다.
도 16을 참조하면, 기판 패널(400) 상에 배치된 구조물, 예컨대 반도체 칩(410) 및 더미 패턴(440)을 절연층(450)으로 매립한다. 절연층(450)은 진공 라미네이션 방법을 이용하여 형성할 수 있다. 이를 흐름성을 가지는 절연성 물질을 이용하여 반도체 칩(410)과 인접하는 반도체 칩(410) 사이의 공간을 매립한다. 절연성 물질은 반도체 칩(410)의 전면을 덮을 수 있을 정도의 충분한 두께로 도포한다. 이 경우 절연성 물질은 반도체 칩(410) 사이의 공간에 배치된 더미 패턴(440)에 의해 유동속도가 조절됨에 따라 기판 패널(400) 전면에 걸쳐 균일한 품질의 두께를 가지게 형성된다.
도 17을 참조하면, 절연층(450)을 식각하여 반도체 칩(410) 상의 본딩 패드(415)를 노출시키는 비아 홀(460)을 형성한다.
도 18을 참조하면, 비아 홀(460)을 포함하는 본딩 패드(415) 및 절연층(450) 상에 제1 도전막(470)을 형성한다. 제1 도전막(470)의 재료로는 구리(Cu), 니켈(Ni), 금(Au) 가운데 적어도 어느 하나가 사용될 수 있다. 제1 도전막(470)은 전해도금(plating) 공정을 이용하여 형성할 수 있다.
도 19를 참조하면, 반도체 칩(410)이 부착된 기판 패널(400)의 제1면(403)에 대향하는 제2면(405) 상에 하드마스크막 패턴(475)을 형성한다. 하드마스크막 패턴(475)은 기판 패널(400)의 제2면(405) 표면을 일부 노출시키는 오픈 영역(480)을 포함한다.
도 20을 참조하면, 하드마스크막 패턴(475)을 마스크로 기판 패널(400) 제2면(405)의 노출 부분을 식각하여 기판 패널(400)을 관통하는 관통홀(490)을 형성한다. 관통홀(490)은 더미 패턴(440)의 바닥부쪽 표면을 노출시킨다.
도 21을 참조하면, 기판 패널(400)의 제2면(405)에 제2 도전막(500)을 형성한다. 제2 도전막(500)은 관통홀(490)을 모두 매립하면서 기판 패널(400) 제2면(405)의 표면을 덮는 두께로 형성한다. 제2 도전막(500)의 재료로는 구리(Cu), 니켈(Ni), 금(Au) 가운데 적어도 어느 하나가 사용될 수 있다. 제2 도전막(500)은 전해도금(plating) 공정을 이용하여 형성할 수 있다. 이러한 제2 도전막(500)은 도전물질로 이루어진 더미 패턴(440)에 의해 상부의 제1 도전막(470)과 전기적으로 연결된다.
도 22를 참조하면, 제1 도전막(470) 및 제2 도전막(500)을 패터닝하여 제1 배선 패턴(520), 제2 배선 패턴(500) 및 제1 배선 패턴(520)과 더미 패턴(440)을 연결하는 관통 전극(495)을 형성한다.
다음에 반도체 칩(410) 주변을 둘러싸는 주변 영역(330) 상에 배치된 더미 패턴(440)을 기준으로 도면에서 점선으로 나타낸 부분을 절단하여 기판 패널(400) 상에 배치된 반도체 칩(410)을 복수 개의 반도체 패키지로 개별화시킬 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는 반도체 칩이 배치되지 않는 주변 영역 상에 더미 패턴을 배치함으로써 절연 물질의 흐름성을 제어하여 균일한 두께를 구현하면서 이 더미 패턴을 구성하는 물질로 도전물질을 도입함으로써 상부층과 하부층을 연결하는 관통전극 역할을 추가로 기대할 수 있다. 이에 따라 상부층과 하부층을 연결하기 위해 별도로 비아홀을 형성하고, 도금 공정을 진행하는 공정 과정을 생략하여 패키지 제조 수율을 향상시킬 수 있다.
100, 300, 400: 기판 패널 110, 310, 410: 반도체 칩
115, 315, 415: 본딩 패드 120, 200, 340, 440: 더미 패턴
140, 320, 420: 메인 영역 150, 330, 430: 주변 영역
130, 350, 450: 절연층 165, 375: 배선 패턴
460: 비아 홀 495: 관통 전극
520: 제1 배선 패턴 500: 제2 배선 패턴

Claims (23)

  1. 패키지 기판;
    상기 패키지 기판 상에 부착된 본딩 패드를 구비하는 반도체 칩;
    상기 반도체 칩의 주변에 일정 간격을 두고 배치된 적어도 하나 이상의 더미 패턴;
    상기 반도체 칩과 더미 패턴을 포함하는 상기 패키지 기판 상에 상기 본딩 패드가 노출되게 형성되는 절연층; 및
    상기 절연층 상에 형성되면서 상기 본딩 패드와 연결되는 배선 패턴을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 연속적으로 이어진 라인(line) 형상으로 형성된 반도체 패키지.
  3. 제1항에 있어서,
    상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 하나 이상의 기둥 형상의 패턴들이 연속적으로 배치되어 형성된 반도체 패키지.
  4. 제1항에 있어서,
    상기 더미 패턴은 상기 반도체 칩과 동일한 높이를 가지게 형성된 반도체 패키지.
  5. 제1항에 있어서,
    상기 더미 패턴은 솔더 레지스트 또는 에폭시 수지를 포함하는 절연성 물질로 형성된 반도체 패키지.
  6. 제1항에 있어서,
    상기 절연층은 열 경화성 수지 또는 열 가소성 수지를 포함하는 반도체 패키지.
  7. 기판 본체;
    상기 기판 본체 상에 형성된 다수의 반도체 칩;
    상기 다수의 반도체 칩의 주변에 일정 간격을 두고 배치된 적어도 하나 이상의 더미 패턴; 및
    상기 반도체 칩과 더미 패턴을 포함하는 상기 패키지 기판 상에 배치된 구조물을 매립하는 절연층을 포함하는 것을 특징으로 하는 반도체 패키지용 기판.
  8. 제7항에 있어서,
    상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 연속적으로 이어진 그물(mesh) 형상으로 형성된 반도체 패키지용 기판.
  9. 제7항에 있어서,
    상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 하나 이상의 기둥 형상의 패턴들이 연속적으로 배치되어 형성된 반도체 패키지용 기판.
  10. 제7항에 있어서,
    상기 더미 패턴은 상기 반도체 칩과 동일한 높이를 가지게 형성된 반도체 패키지용 기판.
  11. 제7항에 있어서,
    상기 더미 패턴은 솔더 레지스트 또는 에폭시 수지를 포함하는 절연성 물질로 형성된 반도체 패키지용 기판.
  12. 제7항에 있어서,
    상기 절연층은 열 경화성 수지 또는 열 가소성 수지를 포함하는 반도체 패키지용 기판.
  13. 반도체 기판 상에 본딩 패드를 갖는 반도체 칩을 형성하는 단계;
    상기 반도체 기판 상에 상기 반도체 칩의 주변에 일정 간격을 두고 적어도 하나 이상의 더미 패턴을 배치하는 단계;
    상기 반도체 칩과 더미 패턴을 포함하는 상기 패키지 기판 상에 상기 본딩 패드를 노출시키는 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 본딩 패드와 연결되는 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  14. 제13항에 있어서,
    상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 연속적으로 이어진 라인(line) 형상으로 형성하는 반도체 패키지 제조방법.
  15. 제13항에 있어서,
    상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 하나 이상의 기둥 형상의 패턴들이 연속적으로 배치하여 형성하는 반도체 패키지 제조방법.
  16. 제13항에 있어서,
    상기 더미 패턴은 상기 반도체 칩과 동일한 높이를 가지게 형성하는 반도체 패키지 제조방법.
  17. 제13항에 있어서,
    상기 더미 패턴은 솔더 레지스트 또는 에폭시 수지를 포함하는 절연성 물질로 형성하는 반도체 패키지 제조방법.
  18. 제13항에 있어서,
    상기 절연층은 열 경화성 수지 또는 열 가소성 수지를 포함하는 반도체 패키지 제조방법.
  19. 반도체 기판의 전면 상에 본딩 패드를 갖는 반도체 칩을 형성하는 단계;
    상기 반도체 기판 상에 상기 반도체 칩의 주변에 일정 간격을 두고 적어도 하나 이상의 도전성 물질로 이루어진 더미 패턴을 배치하는 단계;
    상기 반도체 칩과 더미 패턴을 포함하는 상기 패키지 기판 상에 상기 본딩 패드를 노출시키는 절연층을 형성하는 단계;
    상기 절연층 상에 상기 본딩 패드 및 상기 도전성 물질로 이루어진 더미 패턴과 연결되는 제1 배선 패턴을 형성하는 단계;
    상기 반도체 기판의 배면으로부터 관통하면서 상기 더미 패턴과 연결되는 관통 전극을 형성하는 단계; 및
    상기 관통 전극 및 사이 반도체 기판의 배면 상에 제2 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  20. 제19항에 있어서,
    상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 연속적으로 이어진 라인(line) 형상으로 형성하는 반도체 패키지 제조방법.
  21. 제19항에 있어서,
    상기 더미 패턴은 상기 반도체 칩의 외측 테두리를 따라 하나 이상의 기둥 형상의 패턴들이 연속적으로 배치하여 형성하는 반도체 패키지 제조방법.
  22. 제19항에 있어서,
    상기 더미 패턴은 상기 반도체 칩과 동일한 높이를 가지게 형성하는 반도체 패키지 제조방법.
  23. 제19항에 있어서,
    상기 절연층은 열 경화성 수지 또는 열 가소성 수지를 포함하는 반도체 패키지 제조방법.
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