KR101214357B1 - 반도체소자 탑재용 패키지 기판과 그 제조방법 - Google Patents

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마나부 스기바야시
쿠니지 스즈키
신이치 오카노
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히다치 가세고교 가부시끼가이샤
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Abstract

본 발명은, ＰｏＰ를 구성하는 경우에 있어서, 조합하는 패키지의 자유도가 크고, 패턴 설계상의 제약도 작고, 상부 패키지와 하부 패키지 사이의 접속을 고밀도로 행함이 가능하고, 게다가 휨을 저감하고, 신뢰성이 높은 반도체소자 탑재용 패키지 기판과 그 제조방법을 제공함을 목적으로 한다. 본 발명은, 개구 및 관통구멍을 가지는 접착제 부착 캐비티층과, 상기 접착제에 의해 상기 캐비티층에 적층된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 가진 비아를 가지는 반도체 패키지 기판에 있어서, 상기 접착제가 엘라스토머재이고, 상기 바닥을 가진 비아의 내벽이 금속피복 되며, 그 위에 도전수지가 충전되는 반도체소자 탑재용 패키지 기판과 그 제조방법이다.

Description

반도체소자 탑재용 패키지 기판과 그 제조방법{SEMICONDUCTOR ELEMENT-MOUNTING PACKAGE SUBSTRATE, AND METHOD FOR MANUFACTURING PACKAGE SUBSTRATE}
본 발명은, 고밀도화가 가능한 반도체소자 탑재용 패키지 기판과 그 제조방법에 관한 것이다.
전자부품의 소형화와 고밀도화에 따라, 시스템화된 반도체소자 탑재용 패키지 기판이 요구되고 있다. ＳｉＰ(System in Package)로 대표되는 ＰｏＰ(Package on Package)에서는, 하나의 반도체소자 탑재용 패키지 기판에 하나의 반도체소자를 실장하는 방법이 일반적이었다. 최근, 하나의 반도체소자 탑재용 패키지 기판에 반도체소자를 복수로 포개어 쌓은 패키지가 주류가 되어 있다.
그러나 반도체 패키지에서는, 반도체소자의 보호를 위해 포팅 레진 등으로 코팅할 필요가 있다. 그 때문에, 하나의 반도체소자 탑재용 패키지 기판에 반도체소자를 복수로 포개어 쌓은 패키지에서는, 패키지의 전체 두께가 두꺼워져 박형화 대응이 곤란했다. 또한, 이 전체 두께가 두꺼워진 패키지끼리를 포개어 쌓을 때는, 도 7에 나타내는 바와 같이, 접속단자Ａ(14)보다 높게 솟은 봉지제(3)가, 하부 패키지(35)와 상부 패키지(34)의 접속을 저해하기 때문에, 봉지제(3)의 높이보다 지름이 큰 땜납 볼(38)(예를 들면 φ 0.6㎜ 이상. 또한, 이하에서, φ는 직경을 나타냄)을 이용하여, 상부 패키지(34)와 하부 패키지(35) 사이의 접속을 행할 필요성이 있다. 이와 같이 하여 패키지끼리를 접속한 경우, 접속에 사용하는 땜납 볼(38)의 지름(즉, 단자 사이 거리(44))의 절반 이상 높이로, 봉지제(3)가 솟아 오른 상태가 되는 것이 일반적이었다. 땜납 볼(38)의 지름이 크면, 이 땜납 볼(38)을 이용하여 접속하는 접속단자Ａ(14)의 지름이나 피치도, 거기에 맞추어 확대시키지 않을 수 없다. 이 때문에, 이들 패키지 사이의 접속에 이용하는 땜납 볼(38)의 지름이 커지게 됨으로써, 접속단자Ａ(14)의 사이즈나 피치를 미세화하는 것이 곤란하였다.
그래서 ＰｏＰ용의 반도체소자 탑재용 패키지 기판에서는, 상방이 되는 상부 패키지용 기판에 설치된 캐비티부에, 하방이 되는 하부 패키지의 반도체소자의 일부가 수용되도록 한 것(특허문헌 1), 하부 패키지용 기판에 캐비티부를 설치하여, 복수로 포개어 쌓은 반도체소자를 수용하는 것(특허문헌 2)이 알려져 있다.
일본 특허공개 2007-221118호 공보 일본 특허공개 2008-016819호 공보
그러나 특허문헌 1에서는, 하부 패키지의 상방측(상부 패키지측)은 봉지제가 볼록한 상태로 되어 있기 때문에, 조합할 수 있는 상부 패키지가 제한되어, 자유도가 작은 문제가 있다. 또한, 특허문헌 2에서는, 캐비티부를 설치하기 위해 절연층이 형성되고, 이 절연층을 통과시킨 외부 접속단자와의 층간접속을, 관통구멍에 금속층을 전기도금으로 충전하여 행하기 때문에, 전기도금을 위한 도금 리드가 필요하게 되어, 고밀도화나 설계상의 제약이 있다.
이 문제를 해결하는 방법으로서, 도 6에 나타내는 바와 같이, 캐비티부(9)를 형성하기 위한 절연층(캐비티층(5))의 층간접속(31)을, 도전수지(17)를 이용해서 행하는 방법이 고려될 수 있다.
그러나 캐비티층(5)은 캐비티부(9)를 형성하기 때문에 개구율(開口率)이 크고, 한편, 베이스층(6)은, 반도체소자(2)와 전기적인 접속용의 단자를 나오게 하기 위해, 고밀도인 다층 구조가 되기 때문에, 양자는 개구율이나 층 구성이 많이 다른 것이 일반적이다. 이 때문에, 캐비티층(5)과 베이스층(6)에서는 제조시나 사용시의 치수 변화 거동이 달라, 반도체소자 탑재용 패키지 기판이나 반도체 패키지에서, 휨이나 접속 신뢰성이 문제가 되는 일이 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, ＰｏＰ를 구성하는 경우에 있어서, 조합하는 패키지의 자유도가 크고, 패턴 설계상의 제약도 작고, 상부 패키지와 하부 패키지 사이의 접속을 고밀도로 행함이 가능하고, 게다가 휨을 저감하고, 신뢰성이 높은 반도체소자 탑재용 패키지 기판과 그 제조방법을 제공함을 목적으로 한다.
본 발명은, 이하의 것에 관한 것이다.
(1) 개구 및 관통구멍을 가지는 접착제 부착 캐비티층과, 상기 접착제에 의해 상기 캐비티층에 적층된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍에 의해 형성된 바닥을 가진 비아(via)를 가지는 반도체 패키지 기판에 있어서, 상기 접착제가 엘라스토머재이고, 상기 바닥을 가진 비아의 내벽이 금속피복 되며, 그 위에 도전수지(導電樹脂)가 충전되는 반도체소자 탑재용 패키지 기판.
(2) 상기 (1)에 있어서, 상기 바닥을 가진 비아의 내벽에 금속피복이 도금에 의해 형성된 반도체소자 탑재용 패키지 기판.
(3) 상기 (1) 또는 (2)에 있어서, 캐비티층의 베이스층 측의 표면에 내층회로(內層回路)가 설치되어, 바닥을 가진 비아 내벽의 금속층과 상기 내층회로와의 내층접속이 형성된 반도체소자 탑재용 패키지 기판.
(4) 개구와 관통구멍과 내층회로를 가지는 캐비티층을 형성하는 공정과, 이 캐비티층에 엘라스토머재의 접착제를 형성하는 공정과, 이 접착제를 이용해서 상기 캐비티층과 베이스층을 적층하여, 상기 개구에 의해 캐비티부를, 상기 관통구멍에 의해 바닥을 가진 비아를 형성하는 공정을 가지는 반도체소자 탑재용 패키지 기판의 제조방법.
(5) 상기 (4)에 있어서, 바닥을 가진 비아의 내벽에 금속피복을 형성하여, 이 금속피복과 상기 내층회로와의 내층접속을 형성하는 공정과, 상기 금속피복을 바탕으로 하여 상기 바닥을 가진 비아에 도전수지를 충전하는 공정을 가지는 반도체소자 탑재용 패키지 기판의 제조방법.
본 발명에 의하면, ＰｏＰ를 구성하는 경우에 있어서, 조합하는 패키지의 자유도가 크고, 패턴 설계상의 제약도 작고, 상부 패키지와 하부 패키지 사이의 접속을 고밀도로 행함이 가능하고, 게다가 휨을 저감하고, 신뢰성이 높은 반도체소자 탑재용 패키지 기판과 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 실시예의 반도체소자 탑재용 패키지 기판 및 반도체 패키지의 단면도.
도 2는 본 발명의 실시예의 반도체소자 탑재용 패키지 기판 및 반도체 패키지의 일부를 확대한 단면도.
도 3은 본 발명의 실시예의 캐비티층의 제조 공정을 나타내는 플로우도(圖).
도 4는 본 발명의 실시예의 베이스층의 제조 공정을 나타내는 플로우도.
도 5는 본 발명의 실시예의 캐비티부를 가지는 반도체 탑재용 패키지 기판의 제조 공정을 나타내는 플로우도.
도 6은 본 발명의 반도체소자 탑재용 패키지 기판 및 반도체 패키지를 이용한 ＰｏＰ의 개략 단면도.
도 7은 종래의 반도체소자 탑재용 패키지 기판 및 반도체 패키지를 이용한 ＰｏＰ의 개략 단면도.
본 발명의 반도체소자 탑재용 패키지 기판(1)으로서는, 도 1, 도 2에 나타내는 바와 같이, 개구(25)를 가지는 캐비티층(5)과, 이 캐비티층(5)에 적층된 베이스층(6)과, 상기 개구(25)에 의해 형성된 캐비티부(9)를 가지는 반도체소자 탑재용 패키지 기판(1)으로서, 상기 캐비티층(5)을 관통하여, 상기 베이스층(6) 위의 접속패드(11)와 상기 캐비티층(5) 위의 접속단자Ａ(14)를 접속하는 층간접속(31)이 마련되고, 이 층간접속(31)이 도전수지(17)에 의해 형성되는 반도체소자 탑재용 패키지 기판(1)을 들 수 있다.
또한, 본 발명의 반도체 패키지 기판(1)을 이용하여 제작한 반도체 패키지(36)로서는, 도 1, 도 2에 나타내는 바와 같이, 캐비티부(9)를 가지는 반도체소자 탑재용 패키지 기판(1)과, 상기 캐비티부(9) 안에 탑재된 반도체소자(2)와, 이 반도체소자(2)를 봉지하는 봉지제(3)와, 상기 반도체소자 탑재용 패키지 기판(1)의 한쪽 면에 형성된 접속단자Ａ(14)와, 다른쪽 면에 형성된 접속단자Ｂ(15)를 가지는 반도체 패키지(36)로서, 상기 캐비티부(9)가, 개구(25)를 가지는 캐비티층(5)과, 이 캐비티층(5)에 적층된 베이스층(6)에 의해 형성되며, 상기 캐비티층(5)에 상기 베이스층(6) 위의 접속패드(11)와 상기 캐비티층(5) 위의 접속단자Ａ(14)를 접속하는 층간접속(31)이 마련되고, 이 층간접속(31)이 도전수지(17)에 의해 형성되는 반도체 패키지(36)를 들 수 있다.
이와 같이, 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)에서는, 도전수지(17)에 의해, 캐비티층(5)의 층간접속(31)을 형성하기 때문에, 이른바 필드 비아 도금에 의해 층간접속(31)을 형성하는 경우와 달리, 급전(給電)을 위한 도금 리드를 설치할 필요가 없기 때문에, 설계의 자유도가 크고, 또한 그만큼 고밀도화를 도모할 수 있다. 또한, 필드 비아 도금에 비해, 어스펙트비(比)가 더 큰 경우(예를 들면, 층간접속(31)을 위한 바닥을 가진 비아(13)의 지름이 φ 0.2㎜, 깊이 0.2㎜～0.55㎜)라도, 접속패드(11)와 접속단자Ａ(14)의 층간접속(31)을 형성할 수 있으므로, 캐비티층(5)의 두께를, 종래보다 두껍게(예를 들면, 0.2㎜～0.55㎜ 정도) 할 수 있다. 그 결과, 캐비티부(9)를 높게 형성할 수 있어, 도 1에 나타내는 바와 같이, 복수의 반도체 패키지(36)를 포개어 캐비티부(9) 안에 수납하는 것이 용이하게 된다. 또한, 캐비티부(9)의 높이를, 봉지제(3)가 거의 밖으로 튀어나오지 않을 높이로 형성할 수 있기 때문에, 봉지제(3)를 몰딩하여 반도체 패키지(36)를 형성한 경우라도, 봉지제(3)의 표면이, 접속단자Ａ(14)와 동등 이하, 즉 접속단자Ａ(14)로부터 거의 돌출되지 않을 정도로 평탄하게 할 수 있다. 예를 들면, 도 6에 나타내는 바와 같이, 캐비티부(9) 안에 반도체소자(2)를 상하 2단으로 포개어 쌓아 탑재한 경우라도, 봉지제(3)의 표면이, 접속단자Ａ(14)보다 거의 돌출되지 않는 정도로 평탄하므로, 반도체 패키지끼리의 접합을 위한 땜납 볼 지름은, 봉지제(3)의 높이를 고려할 필요가 없어, 땜납 볼로서, 지름이 φ 0.3㎜ 이하의 미소한 것을 이용해도 접합이 가능해진다. 그리고 φ 0.3㎜의 땜납 볼을 이용한 경우라도, 하부 패키지(35)의 봉지제(3)의 최상부가, 접속단자Ａ(14) 위의 땜납 볼(φ 0.3㎜)의 1/3 이하의 높이가 되는 상태로, 상부 패키지(34)와 접합하는 것이 가능하다. 즉, 봉지제(3)의 최상부가, 접속단자Ａ(14)보다, 단자 사이 거리(44)의 1/3 이하(0.1㎜ 이하)의 높이만큼만 돌출하도록 할 수 있다. 따라서 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)를, 하부 기판(33)이나 하부 패키지(35)로서 이용하여 ＰｏＰ를 구성하는 경우, 조합하는 상대인 반도체 패키지는 일반적인 것을 선택할 수 있어, 자유도가 크다. 또한, 접속을 위한 땜납 볼의 지름은, 봉지제(3)의 튀어나옴을 고려하여 크게 할 필요가 없기 때문에, 접속단자Ａ(14)의 지름이나 피치를 작게(예를 들면, 단자 지름이 φ 0.25㎜ 이하, 피치가 0.4㎜ 이하) 할 수 있어, 고밀도인 접속이 가능해진다.
캐비티층(5)의 층간접속(31)은, 베이스층(6)의 캐비티층(5) 측의 면에 설치된 접속패드(11)와, 이 접속패드(11)를 저면으로 하여 상기 캐비티층(5)에 형성된 바닥을 가진 비아(13)와, 이 바닥을 가진 비아(13) 안에 충전된 도전수지(17)와, 이 도전수지(17) 위에 설치된 접속단자Ａ(14)에 의해 형성할 수 있다. 이와 같이, 도전수지(17)를 충전하여, 그 위에 접속단자Ａ(14)를 설치함으로써, 층간접속(31)의 바로 위에 접속단자Ａ(14)를 형성할 수 있기 때문에, 접속단자Ａ(14)를 고밀도로 배치할 수 있다. 이 캐비티층(5) 위의 접속단자Ａ(14)는, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36), 배선판(도시하지 않음.)과의 접속에 이용하는 이른바 외부 접속단자로서 사용된다. 이 때문에, 도 6에 나타내는 바와 같이, 본 발명을 ＰｏＰ의 하부 기판(33)이나 하부 패키지(35)로서 사용한 경우, 상부 기판(32)이나 상부 패키지(34) 사이의 접속을 고밀도로 행함이 가능해진다. 또한, 베이스층(6)의 캐비티층(5) 측의 면에 설치된 접속패드(11)는, 반도체소자(2)와의 접속을 행하는 와이어 본드 단자(12)나 접속단자Ｃ(27) 등의 이른바 내부 접속단자나, 베이스층(6)의 캐비티층(5) 측과는 반대측의 면에 설치된 접속단자Ｂ(15)에 접속된다. 접속단자Ｂ(15)는, 접속단자Ａ(14)와 마찬가지로, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36), 배선판(도시하지 않음.)과의 접속에 이용하는 이른바 외부 접속단자로서 사용된다.
도 2에 나타내는 바와 같이, 캐비티층(5)의 층간접속(31)은, 캐비티층(5)의 바닥을 가진 비아(13)의 내벽에 금속피복(18)을 형성하는 것이 바람직하다. 즉, 바닥을 가진 비아(13) 안에 충전하는 도전수지(17)의 바탕으로서, 바닥을 가진 비아(13)의 내벽에 금속피복(18)을 형성하는 것이 바람직하다. 바닥을 가진 비아(13)의 내벽에 금속피복(18)을 형성하는 방법으로서는, 예를 들면, 전기동도금이나 무전해 동도금에 의해 형성할 수 있다. 이에 의해, 바닥을 가진 비아(13)의 내벽이 매끄럽게 되어, 도전수지(17)가 바닥을 가진 비아(13) 안에 들어가기 쉬워지기 때문에, 도전수지(17)가 충전하기 쉬워진다. 또한, 도금에 의한 금속피복(18)과 도전수지(17) 둘 다에 의해 층간접속(31)을 형성하기 때문에, 층간접속의 신뢰성이 향상한다.
도 6에 나타내는 바와 같이, 베이스층(6)의 캐비티층(5)과 반대측의 면에 접속단자Ｂ(15)가 설치되며, 접속단자Ａ(14)는 접속단자Ｂ(15)보다 사이즈 및 피치가 작게 되도록 형성할 수 있다. 이에 의해, 접속단자Ａ(14)를, 다른 반도체소자 탑재용 패키지 기판(1)이나 반도체 패키지(36)와 접속할 때, 고밀도인 접속이 가능해진다. 즉, ＰｏＰ의 하부 기판(33)이나 하부 패키지(35)로서 사용하는 경우, 상부 기판(32)이나 상부 패키지(34)와의 고밀도 접속이 가능해진다.
봉지제(3)의 최상부는, 반도체소자 탑재용 패키지 기판(1)의 접속단자Ａ(14)와 동등 이하의 높이로 형성하는 것이 바람직하다. 여기서, 접속단자Ａ(14)와 동등 이하의 높이란, 접속단자Ａ(14) 위에 설치되는 땜납 볼(38)이 φ 0.3㎜인 경우(즉, 단자 사이 거리(44)가 0.3㎜인 경우)를 상정하여, 그 지름의 1/3 이하의 높이까지인 것을 말한다. 즉, 봉지제(3)의 최상부의 높이가, 접속단자Ａ(14)로부터 0.1㎜의 높이까지를 말한다. 이에 의해, 본 발명의 반도체소자 탑재용 패키지 기판(1) 및 반도체 패키지(36)를, 하부 기판(33)이나 하부 패키지(35)로서 이용하여 ＰｏＰ를 구성하는 경우, 접속단자Ａ(14)의 면(面)이 평탄하므로, 조합하는 상부 기판(32)이나 상부 패키지(34)의 접속단자(37) 면(面)은, 평평한 일반적인 것을 선택할 수 있어, 자유도가 크다. 또한, 접속을 위한 땜납 볼(38)의 지름은, 봉지제(3)의 튀어나옴을 고려하여 크게 할 필요가 없기 때문에, 고밀도인 접속이 가능해진다.
캐비티부(9)는, 반도체소자 탑재용 패키지 기판(1)에 형성된 소정 깊이의 오목부이며, 반도체소자(2)를 탑재하기 위한 공간으로서 사용된다. 또한, 캐비티부(9)는, 개구(25)를 가지는 캐비티층(5)과 베이스층(6)에 의해 형성된다. 캐비티부(9)를 형성하는 방법으로서, 일례로서는, 도 3, 도 5에 나타내는 바와 같이, 접착제(8)를 바른 캐비티층(5)에, 루터가공이나 펀치가공 등으로 개구(25)를 형성한 후, 이 개구(25)를 베이스층(6)으로 막도록, 베이스층(6)을 적층하는 방법이 있다. 또한, 다른 예로서는, 캐비티층(5)과 베이스층(6)을 적층한 후에, 캐비티부(9)에 대응하는 부분의 캐비티층(5)을 제거하는 방법이 있다. 이 경우는, 캐비티층(5)으로서 감광성 재료를 사용할 수 있다.
캐비티층(5)은, 베이스층(6)과 적층되어 반도체소자(2)를 수납하는 캐비티부(9)를 형성하는 기판임과 아울러, 반도체소자(2)가 탑재되는 베이스층(6)의 접속패드(11)와, 다른 반도체소자 탑재용 패키지용 기판과 접속되는 접속단자Ａ(14)와의 전기적 접속을 행하는 기판이다. 캐비티층(5)은, 절연층을 가지는 캐비티재(7)와, 그 표면에 형성되는 접속단자Ａ(14) 및 내층회로(19)와, 캐비티재(7) 위에 마련되는 접착제(8)와, 캐비티부(9) 형성을 위한 개구(25)와, 층간접속(31)을 위한 관통구멍Ａ(24)을 가진다. 캐비티층(5)의 접착제(8)를 도포하는 측에 내층회로(19)를 설치함으로써, 베이스층(6)의 접속패드(11)와 금속피복(18)과의 접속부분에 가까운 위치에, 관통구멍Ａ(24) 안의 금속피복(18)과의 내층접속(20)을 형성할 수 있고, 이 경우는, 열(熱) 사이클 시험에 있어서의 수명이 개선되며, 신뢰성을 향상할 수 있다. 내층회로(19)는, 관통구멍Ａ(24)의 주위를 완전히 둘러싸고 있는 이른바 고리형 링으로 하는 것이, 신뢰성의 점에서 더 바람직하다. 또한, 캐비티층(5)과 베이스층(6)을 접착제(8)를 사이에 두고 가열?가압하여 적층접착(積層接着)할 때에, 접착제(8)가 유동해도, 관통구멍Ａ(24)의 주위를 완전히 둘러싼 댐으로서 작용하므로, 관통구멍Ａ(24) 안으로 유동한 접착제(8)가 스며들어, 신뢰성이 저하하는 것을 억제할 수 있다. 또한, 예를 들면, 접착제(8)로서 엘라스토머재를 사용하는 경우, 캐비티재(7)로 사용하는 유리 에폭시 등의 절연재에 비해, 일반적으로 열팽창 계수가 크다. 이 때문에, 바닥을 가진 비아(13)의 내벽의 사이에서 접착제(8)가 내벽이 되는 부분에서는, 스루홀 도금인 금속피복(18)이, 배럴 크랙을 생기게 함과, 바닥을 가진 비아(13)의 저부(底部)에서는, 스루홀 도금 박리를 생기게 함이 염려된다. 그러나 도 2의 확대도로부터 알 수 있는 바와 같이, 내층회로(19)가 두께를 가지기 때문에, 내층회로(19)에 대응하는 부분의 접착제(8)는, 그 이외의 부분에 비해, 두께가 얇게 형성된다. 즉, 캐비티재(7) 위의 내층회로(19)와 베이스층(6)의 감광성 수지(10) 사이에 끼워지는 부분의 접착제의 두께는, 이들에 끼워져 있지 않은 부분에 비해 얇아진다. 이와 같이, 바닥을 가진 비아(13)의 주위에서는, 접착제(8)의 두께를 얇게 할 수 있으므로, 접착제(8)의 열팽창 계수가 큼에 따른 영향을 작게 할 수 있어, 신뢰성을 확보하는 것이 가능하게 된다. 이와 같은 작용을 생기게 하기 위해서는, 접착제의 두께가 10㎛～50㎛이고 내층회로의 두께가 9㎛～18㎛인 경우, 내층회로(19)에 대응하는 부분(내층회로(19)와 감광성 수지층(10)에 끼워진 부분)의 접착제(8)의 두께는, 0.5㎛～7㎛인 것이 바람직하다. 따라서 내층회로(19)가, 관통구멍Ａ(24)의 주위를 완전히 둘러싸고 있는 이른바 고리형 링으로 함으로써, 열팽창 계수가 비교적 큰 엘라스토머재를 접착제(8)로서 이용하는 경우라도, 바닥을 가진 비아(13)의 접속 신뢰성을 확보하는 것이 가능하게 된다. 내층회로(19)의 두께는, 9～18㎛인 것이 바람직하다. 이에 의해, 도금으로 형성되는 금속피복(18)과의 접속 면적을 얻을 수 있고, 또한, 관통구멍Ａ(24)의 주위를 완전히 둘러싼 댐으로서의 효과도 커지므로, 접속 신뢰성이 향상한다. 도 3에 나타내는 바와 같이, 캐비티재(7)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 이용되는 일반적인 동(銅) 피복 적층판이나 빌드업재, 필름재를 이용할 수 있다. 또한, 이들 동 피복 적층판이나 빌드업재, 필름재를 조합하여 다층화한 것도 사용할 수 있다. 캐비티재(7)의 두께는, 캐비티부(9)에 수납하는 반도체소자(2)를 포개어 쌓는 높이에 따라 선택된다. 접속단자Ａ(14)와 내층회로(19)를 형성하는 패턴은, 서브트랙티브법(法) 등에 의해 제작할 수 있다. 개구(25)와 관통구멍Ａ(24)은, 루터가공이나 펀치가공 등으로 형성할 수 있다.
캐비티층(5)과 베이스층(6)의 적층에 이용하는 접착제(8)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 이용되는 에폭시나 폴리이미드계의 다층화 접착용의 접착제(8)를 사용할 수 있고, 프레스나 라미네이트 등에 의해 캐비티층(5)이나 베이스층(6)에 임시로 부착할 수 있는 것이 바람직하다. 접착제(8)는, 캐비티층(5)과 베이스층(6) 중 어느 하나에 임시로 부착해도 되고, 미리 임시 부착은 하지 않고, 캐비티층(5)과 베이스층(6)을 적층하여 접착할 때에, 양자 사이에 끼워넣어 사용해도 된다. 이와 같은 접착제(8)로서, 예를 들면, 강화 섬유에 열경화성 수지를 함침하고, 가열?건조하여, 반경화 형상으로 한 프리프레그나, 폴리에틸렌 테레프탈레이트 필름 위에 열경화성 수지를 도포하고, 가열?건조하여 드라이 필름 형상으로 한 접착시트를 사용할 수 있다. 열경화 수지로서는, 에폭시 수지, 페놀 수지, 폴리이미드 수지, 비스말레이미드 수지 등을 사용할 수 있고, 강화 섬유로서는, 유리포, 유리지, 아미드포, 아미드지를 사용할 수 있다.
또한, 접착제(8)는, 엘라스토머재인 것이 바람직하다. 엘라스토머재로서 사용하는 접착제(8)로서는, 충분한 접착강도를 가지고 또 캐비티층(5)과 베이스층(6)의 치수 변화 거동의 차이에 의해 생기는 변형을 흡수할 수 있는 것이라면 사용할 수 있다. 예를 들면, 에폭시 수지 및 경화제 성분 100 질량부에 대해, 고무 변성 에폭시 수지 20 질량부～50 질량부, 분자량이 1만 이상의 에폭시 골격의 고분자 성분 10 질량부～40 질량부, 분자량 5만 이상의 고무 성분 50 질량부～150 질량부, 경화촉진제 0.3 질량부～2.5 질량부로 구성되는 접착제 조성물을, 기재(基材) 필름에 도포하여, 반경화 상태로 열처리해서 되는 열경화성 접착시트를, 기재 필름으로부터 박리하여, 진공 프레스 등으로 가열?가압함으로써 형성할 수 있다. 접착제(8)는, 캐비티층(5)이나 베이스층(6)에 라미네이터 등으로 임시로 접착 가능한 것이, 작업성의 점에서 바람직하다. 가열?가압 후의 접착제(8)의 탄성률은, 50℃에서 100㎫～500㎫인 것을 사용할 수 있고, 특히 500㎫ 정도가 바람직하다. 또한, 탄성률은, 가부시키가이샤 유비엠제(製), Rheogel E－4000형 점탄성 측정장치를 사용하여, DVE법으로, 인장 모드, 주파수 10㎐, 승온 속도 5℃/분의 조건으로 측정했다. 수지 플로우량(가열?가압 후의 단부로부터의 수지 흐름량)은, 50㎛～1500㎛인 것을 사용할 수 있고, 성형성과 바닥을 가진 비아 안으로의 배어나옴량의 밸런스로부터 100㎛～500㎛가 바람직하며, 특히 300㎛ 정도인 것이 바람직하다. 또한, 수지 플로우량은, 가열?가압 전의 시트 상태의 접착제(8)를 직경 10㎜의 원형으로 타발(打拔)한 것을 샘플로 하여, 이것을 PET(폴리에틸렌 테레프탈레이트) 필름으로 끼워넣어, 프레스(100℃, 3㎫, 5분)를 행한 후, 샘플의 직경을 3군데 측정하여 평균하고, 프레스 전의 치수와의 차이를 계산에 의해 구함으로써 측정했다. 고무 변성 에폭시 수지로서는, CTBN(카르복실기 말단 부타디엔 니트릴 고무) 변성품이고 또 변성율이 30%～60%인 것을 들 수 있다. 고무 성분으로서는, 분자량 5만 이상의 에폭시기(基) 함유 아크릴로니트릴 부타디엔 고무를 들 수 있다. 반경화 상태는, 기재 필름에 도포한 후의 열처리에 의해, 10%～60%의 경화율로 함으로써 얻을 수 있다. 이와 같은 엘라스토머로서의 작용을 가지는 접착제(8)를 사용함으로써, 엘라스토머재로서의 접착제(8)가, 캐비티층(5)과 베이스층(6)의 치수 변화 거동의 차이에 의해 생기는 변형을 흡수하므로, 반도체소자 탑재용 패키지 기판(1)의 휨을 억제할 수 있다. 특히, 캐비티층(5)과 베이스층(6)에 사용되는 재료나 층 구성이 다르거나, 캐비티부(9)용의 개구(25)를 가지기 때문에 개구율이 다른 경우는, 제조시나 사용시의 캐비티층(5)과 베이스층(6)의 치수 변화 거동이 다르기 때문에, 적층에 이용하는 접착제(8)로서 엘라스토머재를 사용하는 것이 유효하다. 이와 같은 접착제(8)로서는, 예를 들면, AS2600, AS3000, GF3500, GF3600(모두 히다치 가세 고교 가부시키가이샤제 제품명)을 들 수 있다. 접착제(8)의 두께로서는, 10㎛～50㎛를 사용할 수 있으며, 20㎛～50㎛가 바람직하고, 특히, 25㎛～40㎛가 바람직하다. 이보다 얇은 경우는, 캐비티층(5)의 내층회로(19)의 두께에 의한 단차(段差) 등을 메울 수 없고, 또한, 캐비티층(5)과 베이스층(6)의 치수 변화 거동의 차이 등에 의한 변형을 흡수하기 어려워진다. 이보다 두꺼운 경우는, 엘라스토머재라도 접착제(8)의 움직임이 커져, 접속 신뢰성이 저하할 가능성이 있다.
베이스층(6)은, 캐비티층(5)과 적층되어 캐비티부(9)를 형성함과 아울러, 반도체소자(2)를 탑재하기 위한 기판이다. 베이스층(6)은, 절연층인 베이스재(21)의 캐비티층(5) 측의 면에, 반도체와 전기적으로 접속되는 와이어 본드 단자(12)와, 이 와이어 본드 단자(12)와 인출선(도시하지 않음.)에 의해 전기적으로 접속되는 접속패드(11)를 가지며, 베이스재(21)의 캐비티층(5)과 반대측의 면에, 다른 기판 등과 접속하기 위한 접속단자Ｂ(15)를 가지며, 이들 접속패드(11)와 접속단자Ｂ(15)를 전기적으로 접속하는 층간접속(42)을 가진다. 와이어 본드 단자(12), 인출선(도시하지 않음.), 접속패드(11) 및 접속단자Ｂ(15)를 형성하는 패턴은, 서브트랙티브법 등에 의해 제작할 수 있다. 베이스재(21)는, 반도체소자 탑재용 패키지 기판(1)의 제조에 이용되는 일반적인 동 피복 적층판이나 빌드업재를 이용하여 제작할 수 있다. 또한, 도 4에 나타내는 바와 같이, 이들 동 피복 적층판을 베이스재ａ(28)로 하고, 빌드업재를 베이스재ｂ(29) 및 베이스재ｃ(30)로 하여, 이들을 조합해서 다층화한 베이스재(21)도 사용할 수 있다. 층간접속(42)은, 드릴가공이나 레이저가공을 이용하여 관통구멍이나 비(非)관통구멍을 형성하고, 이들 구멍 안에 도금을 형성하는 것 등에 의해 제작할 수 있다. 또한, 상기는, 반도체소자(2)와 접속패드(11)의 전기적 접속이, 와이어 본드 단자(12)만으로 행해지는 경우에 대해 설명했지만, 도 6에 나타내는 바와 같이, 와이어 본드 단자(12)에 더해, 접속단자Ｃ(27)에 의해 전기적으로 접속되는 경우도 마찬가지로 하여, 베이스층(6)을 형성할 수 있다.
접속패드(11)는, 베이스층(6)의 캐비티층(5) 측의 면의 캐비티부(9)에 대응하는 영역 이외의 영역에 설치되며, 이 접속패드(11)를 저면으로 한 바닥을 가진 비아(13)가 캐비티층(5)에 형성된다. 이 바닥을 가진 비아(13)의 형성은, 일례로서는, 도 3에 나타내는 바와 같이, 캐비티재(7)에 드릴가공, 레이저가공, 펀치가공, 루터가공 등으로 관통구멍Ａ(24)를 형성해 두고, 접착제(8)를 임시로 부착하여, 관통구멍Ａ(24)에 대응하는 부분의 접착제(8)를 드릴가공, 레이저가공, 펀치가공, 루터가공 등으로 제거한 후, 도 5에 나타내는 바와 같이, 이 관통구멍Ａ(24)의 위치와, 접속패드(11)의 위치가 대응하도록, 캐비티층(5)과 베이스층(6)을 적층함으로써 이루어질 수 있다. 다른 예로서는, 캐비티재(7)와 접착제(8) 둘 다에 드릴가공, 레이저가공, 펀치가공, 루터가공 등으로 관통구멍Ａ(24)를 형성해 두고, 캐비티재(7)와 접착제(8)의 관통구멍Ａ(24)의 위치를 맞추어 캐비티재(7)에 접착제(8)를 임시로 부착하고, 이 관통구멍Ａ(24)의 위치와, 접속패드(11)의 위치가 대응하도록, 캐비티층(5)과 베이스층(6)을 적층함으로써 이루어질 수 있다. 또 다른 예로서는, 캐비티층(5)과 베이스층(6)을 적층한 후에, 접속패드(11)에 대응하는 부분의 캐비티층(5)을 제거하는 방법이 있다. 이 경우는, 제거를 카운터보링가공이나 레이저가공으로 행하는 방법, 혹은 캐비티층(5)으로서 감광성 재료를 사용하는 방법을 이용할 수 있다.
도 2에 나타내는 바와 같이, 베이스층(6)의 캐비티층(5)과 적층되는 측에, 감광성 수지층(10)이 형성되는 것이 바람직하다. 그리고 바닥을 가진 비아(13)에 의한 층간접속(31)을 형성할 목적으로, 접속패드(11)는 적어도 일부가 노출된 상태로 되어, 캐비티층(5)과 베이스층(6)을 적층할 때는, 캐비티층(5)의 접착제(8)와 베이스층(6)의 감광성 수지층(10)이 접착하도록 하는 것이 바람직하다. 이에 의해, 접착제(8)가 베이스층(6)의 접속패드(11)에 직접 접착하지 않도록 할 수 있고, 적층시에 접착제(8)가 접속패드(11) 위에 퍼져서, 접속면적을 축소시켜, 접속저항이 커지거나, 접속 신뢰성이 저하하는 것을 억제할 수 있다. 즉, 감광성 수지층(10)이, 접속패드(11)와 접착제(8) 사이에 배치됨으로써, 적층시에 접착제(8)가 접속패드(11) 위에 유동하는 것을 방해하는 작용을 가진다. 또한, 베이스층(6)의 캐비티층(5)과의 접착면에 있는 접속패드(11) 등에 의한 단차를 평탄하게 할 수 있고, 캐비티층(5)과의 접착에 이용하는 접착제(8)가 얇아, 유동성이 낮은 것을 이용해도, 접착제(8)의 추종을 확보할 수 있다.
감광성 수지층(10)으로서는, 배선판이나 실장 기판의 제조에 이용되는 감광성 솔더 레지스트를 이용할 수 있다. 감광성 솔더 레지스트로서는, 반도체소자 탑재용 패키지 기판이나 배선판으로 일반적으로 사용되는 것을 이용할 수 있다. 이와 같은 것으로서는, 액상 타입의 PSR4000(타이요 잉키 가부시키가이샤제 상품명)이나, 드라이 필름 타입의 포테크 SR3000G(히다치 가세 고교 가부시키가이샤제, 상품명)을 사용할 수 있다.
도 5에 나타내는 바와 같이, 바닥을 가진 비아(13) 안에는 도전수지(17)가 충전된다. 도전수지(17)의 바닥을 가진 비아(13)로의 충전은, 도전수지(17)를 인쇄로 도포함으로써 행할 수 있다. 바닥을 가진 비아(13)의 어스펙트비가 큰 경우는, 예를 들면, 진공 인쇄장치를 이용함으로써, 바닥을 가진 비아(13) 안으로의 기포의 잔류를 억제할 수 있어, 충전성을 확보할 수 있다. 또한, 도전수지(17)를 충전하기 전에, 바닥을 가진 비아(13) 안에, 금속피복(18)을 형성하는 것이 바람직하다. 금속피복(18)은, 예를 들면, 전기 동도금이나 무전해 동도금에 의해 형성할 수 있다. 이에 의해, 바닥을 가진 비아의 내벽이 매끄럽게 되어, 도전수지(17)가 바닥을 가진 비아(13) 안에 들어가기 쉬워지기 때문에, 도전수지(17)가 충전하기 쉬워진다. 또한, 도금에 의한 금속피복(18)과 도전수지(17) 둘 다로 층간접속(31)을 형성하기 때문에, 층간접속 신뢰성이 향상한다.
이와 같이, 접속패드(11)와 접속단자Ａ(14)의 층간접속(31)이, 바닥을 가진 비아(13) 안에 도전수지(17)를 충전함에 의해 형성되므로, 이른바 필드 비아 도금에 의한 도금 충전에 비해, 급전을 위한 도금 리드를 설치할 필요가 없기 때문에, 설계의 자유도가 크고, 또한 그만큼, 고밀도화를 도모할 수 있다. 또한, 필드 비아 도금에 비해, 어스펙트비가 더 큰 경우(예를 들면, 층간접속(31)을 위한 바닥을 가진 비아(13)의 지름이 φ 0.2㎜, 깊이 0.2㎜～0.55㎜)라도, 접속패드(11)와 접속단자Ａ(14)의 층간접속(31)을 형성할 수 있다. 이 때문에, 캐비티부(9) 안에 복수의 반도체소자(2)를 포개어 수납하는 것이 가능해진다. 또한, 이 때문에, 복수의 반도체소자(2)를 포개어 수납한 경우라도, 봉지제(3)의 최상부가, 접속단자Ａ(14)와 동등 이하의 높이가 되도록 하는 것이 가능하다. 따라서 본 발명의 반도체소자 탑재용 패키지 기판(1)이 ＰｏＰ에 있어서의 하부 기판(33)으로서 이용되는 경우, 또는 본 발명의 반도체 패키지(36)가 ＰｏＰ에 있어서의 하부 패키지(35)로서 이용되는 경우는, 접속단자Ａ(14)보다 상방으로 봉지제(3)가 튀어나오는 경우가 없으므로, 상부 기판(32) 또는 상부 패키지(34)와의 접속시에, 봉지제(3)의 높이를 고려한 땜납 볼 지름을 이용할 필요성이 없어, 땜납 볼 지름의 소경화(小徑化)가 가능해진다. 또한, 이에 따라, 접속단자Ａ(14)의 지름(사이즈)과 피치의 미세화가 가능해진다.
도 7에 나타내는 바와 같이, 일반적으로, ＰｏＰ용 하부 기판(33)이나 하부 패키지(35)에서는, 상부 기판(32) 또는 상부 패키지(34)와 접속되는 접속단자Ａ(14) 쪽이 땜납 볼(38) 지름이 크므로(예를 들면, φ 0.6㎜), 반대측의 면의 접속단자Ｂ(15)보다, 단자의 지름(사이즈)이 크고(예를 들면, φ 0.5㎜), 피치도 크게(예를 들면, 0.8㎜) 형성되어 있다. 그러나 도 6에 나타내는 바와 같이, 본 발명에서는, 상부 기판(32) 또는 상부 패키지(34)와 접속되는 접속단자Ａ(14) 쪽이, 반대측의 면의 접속단자Ｂ(15)보다, 단자의 지름(사이즈)이 작고(예를 들면, φ 0.25㎜), 피치도 작게(예를 들면, φ 0.4㎜) 형성하는 것이 가능해진다. 이 때문에, 단자 수가 더 많은 상부 기판(32) 또는 상부 패키지(34)와의 고밀도인 접속이 가능해진다.
또한, 종래의 스루홀 도금에 의한 층간접속(31)의 형성에서는, 바닥을 가진 비아(13)의 바로 위에 접속단자를 설치할 수 없지만, 본 발명에 의하면, 바닥을 가진 비아(13) 위에 금속피복(18)을 행하는 것도 가능하므로, 바닥을 가진 비아(13)의 바로 위에 외부 접속단자(접속단자Ａ(14))를 설치할 수 있어, 고밀도화를 도모할 수 있다.
도전수지(17)는, 도전성분으로서 은, 동, 카본 등을, 바인더로서 에폭시 수지, 페놀 수지 등의 열경화성 수지를 포함하는 것을 이용할 수 있다. 또한, 충전 후의 도전수지(17)를 경화시킨다. 도전수지(17)가 충분히 경화되어 있지 않으면, 그 후의 가열로 도전수지(17)의 가교 밀도가 증가해서, 체적 수축에 의한 보이드나 크랙, 계면 파괴가 발생하여, 접속 신뢰성이 저하한다. 도전수지(17)의 바인더는 재(再)경화하지 않는 것이 바람직하다.
바닥을 가진 비아(13) 안에 도전수지(17)가 충전되어, 경화됨으로써, 바닥을 가진 비아(13) 전체의 강성이 향상한다. 상술한 바와 같이, 접착제(8)로서 엘라스토머재를 사용한 경우, 캐비티층(5)과 베이스층(6)의 치수 변화 거동이 다른 경우라도, 접착제(8)가 그 뒤틀림을 흡수하여, 휨이나 비틀림 등의 발생을 억제한다. 한편으로, 이 뒤틀림을 흡수할 때에, 접착제(8)에 뒤틀림 응력이 집중하여 변형한다. 이 때문에, 예를 들면, 일반적인 스루홀 도금만으로 바닥을 가진 비아(13)의 층간접속을 형성한 경우, 접착제(8) 부분에서 크랙이 발생하여, 접속불량이 생기게 함이 염려된다. 그러나 바닥을 가진 비아(13) 안에는, 도전수지(17)가 충전되어, 경화되어 있으므로, 바닥을 가진 비아(13) 전체의 강성이 향상되어 있기 때문에, 도전수지(17)에 의해 층간접속(31)이 형성된 부위는, 접착제(8)의 변형이 억제된다. 도전수지(17)를 충전하기 전에, 바닥을 가진 비아(13) 안에, 도금에 의해 금속피복(18)을 형성하는 것이, 도전수지(17)의 충전성이나 층간접속 신뢰성의 점에서 더 바람직하다. 층간접속(31)이 형성되어 있지 않고, 도전수지(17)가 없는 부분에서는, 접착제(8)가 변형하여 뒤틀림을 흡수한다. 이와 같이 하여, 접착제(8)로서 엘라스토머재를 이용한 경우라도, 바닥을 가진 비아(13) 안에 도전수지(17)가 충전되어, 경화됨으로써, 접속 신뢰성을 확보하면서, 휨이나 변형을 억제 가능한 반도체소자 탑재용 패키지 기판을 제공할 수 있다.
도전성분은, 평균 입경 30㎛ 이하의 동분(銅粉) 또는 동분의 표면에 은도금한 것(이하, 「은도금 동분」이라 함) 또는 동분의 표면에 금도금한 것(이하, 「금도금 동분」이라 함)을 포함하는 금속분(粉)을 이용하는 것이 바람직하다. 이들 중에서도, 무전해 니켈도금이나 무전해 금도금의 석출성이 우수하다는 점에서, 주요 도전성분이, 은도금 동분이나 금도금 동분인 것이 바람직하다. 금속분의 평균 입경이 30㎛를 넘으면, 인쇄시에 스크린이 막히거나, 페이스트의 연신이 나빠져, 인쇄성이 떨어진다. 금속분의 형상은, 플레이크 형상 또는 수지(樹枝) 형상이면, 금속분끼리의 접촉이 좋아져, 도전성이 향상하므로 바람직하다. 또한, 다른 형상의 금속분을 스탬핑 등의 처리를 해서 플레이크 형상으로 하여 이용해도 된다. 은도금 동분에 있어서의 은도금이나 금도금 동분에 있어서의 금도금은, 전해 도금법, 무전해 도금법, 치환 도금법 등 어떠한 방법으로 도금한 것이라도 되고 특별히 제한은 없다. 도전수지(17) 중의 도전성분의 함유량으로서는, 65 질량%～80 질량%가 바람직하고, 특히 76 질량% 정도가 바람직하다. 이보다 적은 경우는, 무전해 도금의 석출성이 저하하여, 도전수지(17) 위가 금속피막(16)에 의해 피복되지 않는 경우가 있고, 이보다 많은 경우는, 도전수지(17)의 페이스트 상태에 있어서의 점도가 높아져서, 인쇄성이 저하하여, 바닥을 가진 비아(13)로의 충전이 곤란해진다.
이와 같이, 도전성분으로서, 동분, 은도금 동분, 금도금 동분을 포함하는 것을 이용하면, 도전수지(17) 위에 금속피막(16)을 형성할 때에는, 도전수지(17) 위에 촉매를 부여하는 처리를 행함이 없이, 도전성분을 노출시키는 것만으로, 무전해 도금 또는 전기 도금에 의해 직접 금속피막(16)을 형성할 수 있다는 점에서 바람직하다. 이들 중에서도, 주요 도전성분이, 은도금 동분, 금도금 동분인 것이, 무전해 니켈도금이나 무전해 금도금 또는 전기 니켈도금이나 전기 금도금, 전기 동도금의 석출성이 우수하다는 점에서 바람직하다. 이 경우는, 도전수지(17) 중의 도전성분을 노출시키는 것만으로, 무전해 도금이, 도전수지(17) 중에 포함되는 도전성분의 도금 촉매 활성에 의해, 직접 도전성분 위에 석출하므로, 무전해 도금을 소정 두께까지 형성함에 의해, 도전수지(17) 위의 전체가 무전해 도금에 의해 완전히 피복되고, 결과적으로 도전수지(17) 위에 직접 금속피막(16)이 형성된다. 또한, 도전수지(17) 중의 도전성분을 노출시키는 것만으로, 이 도전성분으로부터의 급전에 의해, 전기 도금이 직접 도전성분 위에 석출하므로, 전기 도금을 소정 두께까지 형성함에 의해, 도전수지(17) 위의 전체가 전기 도금에 의해 완전히 피복되고, 결과적으로 도전수지(17) 위에 직접 금속피막(16)이 형성된다. 또한, 도전수지(17)를 충전한 후에는, 바닥을 가진 비아(13)의 입구측 표면을 평활화하기 위해 버프 연마 등의 물리적 연마를 행하나, 이 물리적 연마에 의해, 도전수지(17) 중의 도전성분이 노출된 상태로 바닥을 가진 비아(13)의 입구측에 배치되므로, 과망간산이나 황산을 이용한 디스미어 처리를 이용해서 도전수지(17)를 에칭하여 도전성분을 노출시키는 것을 필요로 하지 않고, 무전해 도금 또는 전기 도금에 의해, 도전성분 위에 금속피막(16)을 직접 형성할 수 있다는 점에서 바람직하다. 또한, 디스미어 처리를 필요로 하지 않기 때문에, 도전수지(17) 이외의 부분(예를 들면, 접착제(8)나 감광성 수지층(10) 등)에 디스미어 처리에 의한 영향이 없도록, 마스킹한다거나 하는 공정이 불필요해진다는 점에서 바람직하다. 또한, 도전수지(17)에 대해 디스미어 처리를 행한 경우는, 도전수지(17)의 도전성분을 보유하는 수지성분까지도 에칭되어 버려, 도전성분이 탈락하는 결과, 도전수지(17) 위에 무전해 도금 또는 전기 도금의 석출성이 저하하여, 완전히 금속피막(16)으로 피복할 수 없는 문제나, 도전수지(17) 위의 금속피막(16)의 밀착이 얻어지기 어려운 문제가 있지만, 본 발명에서는, 물리적 연마만으로 도전수지(17) 중의 도전성분을 노출시키므로, 이와 같은 문제가 없기 때문에, 도전수지(17) 위를 금속피막(17)으로 완전히 피복할 수 있고, 또한, 도전수지(17)와 금속피막(16)의 밀착을 확보할 수 있다. 또한, 물리적 연마에 의해 도전수지(17) 위에 형성된 요철이, 투묘(投錨)효과에 의해 금속피막(16)과의 밀착을 향상시키는 효과를 가진다. 또한, 이와 같이, 본 발명에서는, 도전수지(17) 위에 금속피막(16)을 형성할 때에는, 도전수지(17) 위에 촉매를 부여하는 처리나 디스미어 처리를 어느 것도 행함이 없이, 물리적 연마로 도전성분을 노출시키는 것만으로, 무전해 도금 또는 전기 도금에 의해 직접 금속피막(16)을 형성할 수 있다. 이 때문에, 금속피막(16)을 형성하는 부분 이외에 대해, 보호를 위한 마스킹을 행하는 공정이나 촉매를 제거하는 공정이 불필요하고, 또한, 도전수지(17) 위 이외에, 금속피막(16)을 형성하는 부분이 있을 경우(예를 들면, 캐비티부(9) 안에 노출된 베이스층(6) 위의 와이어 본드 단자(12) 등)라도, 도전수지(17) 위와 이것 이외의 금속피막(16)을 형성하고 싶은 부분 둘 다를, 일괄처리에 의해, 동시에 금속피막(16)을 형성할 수 있다. 따라서 대폭으로 공정 수 저감을 도모할 수 있다.
도전수지(17) 위에 형성하는 무전해 도금으로서는, 도전수지(17) 중에 포함되는 도전성분의 도금 촉매 활성에 의해 석출하는 것이라면, 사용하는 것이 가능하지만, 석출성이 좋다는 점에서 무전해 니켈도금이나 무전해 금도금이 바람직하다. 무전해 니켈도금을 행한 후에 치환 금도금이나 무전해 금도금을 더 행하면, 이 금속피막(16)에 의해 형성되는 접속단자Ａ(14) 표면의 산화가 억제되기 때문에, 접속시의 접촉저항의 상승을 억제하고, 또한, 땜납 젖음성을 유지할 수 있다는 점에서 바람직하다. 또한, 본 발명에서, 무전해 금도금이란, 이른바 환원형(還元型) 무전해 금도금을 말하며, 치환형 금도금과는 구별되는 것을 말한다. 무전해 니켈도금의 두께는, 4㎛～6㎛가 바람직하다. 무전해 니켈도금의 두께가 이보다 얇으면 도전수지(17) 위의 금속피막(16)에 의한 피복이 불충분하게 되어 신뢰성 저하의 가능성이 있다. 무전해 니켈도금의 두께가 이보다 두꺼우면, 비용 상승으로 이어지고, 또한, 도금 응력이 커져 금속피막(16)의 밀착이 저하할 가능성이 있다. 또한, 종래의 스루홀 도금과 구멍 메움 수지의 충전에 의한 층간접속(31)의 형성에서는, 구멍 메움 수지가 무전해 도금에 대해 촉매 활성을 가지지 않기 때문에, 도금 촉매의 부여가 필요하고, 이 경우는, 도금이 불필요한 영역에는, 도금 촉매가 부착되지 않도록 마스크할 필요가 있기 때문에, 공정 수가 많아지는 문제가 있었다. 본 발명에 의하면, 무전해 도금에 대해 촉매 활성을 가지는 도전수지(17)를 사용하고, 도전수지(17) 중의 도전성분의 노출을 버프 연마 등의 물리적 연마로 행하므로, 무전해 도금의 석출성이나 밀착성을 확보할 수 있다. 이 때문에, 무전해 도금으로서, 종래와 같이 바탕 도금으로서 무전해 동도금을 행하고 나서 무전해 니켈도금과 치환 금도금이나 무전해 금도금 등을 행할 필요가 없어, 적은 공정 수에 의해, 바닥을 가진 비아(13)의 바로 위에, 땜납 젖음성을 확보한 접속단자를 형성할 수 있다.
도전수지(17) 위에 형성하는 전기 도금으로서는, 도전수지(17) 중에 포함되는 도전성분의 도전성을 이용하여 급전함으로써, 직접 도전성분 위에 석출하는 것이라면, 사용하는 것이 가능하지만, 석출성이 좋다는 점에서 전기 니켈도금이나 전기 금도금, 전기 동도금이 바람직하다. 도전수지(17)의 도전성분 위에 직접 전기 동도금을 행한 후에 무전해 니켈도금 혹은 전기 니켈도금을 행하고, 치환 금도금 혹은 무전해 금도금 혹은 전기 금도금을 더 행하는 경우, 또는 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행한 후에, 치환 금도금 혹은 무전해 금도금 혹은 전기 도금을 더 행하는 경우는, 이 금속피막(16)에 의해 형성되는 접속단자Ａ(14) 표면의 산화가 억제되기 때문에, 접속시의 접촉저항의 상승을 억제하고, 또한, 땜납 젖음성을 유지할 수 있다는 점에서 바람직하다. 특히, 후자와 같이, 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행하면, 전자와 같이, 전기 니켈도금의 바탕 도금으로서 전기 동도금을 행할 필요가 없어, 적은 공정 수로, 바닥을 가진 비아(13)의 바로 위에, 땜납 젖음성을 확보한 접속단자를 형성할 수 있다. 이와 같이, 도전수지(17)의 도전성분 위에 직접 전기 니켈도금을 행하는 경우, 전기 니켈도금의 두께는, 4㎛～16㎛가 바람직하다. 전기 니켈도금의 두께가 이보다 얇으면 도전수지(17) 위의 금속피막(16)에 의한 피복이 불충분하게 되어 신뢰성 저하의 가능성이 있다. 전기 니켈도금의 두께가 이보다 두꺼우면, 비용 상승으로 이어지고, 또한, 도금 응력이 커져 금속피막(16)의 밀착이 저하할 가능성이 있다. 또한, 전기 니켈도금 위에 전기 금도금을 행하는 경우, 전기 금도금의 두께는, 0.5㎛～1.5㎛가 바람직하다. 전기 금도금의 두께가 이보다 얇으면, 표면 산화를 억제하는 효과가 저하하고, 한편, 전기 금도금의 두께가 이보다 두꺼우면, 비용 상승으로 이어진다.
도전수지(17) 위에는, 접속단자Ａ(14)가 설치된다. 접속단자Ａ(14)는, 외부 기판과 전기적으로 접속하기 위한 것이며, 본 발명의 반도체소자 탑재용 패키지 기판(1)이 ＰｏＰ에 있어서의 하부 기판(33)으로서 이용되는 경우, 또는 본 발명의 반도체 패키지(36)가 ＰｏＰ에 있어서의 하부 패키지(35)로서 이용되는 경우는, 상부 기판(32)(다른 반도체소자 탑재용 패키지 기판(1)) 또는 상부 패키지(34)(다른 패키지 기판)와의 접속을 위한 접속단자로서 이용된다.
도전수지(17)를 충전하여 경화한 후에, 바닥을 가진 비아(13)보다 상방으로 튀어나온 도전수지(17)에 대해 행하는 연마로서는, 예를 들면 버프 연마나 벨트 샌더 등을 이용하는 물리적 연마를 사용할 수 있다. 그 중에서도 버프 롤에 의한 기계 연마가 바람직하며, 버프의 번수(番手)는, 600번, 800번, 1000번, 혹은 그들을 조합하여 사용한다. 버프 롤로서는, 예를 들면, 구멍 메움 수지 연마용 ＪＰ버프 몬스터 V3/V3－D2(쟈부로 고교제 상품명)을 사용할 수 있다. 또한, 연마 전류는 0.1Ａ～2.OＡ 정도로 연마를 행하지만, 깎아내는 도전수지(17)의 양에 따라 전류 값도 조정한다. 바람직하게는 1.OＡ～1.4Ａ 정도이다.
접속단자Ａ(14)의 형성의 일례로서는, 우선, 바닥을 가진 비아(13) 안에 충전한 도전수지(17) 위에, 금속피막(16)을 형성함으로써 행해진다. 예를 들면, 바닥을 가진 비아(13) 안에 도전수지(17)를 충전한 후, 연마하고, 도전수지(17) 표면을 캐비티재(7)와 같은 높이로 함과 아울러, 미리 캐비티재(7) 위에 구비하는 동박(銅箔)(40)을 노출시킨다(여기서, 도전수지(17)를 충전하기 전에 바닥을 가진 비아(13) 안에 금속피복(18)을 행한 경우는, 금속피복(18)을 노출시킴.). 그리고 노출된 동박(40)(또는 금속피복(18))과 도전수지(17) 위에 도금 레지스트(도시하지 않음.)를 형성한 후, 무전해 도금 또는 전기 도금으로 금속피막(16)을 형성하고, 이것을 에칭 레지스트로 하여 에칭함으로써, 불필요한 부분의 동박(40)을 제거하여 접속단자Ａ(14)를 형성한다. 무전해 도금은, 무전해 동도금, 무전해 니켈도금, 무전해 금도금 등을 이용할 수 있으며, 전기 도금은, 전기 동도금, 전기 니켈도금, 전기 금도금 등을 이용할 수 있다. 이 경우의 무전해 도금으로서는, 촉매 부여를 행하지 않아도 도전수지(17) 위로의 석출성이 좋다는 점에서, 무전해 니켈도금이나 무전해 금도금이 바람직하다. 전기 도금으로서는, 도전수지(17) 위로의 석출성이 좋다는 점에서, 전기 니켈도금이나 전기 금도금이 바람직하다. 이와 같이, 도전수지(17)와 랜드 패턴에만 선택적으로 직접 금속피막(16)을 형성할 수 있음에 의해, 캐비티재(7) 위의 다른 부분의 도체 두께를 얇게 할 수 있으므로, 미세한 피치의 단자가 형성되기 쉬워, 고밀도화를 도모하는 것이 가능하게 된다.
반도체소자(2)는, 캐비티층(5)측의 면의 캐비티부(9)에 대응하는 영역에 탑재된다. 반도체소자(2)의 탑재는, 예를 들면 다이 본드 필름으로 베이스층(6) 위에 접착되고, 와이어 본드 단자(12)와 본딩 와이어(4)에 의해 반도체소자(2)와 전기적으로 접속된다. 이 반도체소자(2)의 베이스층(6)으로의 탑재는, 접속단자Ｃ(27)(도 6)를 이용하여, 플립 칩 접속이나 도전성 접착제에 의한 접속을 이용할 수도 있다.
반도체소자(2)는, 습기 등의 환경으로부터 보호하기 위해, 봉지제(3)에 의해 봉지된다. 이와 같은 봉지제(3)로서, 에폭시 수지, 폴리이미드 수지, 실리콘, 우레탄페녹시계 수지, 폴리에스테르계 수지, 아크릴계 수지 외에, 열경화성 수지, 열가소성 수지 등을 이용할 수 있다.
실시예
이하에, 본 발명의 실시예를 설명하지만, 본 발명은 본 실시예에 한정되지 않는다.
(실시예 1)
[캐비티층의 제작]
도 3에 나타내는 바와 같이, 캐비티재(7)로서, 양면에 두께 12㎛의 동박을 붙인 두께 0.2㎜의 에폭시 수지 유리포 동 피복 적층판인 MCL－E679F(히다치 가세 고교 가부시키가이샤제, 상품명)를 준비했다. NC 드릴머신인 MARK－100(히다치 세이코 가부시키가이샤제, 상품명)에 의해, 가이드구멍(도시하지 않음.)과 관통구멍Ａ(24)를 뚫었다.
다음으로, 캐비티재(7)의 동박 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W425(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 위에 네거티브형(型) 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부(燒付)하고, 1 질량%의 탄산 나트륨 수용액으로 현상하고, 에칭 레지스트를 형성한 후, 동박(40) 위의 에칭 레지스트가 없는 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로 행하고, 또한, 3 질량% 수산화 나트륨 수용액을 분무하여 에칭 레지스트를 박리제거해서, 동(銅) 패턴을 형성했다. 이에 의해, 한쪽 면에 대해서는, 관통구멍Ａ(40)의 둘레에 고리형 링이 되는 내층회로(19)를 형성했다. 다른쪽 면, 즉 접속단자Ａ(14)를 형성하는 면에 대해서는, 거의 전면(全面)에 동박(40)을 남겼다.
다음으로, 접착제(8)로서, 두께 25㎛의 에폭시계 드라이 필름 형상의 접착시트 AS2600(히다치 가세 고교 가부시키가이샤제, 상품명)을 이용하여, 라미네이터에 의해, 90℃의 온도에서, 압력을 0.4㎫로 하고, 이송속도 0.4m/분으로, 가열?가압하여, 캐비티재(7)에 임시로 부착했다. 다음으로, 접착시트에는, 캐비티재(7)에 형성된 관통구멍Ａ(24)에 맞추어, 개구부를 타발금형으로 형성했다. 다음으로, NC 루터기(機)를 이용하여, 12㎜×12㎜ 크기의 개구(25)를 형성했다. 접착제로서 이용한 접착시트의 저장 탄성률은, 50℃에서 약 300㎫, 수지 플로우량은 약 300㎛였다.
[베이스층의 제작]
도 4에 나타내는 바와 같이, 베이스재ａ(28)로서, 양면에 두께 12㎛의 동박을 붙인 두께 0.06㎜의 에폭시 수지 유리포 동 피복 적층판인 MCL－E679F(히다치 가세 고교 가부시키가이샤제, 상품명)에 NC 드릴머신인 MARK－100(히다치 세이코 가부시키가이샤제, 상품명)에 의해, 관통구멍Ｂ(39)을 뚫었다.
다음으로, 이 관통구멍Ｂ(39)의 디스미어 처리를 과망간산 나트륨 수용액에 온도 85℃에서 6분간의 조건으로 행하고, 무전해 동도금인 CUST201(히다치 가세 고교 가부시키가이샤제, 상품명), 황산구리 10g/L, EDTA 40g/L, 포르말린 10㎖/L, pH 12.2)에 온도 24℃, 시간 30분의 조건으로, 관통구멍Ｂ(39) 안을 포함하는 베이스재ａ(28)의 전면(全面)에 0.5㎛의 바탕 동도금을 행했다. 다음으로, 황산 동도금으로 온도 30℃, 전류 밀도 1.5Ａ/d㎡, 시간 60분의 조건으로, 관통구멍Ｂ(39) 안을 포함하는 베이스재ａ(28)의 전면(全面)에, 도금 두께 20㎛의 전기 동도금(41)을 형성했다.
다음으로, 베이스재ａ(28)의 동박(40) 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W425(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부하고, 1 질량%의 탄산 나트륨 수용액으로 현상하고, 에칭 레지스트를 형성하고, 그 에칭 레지스트가 없는 동박(40) 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로 행하며, 또한, 3 질량% 수산화 나트륨 수용액을 분무해서 에칭 레지스트를 박리제거하여, 베이스재ａ(28)의 표리(表裏)에 회로를 형성했다.
다음으로, 베이스재ｂ(29), 베이스재ｃ(30)로서, 두께 0.06㎜의 에폭시 수지 유리직물포 프리프레그인 GEA－679NUJY(히다치 가세 고교 가부시키가이샤제, 상품명)를 준비했다. 또한, 동박(40)으로서, 두께 12㎛의 동박인 3EC－VLP－12(미츠이 긴조쿠 고교 가부시키가이샤제, 상품명)를 준비했다. 이들 에폭시 수지 유리직물포 프리프레그를, 먼저, 준비한 베이스재ａ(28)의 양면의 회로 위에 겹치고, 또한, 두께 12㎛의 동박(40)을 그 위에 겹치고, 진공 프레스를 이용해서, 압력 3㎫, 온도 175℃, 유지 시간 1.5시간의 조건으로 가압?가열하여 일체로 적층했다. 이와 같이, 베이스재ａ(28)의 한쪽 면에 베이스재ｂ(29)와 동박(40)을, 다른쪽 면에 베이스재ｃ(30)와 동박(40)을 일체로 적층함으로써, 베이스재(21)를 제작했다.
다음으로, 베이스재(21)의 동박(40) 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W425(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이고, 자외선으로 노광하여, 회로를 소부하고, 1 질량%의 탄산 나트륨 수용액으로 현상하고, 에칭 레지스트를 형성하고, 그 에칭 레지스트가 없는 동(銅) 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로 행하고, 또한, 3 질량% 수산화 나트륨 수용액을 분무해서 에칭 레지스트를 박리제거하여, 컨포멀 마스크(22)를 형성했다.
다음으로, 베이스재(21)에, NC 레이저가공기 MARK－20(히다치 세이코 가부시키가이샤제, 상품명)를 이용해서, 구멍 지름 φ 0.26, 출력 5OOＷ, 펄스 폭 15㎲, 발사 수 15의 조건으로 가공하여 레이저구멍(26)을 형성하고, 이어서, 이 레이저구멍(26)의 디스미어 처리를 과망간산 나트륨 수용액에 온도 85℃로 6분간의 조건으로 행하고, 무전해 동도금인 CUST201(히다치 가세 고교 가부시키가이샤제, 상품명), 황산구리 10g/L, EDTA 40g/L, 포르말린 10㎖/L, pH 12.2)으로 온도 24℃, 시간 30분의 조건으로, 레이저구멍(26) 안을 포함하는 베이스재(21)의 전면(全面)에 0.5㎛의 바탕 동도금을 행했다.
다음으로, 황산 동도금으로 온도 30℃, 전류 밀도 1.5Ａ/d㎡, 시간 60분의 조건으로, 레이저구멍(26) 안을 포함하는 베이스재ｂ(29), 베이스재ｃ(30)의 전면(全面)에, 도금 두께 20㎛의 전기 동도금을 형성했다.
다음으로, 베이스재(21)의 전기 동도금 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W475(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이며, 자외선으로 노광하여, 회로를 소부하고, 1 질량%의 탄산 나트륨 수용액으로 현상하며, 에칭 레지스트를 형성하고, 그 에칭 레지스트가 없는 동 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로, 회로를 형성하고, 이어서, 3 질량% 수산화 나트륨 수용액을 분무하여 에칭 레지스트 박리제거를 행했다. 이에 의해, 접속패드(11), 접속단자Ｂ(15) 등을 포함하는 회로를 형성했다. 이때의 접속단자Ｂ(15)의 지름은 φ 0.3㎜, 피치는 0.5㎜였다.
다음으로, 회로 형성을 행한 베이스재(21)의 표면에, 액상 레지스트인 PSR－4000(타이요 잉키 세이조오 가부시키가이샤제, 상품명)를 인쇄하고, 80℃에서 20분간 건조한 후, 그 상면에 네거티브형 마스크를 붙여, 자외선으로 노광하고, 또한, 1.5 질량% 탄산 나트륨 수용액으로 현상하며, 자외선 1J/㎠의 조사에 의해 더욱더 경화를 행하고, 150℃에서 60분간 건조한 후, 감광성 수지층(10)으로서의 솔더 레지스트(23)를 형성하여, 베이스층(6)을 제작했다. 또한, 이 솔더 레지스트(23)(감광성 수지층(10))의 형성은, 베이스재(21)의 접속패드(11)를 형성한 면측에만 형성하고, 다른쪽 면에는 형성하지 않았다.
[반도체소자 탑재용 패키지 기판의 제작]
다음으로, 도 5에 나타내는 바와 같이, 캐비티층(5)의 접착제(8)를 임시로 부착한 면과, 베이스층(6)의 감광성 수지층(10)(솔더 레지스트(23))을 형성한 면이 서로 마주보도록 겹치고, 진공 프레스를 이용해서, 압력 3㎫, 온도 175℃, 유지 시간 1.5시간의 조건으로 가압?가열해 일체로 적층하여, 반도체소자 탑재용 패키지 기판(1)으로 했다. 이때, 캐비티층(5)에 형성된 관통구멍Ａ(24)이, 베이스층(6)에 설치된 접속패드(11)에 의해 막히도록 적층되어, 접속패드(11)를 저면으로 한 바닥을 가진 비아(13)가, 캐비티층(5)에 형성된다.
다음으로, 이 바닥을 가진 비아(13) 안에, 베이스재(21)의 경우와 마찬가지로 하여, 바닥을 가진 비아(13) 안의 디스미어 처리를 행하고, 바닥을 가진 비아(13) 안을 포함하는 반도체소자 탑재용 패키지 기판(1)의 전면(全面)에 0.5㎛의 바탕 동도금을 행했다.
다음으로, 바탕 동도금 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W475(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이며, 자외선으로 노광하여, 도금이 불필요한 부분(캐비티부(9) 안 및 베이스층(6)의 접속단자Ｂ(15)를 가지는 면)에 도금 레지스트(43)를 형성했다. 또한, 캐비티부(9)는, 전기 동도금이 되지 않도록, 도금 레지스트(43)로 완전히 피복했다. 다음으로, 황산 동도금으로, 온도 30℃, 전류 밀도 1.5Ａ/d㎡, 시간 60분의 조건으로, 도금 두께 20㎛의 전기 동도금(41)에 의해 금속피복(18)을 형성하고, 이어서, 3 질량% 수산화 나트륨 수용액을 분무하여 도금 레지스트(43)의 박리제거를 행했다.
다음으로, 황산과수 에칭 조성으로 이루어지는 코브라 에칭액(에바라유지라이트 가부시키가이샤제, 상품명)을 이용하여, 캐비티부(9) 안에 석출한 바탕 동도금(도시하지 않음.)을, 온도 50℃, 스프레이 압력 0.2㎫, 속도 1.0m/분의 조건으로 에칭하고, 이어서, 과망간산 나트륨 수용액, 온도 85℃로 15분간의 조건으로 촉매 제거를 행했다.
다음으로, 반도체소자 탑재용 패키지 기판(1)의 바닥을 가진 비아(13)(구멍 지름 φ 약 0.2㎜, 깊이 약 0.25㎜) 안에, 도전수지(17)로서 AE1244(타츠타 덴센 가부시키가이샤제, 상품명)을 스크린 인쇄법으로 충전했다. 스크린 인쇄에는, 바닥을 가진 비아(13) 안으로의 기포 잔류를 없애기 위해, 진공 인쇄장치 VE500(토레 엔지니어링 가부시키가이샤제 상품명)를 이용했다. 충전한 도전수지(17)를 완전 경화하기 위해, 반도체소자 탑재용 패키지 기판(1) 전체를 110℃로 15분간 가열하고, 170℃로 60분간 더 가열했다. 이때, 도전수지(17)는, 바닥을 가진 비아(13)의 입구의 랜드 패턴보다 튀어나온 상태였다.
다음으로, 버프 연마기(가부시키가이샤 이시이효키제)를 사용하여, 바닥을 가진 비아(13) 입구의 전기 동도금(41)의 표면이 노출되고, 도전수지(17)와 전기 동도금(41)이 평활하게 될 때까지 연마했다. 사용한 버프 롤의 번수는, 600번, 800번, 1000번을 조합하여 사용했다. 버프 롤로서는, 구멍 메움 수지 연마용 ＪＰ버프 몬스터 V3/V3－D2(쟈부로 고교제 상품명)를 사용했다. 또한, 연마 전류는 1.2Ａ였다.
다음으로, 전기 동도금(41) 표면에, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W475(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이며, 자외선으로 노광하여, 도금이 불필요한 부분에 도금 레지스트(43)를 형성했다. 또한, 캐비티부(9) 안의 와이어 본드 단자(12)와 접속단자Ｂ(15)는, 도금되도록 하기 때문에, 도금 레지스트(43)로는 피복하지 않았다.
다음으로, 연마 후의 도전수지(17) 위에 촉매를 부여하거나, 디스미어 처리를 행함이 없이, 직접 무전해 도금에 의해 금속피막(16)을 형성했다(도전수지(17) 이외의 부분은, 도시를 생략함.). 구체적으로는, 일반적으로 무전해 도금의 전(前)처리로 행해지는 탈지(脫脂)와 소프트 에칭, 산(酸)세정을 행한 후, 무전해 니켈도금액 NiPS100(히다치 가세 고교 가부시키가이샤제, 상품명)을 이용해서, 액온도 85℃로, 시간 20분의 조건으로, 침지처리를 행해, 니켈도금을 5㎛ 석출시키고, 또한, 치환 금도금액(液) HGS－500(히다치 가세 고교 가부시키가이샤제, 상품명)에 액체 온도 80℃로, 시간 10분의 조건으로 침지처리하며, 환원형 금도금액인 HGS－2000(히다치 가세 고교 가부시키가이샤제, 상품명)에, 액체 온도 65℃로, 시간 20분의 조건으로, 금도금을 0.5㎛의 두께로 석출시켰다. 이에 의해, 반도체소자 탑재용 패키지 기판(1)의 한쪽 면에 설치된 접속단자Ａ(14), 다른쪽 면에 설치된 접속단자Ｂ(15) 및 캐비티부(9) 안의 와이어 본드 단자(12)(접속단자Ｃ(27)를 가지는 경우는 접속단자Ｃ(27)를 포함.)의 표면에, 땜납 볼 접속이나 와이어 본드 접속을 위한 니켈?금도금층을 형성했다. 또한, 이와 같이 도전수지(17) 위에 금속피막(16)을 형성함과 동시에, 캐비티부(9) 안에 노출된 베이스층(6) 위의 와이어 본드 단자(12)가 되는 전기 동도금(41) 위, 및 접속단자Ｂ(15) 위에도, 도전수지(17) 위와 마찬가지로, 니켈도금과 금도금을 행했다(도시하지 않음.).
다음으로, 자외선 경화형 에칭 레지스트용 드라이 필름 H－W475(히다치 가세 고교 가부시키가이샤제, 상품명)을 라미네이터로, 압력 0.2㎫, 온도 110℃, 속도 1.5m/분의 조건으로 임시로 압착하고, 이어서, 그 상면에 네거티브형 마스크를 붙이며, 자외선으로 노광하여, 회로를 소부하고, 1 질량%의 탄산 나트륨 수용액으로 현상하며, 에칭 레지스트를 형성하고, 그 에칭 레지스트가 없는 동 부분을 스프레이 분무에 의해, 염화 제2구리, 염산, 황산과수의 조성으로 이루어지는 염화 제2구리 에칭액으로 압력 0.2㎫, 속도 3.5m/분의 조건으로, 회로를 형성하며, 이어서, 3 질량% 수산화 나트륨 수용액을 분무하여 에칭 레지스트 박리제거를 행했다. 이에 의해, 접속단자Ａ(14)를 포함하는 회로를 형성했다. 이 캐비티층(5)의 접속단자Ａ(14)의 지름은 0.25㎜, 피치는 0.4㎜이며, 베이스층(6)의 접속단자Ｂ(15)의 지름 0.3㎜, 피치 0.5㎜보다 작다.
다음으로, 반도체소자 탑재용 패키지 기판(1)의 양면에, 액상 레지스트인 PSR－4000(타이요 잉키 세이조오 가부시키가이샤제, 상품명)을 인쇄하여, 80℃, 20분간 건조한 후, 그 상면에 네거티브형 마스크를 붙여, 자외선으로 노광하고, 또한, 1.5 질량% 탄산 나트륨 수용액으로 현상하며, 자외선 1J/㎠의 조사에 의해 더욱더 경화를 행하고, 150℃로 60분간 건조하여 솔더 레지스트(23)를 형성했다. 이 솔더 레지스트(23)는, 캐비티층(5)의 표면측(상면측)에 있어서는, 접속단자Ａ(14)와 동등한 높이이며, 베이스층(6)의 표면측(하면측)에 있어서는, 접속단자Ｂ(15)와 동등한 높이였다.
[반도체 패키지의 제작]
다음으로, 도 5에 나타내는 바와 같이, 반도체소자(2)를, 반도체소자 탑재용 패키지 기판(1)의 캐비티부(9) 안에, 다이 본딩 필름(도시하지 않음.)을 이용하여 고정한 후, 이 반도체소자(2) 위에, 또 하나의 반도체소자(2)를 다이 본드 필름을 이용하여 고정했다. 그 후, 상단 및 하단의 반도체소자(2)와 반도체소자 탑재용 패키지 기판(1)의 와이어 본드 단자(12)를 본딩 와이어(4)로 접속했다. 이때, 본딩 와이어(4)를 포함하는 상단의 반도체소자(2)의 최상부는, 반도체소자 탑재용 패키지 기판(1)의 접속단자Ａ(14)와 동등 이하의 높이였다.
다음으로, 트랜스퍼 몰드에 의해, 캐비티부(9) 안에 봉지제(3)를 충전해서 성형하여, 반도체 패키지(36)를 제작했다. 이때, 봉지제(3)의 최상부는, 반도체소자 탑재용 패키지 기판(1)의 접속단자Ａ(14)와 동등 이하의 높이(접속단자Ａ(14)보다 약 0.1㎜ 상방으로 튀어나오는 정도)였다.
[ＰｏＰ의 제작]
다음으로, 접속단자Ａ(14)에 땜납 페이스트를 인쇄하고, 도 6에 나타내는 바와 같이, 상기 실시예의 반도체 패키지(36)를 하부 패키지(35)로서 사용하여, 상부 패키지(34)의 접속단자와 위치맞춤 한 후, 리플로우에 의해 반도체 패키지끼리를 접합했다. 이때, 반도체소자 탑재용 패키지 기판(1)의 캐비티부(9) 안에 봉지제(3)의 거의 전체가 수납되어, 거의 튀어나와 있지 않으므로, 반도체 패키지끼리의 접합을 위한 땜납 볼 지름은, 봉지제(3)의 높이를 고려할 필요가 없다. 이 때문에, 땜납 볼 지름은 φ 0.3㎜ 이하로 접합이 가능했다. 이 결과, 하부 패키지(35)의 봉지제(3)의 최상부가, 접속단자Ａ(14) 위에 설치된 땜납 볼(φ 0.3㎜)의 1/3 이하의 높이가 되는 상태로(즉, 단자 사이 거리(44)의 1/3 이하의 높이인 0.1㎜ 이하 정도로), 상부 패키지(34)와 접합하는 것이 가능했다.
(실시예 2)
[캐비티층의 제작]
접착제로서 이용한 접착시트의 두께는 25㎛이고, 접착제의 저장 탄성률을 50℃에서 약 100㎫, 수지 플로우량을 약 300㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.
[베이스층의 제작]
실시예 1과 마찬가지로 하여 제작했다.
[반도체소자 탑재용 패키지 기판의 제작]
실시예 1과 마찬가지로 하여 제작했다.
(실시예 3)
[캐비티층의 제작]
접착제로서 이용한 접착시트의 두께는 25㎛이고, 접착제의 저장 탄성률을 50℃에서 약 500㎫, 수지 플로우량을 약 300㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.
[베이스층의 제작]
실시예 1과 마찬가지로 하여 제작했다.
[반도체소자 탑재용 패키지 기판의 제작]
실시예 1과 마찬가지로 하여 제작했다.
(실시예 4)
[캐비티층의 제작]
접착제로서 이용한 접착시트의 두께는 10㎛이고, 접착제의 저장 탄성률을 50℃에서 약 500㎫, 수지 플로우량을 약 100㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.
[베이스층의 제작]
실시예 1과 마찬가지로 하여 제작했다.
[반도체소자 탑재용 패키지 기판의 제작]
실시예 1과 마찬가지로 하여 제작했다.
(실시예 5)
[캐비티층의 제작]
접착제로서 이용한 접착시트의 두께는 50㎛이고, 접착제의 저장 탄성률을 50℃에서 약 500㎫, 수지 플로우량을 약 1000㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.
[베이스층의 제작]
실시예 1과 마찬가지로 하여 제작했다.
[반도체소자 탑재용 패키지 기판의 제작]
실시예 1과 마찬가지로 하여 제작했다.
(비교예 1)
[캐비티층의 제작]
접착제(8)로서, 두께 30㎛의 GEN679N(히다치 가세 고교 가부시키가이샤제 제품명)을 이용하여, 캐비티재(7)와의 임시 접착을, 프레스를 이용해 온도 80℃, 압력 0.5㎫로 5분간 가열?가압하여 행한 이외는, 실시예 1과 마찬가지로 하여 캐비티층(5)을 제작했다. 그 이외는, 실시예와 마찬가지로 하여 캐비티층을 제작했다. 접착제의 저장 탄성률은 50℃에서 ＞1000㎫, 수지 플로우량은 ＞3000㎛였다.
[베이스층의 제작]
실시예 1과 마찬가지로 하여 베이스층(6)을 제작했다.
[반도체소자 탑재용 패키지 기판의 제작]
실시예 1과 마찬가지로 하여 제작했다.
(비교예 2)
[캐비티층의 제작]
접착제로서 이용한 접착시트의 두께는 25㎛이고, 접착제의 저장 탄성률을 50℃에서 ＞1000㎫, 수지 플로우량을 약 300㎛로 조정한 것을 사용하였다. 이 이외는, 실시예 1과 마찬가지로 하여, 캐비티층을 제작했다.
[베이스층의 제작]
실시예 1과 마찬가지로 하여 제작했다.
[반도체소자 탑재용 패키지 기판의 제작]
실시예 1과 마찬가지로 하여 제작했다.
실시예 및 비교예에 대한, 휨의 판정, 접속 신뢰성 시험은, 이하와 같이 행했다.
[휨의 판정]
반도체소자 탑재용 패키지 기판(1)의 시트 사이즈(230㎜×62㎜)에서의 휨이, 2㎜ 이하를 합격(○)으로 하고, 2㎜를 넘는 것을 불합격(×)으로 했다.
[접속 신뢰성 시험]
각 실시예 및 비교예에서 제작한 반도체소자 탑재용 패키지 기판(1)을 사용하여, ?55～125℃의 냉열(冷熱) 사이클 시험(각각 15분)을 행하고, 100 사이클마다 바닥을 가진 비아(13)의 층간접속(31)을 통과한 접속저항을 측정하여, 1000 사이클 후의 접속불량의 유무를 확인했다. 접속저항이, 초기값에 비해 10% 이상 증가한 것을 불합격(×)으로 했다.
표 1에 그 결과를 나타낸다. 실시예 1～5에서는, 휨 및 접속 신뢰성 모두 합격(○)이었다. 캐비티층(5)과 베이스층(6)의 접착제(8)로 프리프레그를 이용한 비교예 1 및 탄성률이 큰 접착시트를 이용한 비교예 2는, 휨 및 접속 신뢰성이 불합격(×)이었다.
Figure 112011005284814-pct00001
1…반도체소자 탑재용 패키지 기판 2…반도체소자
3…봉지제 4…본딩 와이어
5…캐비티층 6…베이스층
7…캐비티재 8…접착제
9…캐비티부 10…감광성 수지층
11…접속패드 12…와이어 본드 단자
13…바닥을 가진 비아 14…접속단자Ａ
15…접속단자Ｂ 16…금속피막
17…도전수지 18…금속피복
19…내층회로 20…내층접속
21…베이스재 22…컨포멀 마스크
23…솔더 레지스트 24…관통구멍Ａ
25…개구 26…레이저구멍
27…접속단자Ｃ 28…베이스재ａ
29…베이스재ｂ 30…베이스재ｃ
31…층간접속 32…상부 기판
33…하부 기판 34…상부 패키지
35…하부 패키지 36…반도체 패키지
37…접속단자 38…땜납 볼
39…관통구멍Ｂ 40…동박
41…도금 42…층간접속
43…도금 레지스트 44…단자 사이 거리

Claims (5)

  1. 개구(開口) 및 관통구멍을 가지는 접착제 부착 캐비티층과, 접속패드의 적어도 일부가 노출하도록 감광성 수지층이 형성되고 이 감광성 수지층이 상기 접착제에 접착되어 상기 캐비티층에 적층된 베이스층과, 상기 개구에 의해 형성된 캐비티부와, 상기 관통구멍 및 상기 접속패드에 의해 형성된 바닥을 가진 비아를 가지는 반도체 패키지 기판에 있어서,
    상기 접착제가 엘라스토머재이고, 상기 바닥을 가진 비아의 내벽이 금속피복 되며, 그 위에 도전수지(導電樹脂)가 충전되는 반도체소자 탑재용 패키지 기판.
  2. 제1항에 있어서,
    상기 바닥을 가진 비아의 내벽에 금속피복이 도금에 의해 형성된 반도체소자 탑재용 패키지 기판.
  3. 제1항 또는 제2항에 있어서,
    캐비티층의 베이스층 측의 표면에 내층회로(內層回路)가 설치되어, 바닥을 가진 비아 내벽의 금속층과 상기 내층회로와의 내층접속(內層接續)이 형성된 반도체소자 탑재용 패키지 기판.
  4. 개구와 관통구멍과 내층회로를 가지는 캐비티층을 형성하는 공정과, 이 캐비티층에 엘라스토머재의 접착제를 형성하는 공정과, 베이스층에 접속패드의 적어도 일부가 노출하도록 감광성 수지층을 형성하는 공정과, 이 감광성 수지층과 상기 접착제를 접착해서 상기 캐비티층과 상기 베이스층을 적층하여, 상기 개구에 의해 캐비티부를, 상기 관통구멍 및 상기 접속패드에 의해 바닥을 가진 비아를 형성하는 공정을 가지는 반도체소자 탑재용 패키지 기판의 제조방법.
  5. 제4항에 있어서,
    바닥을 가진 비아의 내벽에 금속피복을 형성하여, 이 금속피복과 상기 내층회로와의 내층접속을 형성하는 공정과, 상기 금속피복을 바탕으로 하여 상기 바닥을 가진 비아에 도전수지를 충전하는 공정을 가지는 반도체소자 탑재용 패키지 기판의 제조방법.
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