KR100797693B1 - 칩 내장형 인쇄회로기판의 제조방법 - Google Patents

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Abstract

본 발명은 칩에 대한 스트레스를 줄이고 제조공정을 단순화시켜 공정비용과 시간을 줄일 수 있는 칩 내장형 인쇄회로기판의 제조방법에 관한 것이다.
범프, 칩, 동박적층판, 회로패턴

Description

칩 내장형 인쇄회로기판의 제조방법{Fabricating Method of Embedded Chip Printed Circuit Board}
도 1a 내지 도 1j는 종래의 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정 단면도이다.
도 2는 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판을 나타내는 도면이다.
도 3a 내지 도 3f는 도 2에 도시된 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 코어기판 12, 118 : 홀
12a, 118a : 비아홀 14 : UV 테이프
16, 116 : 칩 16a, 116a : 칩 전극
18 : 충진재 20 : 열전도성 접착제
22 : 방열판 24, 114, 114a, 114b : 절연층
26 : 동도금층 26a, 110a, 110b, 110c, 110d : 회로패턴
112 : 범프
본 발명은 칩 내장형 인쇄회로기판의 제조방법에 관한 것으로, 특히 칩에 대한 스트레스를 줄이고 제조공정을 단순화시켜 공정비용과 시간을 줄일 수 있는 칩 내장형 인쇄회로기판의 제조방법에 관한 것이다.
최근, 휴대 전화나 디지털 AV기기, IC카드 등 고기능화에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 추세에 대응하고자 패키지의 추세가 기존의 기판 하나에 하나의 칩이 내장되는 형태에서 하나의 기판에 여러 개의 칩을 내장하는 패키지가 등장하게 되었다.
회로가 설계된 반도체칩에 전기적인 연결을 해주고, 외부의 충격에 견디게끔 밀봉 포장해주어 비로소 실생활에서 사용할 수 있게 물리적인 기능과 형상을 갖게 해주는 것이 패키지의 역할이다. 웨이퍼 한 장에는 동일한 전기회로가 인쇄된 칩이 수십 개에서 혹은 수백 개까지 놓일 수 있다. 그러나 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 받을 수 없을 뿐만 아니라, 외부의 충격에 쉽게 손상될 수 있기 때문에 기판에 내장되기 전까지 완전한 제품이라고 볼 수 없는 것이다.
휴대용 전자제품이 소형화하면서 이에 반도체가 내장될 공간은 더욱 줄어들 고, 제품은 더욱 다기능화되고 있다. 따라서 단위 체적당 실장효율을 높이기 위해서 패키지는 경박단소화에 부응할 수밖에 없다.
이러한 패키지의 경박단소화에 부응하기 위하여 칩을 표면이 아닌 인쇄회로기판 내에 내장하는 방법이 요구되면서 칩 내장(Chip Embedded)을 위한 인쇄회로기판의 다양한 제조방법이 연구되고 있다.
도 1a 내지 도 1j는 종래 기술에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정 단면도로서 일본 특허공개번호 제2001-104050호에 개시되어 있다.
종래 기술에 따른 칩 내장형 인쇄회로기판의 제조방법은 먼저, 도 1a에 도시된 바와 같이 프리프레그가 적층된 코어기판(10)을 준비하여 드릴링으로 가공하여 칩이 내장될 홀(12)을 형성한다.
이후, 도 1b에 도시된 바와 같이 코어기판(10)의 하부에 UV 테이프(14)를 부착시킨다. 이때, UV 테이프(14)는 UV 조사에 의해 접착 면의 접착력이 줄어드는 제품이 사용되나 폴리이미드 테이프가 사용될 수 있다.
코어기판(10) 하부에 UV 테이프(14)를 부착한 후에는 도 1c에 도시된 바와 같이 홀(12) 내부에 전극(16a)이 형성된 칩(16)을 실장하고, 칩(16) 실장 후에는 인쇄 또는 마스크 인쇄법으로 홀(12) 내부에 충진재(18)를 충전한다.
이때, 충진재(18)로는 열강화성 수지, 열가소성 수지 또는 그 복합제 등이 사용된다.
이후, 가압, 가열하여 도 1d에 도시된 바와 같이 충진재(18)를 경화시킨다.
충진재(18)가 경화된 후에는 도 1e에 도시된 바와 같이 칩 전극(16a)이 형성되지 않은 면이 노출되도록 연마기를 이용하여 충진재(18)와 코어기판(10)을 연마한다.
이후, 도 1f에 도시된 바와 같이 연마된 면 즉, 칩 전극(16a)이 형성되지 않은 면에 방열판(22)을 부착한다. 이때, 방열판(22)은 열전도성 접착제(20)에 의해 칩 전극(16a)이 형성되지 않은 면에 부착된다.
방열판(22) 부착 후에는 도 1g에 도시된 바와 같이 칩 전극(16a)이 형성된 칩(16)의 상부 면에 열경화성 수지 시트를 진공 압착하여 절연층(24)을 형성하고,레이저를 이용하여 절연층(24)에 비아홀(12a)을 형성한다.
비아홀(12a)을 형성한 후에는 크롬산, 과망간산염 등의 산화제 등에 침지 시켜 절연층(24)에 조화 면(도시하지 않음)을 형성한다.
이후, 도 1h에 도시된 바와 같이 무전해 동도금 공정을 통해 절연층(24) 위에 동도금층(26)을 형성한다.
동도금층(26)을 형성한 후에는 도 1i에 도시된 바와 같이 동도금층(26) 위에 드라이 필름(28)을 부착하여 노광 및 현상 처리한 후 전해 동도금 공정을 이용하여 도 1j에 도시된 바와 같이 회로패턴(26a)을 형성한다.
그러나, 이와 같은 종래 기술에 따른 칩 내장형 인쇄회로기판의 제조방법은 칩 전극(16a) 위에 비아홀(12a)을 형성하여 회로패턴(26a)을 형성하기 때문에 회로패턴(26a) 형성 시 칩 전극(16a)의 파손이 발생 된다.
또한, 종래 기술에 따른 칩 내장형 인쇄회로기판의 제조방법에서는 칩(16)의 편차가 발생 될 경우 레이저에 대한 칩 전극(16a)의 손상이 더욱 커져 칩(16)의 특성 변화가 야기되어 칩(16)에 대한 스트레스가 증가하는 문제가 있다.
그리고, 종래 기술에 따른 칩 내장형 인쇄회로기판의 제조방법은 레이저로 비아홀(12a)을 형성하여 칩 전극(16a)과 비아홀(12a)을 접속하기 때문에 코어기판(10) 내부에 실장 되는 칩(16)이 증가할수록 제조공정 시간 및 비용이 증가하는 문제가 있다.
따라서, 본 발명은 칩에 대한 스트레스를 줄이고 제조공정을 단순화시켜 공정비용과 시간을 줄일 수 있는 칩 내장형 인쇄회로기판의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법은 (a) 동박 위에 범프를 형성한 후 상기 범프를 반경화 상태의 제 1 절연층에 관통시켜 제 1 기판을 준비하는 단계; (b) 상기 범프를 용융시켜 전극이 양측에 부착된 칩의 상기 전극이 각각 상기 범프 위에 부착되도록 상기 제 1 기판 위에 상기 칩을 실장 하는 단계; (c) 제 2 절연층의 양면에 내층 회로패턴이 형성되고, 상기 칩이 실장 되는 홀이 형성된 제 2 기판을 준비하는 단계; (d) 상기 칩을 상기 제 2 기판의 홀에 실장하고 제 3 절연층과 동박으로 이루어진 제 3 기판을 상기 제 2 기판의 위에 올린 후 상기 제 1 기판, 제 2 기판 및 제 3 기판을 순차적으로 적층 하는 단계; 및 (e) 상기 제 1 절연층 및 제 3 절연층에 각각 부착된 외층 동박을 이용하여 외부 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
삭제
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.
도 2는 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판을 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판은 칩 전극(116a)을 갖는 칩(116), 칩(116)이 실장 되는 홀과 내층 회로패턴(110b, 110c)이 형성된 제 2 기판(101), 칩 전극(116a)과 부착되는 범프(112)가 형성된 제 1 기판(100) 및 제 2 기판(101) 상부에 적층 되는 제 3 기판(102)을 포함한다.
제 1 절연층(114)과 외부 회로패턴 중 하부 회로패턴(110a)이 형성된 제 1 기판(100)에는 범프(112)가 형성되고, 범프(112) 위에 양면에 칩 전극(116a)을 갖 는 칩(116)이 부착된다. 이로 인해, 칩(116)과 하부 회로패턴(110a)은 칩 전극(116a) 및 범프(112)를 통해 전기적으로 연결된다. 여기서, 칩 전극(116a)은 칩(116)의 양면 전체가 아닌 범프(112)와 연결되는 부분에만 형성될 수 있다.
칩(116)은 제 1 기판(100)에 형성된 범프(112)에 부착되어 제 2 기판(101)에 형성된 홀 내부에 실장 된다. 이때, 제 2 기판(101)에 형성된 홀은 제 2 기판(101)의 상부와 하부를 관통하는 관통홀 형태로 형성되거나 칩(116)의 높이 만큼 하부 동박(110c)과 제 2 절연층(114a)의 일부가 파인 홈 형태로 형성될 수 있다.
그리고, 홀은 홀 내부에 실장 되는 칩 또는 부품보다 큰 너비를 갖도록 형성되거나 칩 또는 부품의 너비와 동일하게 형성된다. 또한, 홀이 홈 형태로 형성될 경우 홈 내부에 칩이 완전하게 실장 될 수 있도록 홈은 칩 또는 부품의 높이와 동일하거나 더 큰 높이를 갖도록 형성된다.
제 3 기판(102)은 제 2 기판(101) 위에 적층 되고, 제 3 절연층(114b)과 동박(110d)으로 이루어지며, 제 3 절연층(1140b)에는 다수의 비아홀(118a)이 형성된다. 이때, 다수의 비아홀(118a)은 제 2 기판(101)에 형성된 내층 회로패턴(110b, 110c) 중 상부 회로패턴(110b)과 연결된다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이 동박(110a) 위에 페이스트를 이용하여 범프(112)를 형성한다. 이때, 범프(112)는 일반적인 범프 형성 공정에 의해 형성된다.
이후, 도 3b에 도시된 바와 같이 범프(112)를 반경화 상태의 제 1 절연층(114)에 관통시킨 후 제 1 절연층(114)을 경화시켜 제 1 기판(100)을 형성한다. 여기서, 제 1 절연층(114)은 열경화성 수지, 열가소성 수지가 사용된다.
이때, 제 1 절연층(114)은 스크린 인쇄법, 롤러 코팅법, 커튼 코팅법, 스프레이 코팅법 등의 방법으로 범프(112) 위에 도포 된 후 경화될 수 있다.
제 1 절연층(114)을 경화시킨 후에는 열처리를 통해 범프(112)를 용융시켜 SMT 공정으로 양면에 칩 전극(116a)을 갖는 칩(116)을 범프(112) 위에 부착시킨다. 이때, 칩 전극(116a)은 칩(116)의 양면 전체가 아닌 범프(112)와 연결되는 부분에만 형성될 수 있다.
이후, 도 3d에 도시된 바와 같이 양면에 내층 회로패턴(110b, 110c)이 형성되고, 칩(116)이 실장 될 홀이 형성된 제 2 기판(101)을 준비한다. 여기서, 제 2 기판(101)은 코어기판으로 사용된다.
이때, 제 2 기판(101)의 제조방법은 다음과 같다.
먼저, 제 2 절연층(114a)을 개재하여 양면에 동박(110b, 110c)이 형성된 동박적층판을 준비한다.
이때, 동박적층판의 제 2 절연층(114a)은 기초 재료로 수지가 사용되고, 전기적인 특성은 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하기 위해 종이, 유리섬유 및 유지부직포 등이 보강기재가 혼합된다.
또한, 동박(110b, 110c)은 통상 전해 동박이 사용되고, 수지와의 접착력을 높이기 위해 동박 형성 시 동박이 수지와 화학적으로 반응하여 수지 쪽으로 소정 깊이로 파고들도록 만들어진다.
이러한, 동박적층판은 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판 및 플렉시블 동박적층판 중 그 사용 용도에 따라 어느 하나가 사용된다.
이후, 드릴링으로 가공하여 칩(116) 또는 부품이 실장 되는 부분의 동박적층판에 홀을 형성한다. 이때, 드릴링 가공은 YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저를 사용하고, 홀에 실장 되는 칩 또는 부품의 크기에 맞게 홀을 형성한다.
이때, 홀은 도 3d에 도시된 바와 같이 동박적층판을 관통하는 관통홀(118)로 형성되거나 칩(116)의 높이 만큼 하부 동박(110c)과 제 2 절연층(114a)의 일부가 파인 홈으로 형성될 수 있다.
이러한, 홀은 홀 내부에 실장 되는 칩 또는 부품보다 큰 너비를 갖도록 형성되거나 칩 또는 부품의 너비와 동일하게 형성된다. 또한, 홀이 홈 형태로 형성될 경우 홈 내부에 칩이 완전하게 실장 될 수 있도록 홈은 칩 또는 부품의 높이와 동일하거나 더 큰 높이를 갖도록 형성된다.
홀을 형성한 후에는 디버링(Deburring) 및 디스미어(Desmear) 공정으로 홀 형성 시 발생하는 각종 오염과 이물질을 제거한다.
여기서, 디버링 공정은 드릴링 가공 시 발생 되는 동박의 버(burr) 및 홀 내벽의 먼지 입자와 동박 표면의 먼지, 지문 등을 제거하는 공정이고, 디스미어 공정 은 드릴링 가공 시 홀 내벽에 부착되는 스미어(smear)를 제거하기 위한 공정이다.
이후, 화상 형성 공정을 통해 내층 회로패턴(110b, 110c)을 형성한다. 이때, 내층 회로패턴(110b, 110c)은 사진 식각 공정이나 스크린 인쇄 공정을 통해 형성된다.
여기서, 사진 식각 공정은 아트워크 필름에 인쇄된 회로패턴을 기판상에 전사하는 방식으로 전사 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로는 감광성의 드라이 필름을 사용하여 자외선에 의해 아트워크 필름에 인쇄된 회로패턴을 드라이 필름으로 전사하는 방식이다.
또한, 스크린 인쇄 공정은 스크린 판을 이용하여 배선패턴을 전사하는 방법으로 회로패턴을 형성하는 방법이다.
제 2 기판(101)이 완성된 후에는 프레스로 가열, 가압하여 제 1 기판(100), 제 2 기판(101) 및 제 3 절연층(114b)과 동박(110d)으로 이루어진 제 3 기판(102)을 도 3e에 도시된 바와 같이 순차적으로 적층 시킨다.
이때, 제 1 기판(100)에 부착된 칩(116)은 제 2 기판(101)에 형성된 홀에 실장 된다. 또한, 제 2 기판(101)에 형성된 홀이 칩(116)의 너비와 동일한 크기로 형성되어 있는 경우에는 칩(116)의 상부에만 제 3 절연층(114b)이 적층 되나 칩(116)의 너비보다 크게 형성되어 있는 경우에는 칩 전극(116a)과 제 2 절연층(114a) 사이에 제 3 절연층(114b)이 적층 된다.
이후, 도 3f에 도시된 바와 같이 레이저를 이용하여 비아홀(118a)을 형성한 후 화상 형성 공정을 통해 외부 회로패턴(110a, 110d)을 형성한다. 이때, 외부 회 로패턴(110a, 110d)은 내층 회로패턴(110b, 110c)과 동일한 방법으로 형성된다.
외부 회로패턴(110a, 110d)을 형성한 후에는 통상의 인쇄회로기판 공정에 따라 솔더 레지스트를 도포하고, 노광, 현상 및 건조 공정을 거쳐 전원의 공급 및 신호의 교환을 위해 외부 단자와 연결되는 부분 즉, 와이어 본딩 패드 및 솔더볼 패드로 사용되는 부분을 제외한 나머지 영역에 솔더 레지스트 패턴을 형성한 후 금, 니켈, 로듐 등과 같이 경도가 높고 도전성이 좋은 금속으로 도전층을 형성한다.
이와 같이 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법은 칩 전극 위에 비아홀을 형성하지 않기 때문에 비아홀 형성 시 레이저에 의한 칩 전극의 파손을 방지할 수 있게 된다.
또한, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법은 층간 접속, 칩과 회로패턴 간의 접속 및 칩을 고정하기 위한 물질 첨가 공정을 하나의 공정 즉, 제 1 기판, 제 2 기판, 제 3 기판을 프레스로 가열, 가압하여 적층 시킴으로써 공정시간을 단축할 수 있을 뿐만 아니라 공정비용을 줄일 수 있게 된다.
그리고, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법은 칩의 편차가 발생하더라도 레이저에 의한 칩 전극의 손상이 발생 되지 않기 때문에 칩에 대한 스트레스를 줄일 수 있게 된다.
상술한 바와 같이, 본 발명은 칩 전극 위에 비아홀을 형성하지 않기 때문에 비아홀 형성 시 레이저에 의한 칩 전극의 파손을 방지할 수 있게 된다.
또한, 본 발명은 층간 접속, 칩과 회로패턴 간의 접속 및 칩을 고정하기 위한 물질 첨가 공정을 하나의 공정 즉, 제 1 기판, 제 2 기판, 제 3 기판을 프레스로 가열, 가압하여 적층 시킴으로써 공정시간 및 공정비용을 줄일 수 있다.
그리고, 본 발명은 칩의 편차가 발생하더라도 레이저에 의한 칩 전극의 손상이 발생 되지 않기 때문에 칩에 대한 스트레스를 줄일 수 있다.
여기서, 상술한 본 발명에서는 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. (a) 동박 위에 범프를 형성한 후 상기 범프를 반경화 상태의 제 1 절연층에 관통시켜 제 1 기판을 준비하는 단계;
    (b) 상기 범프를 용융시켜 전극이 양측에 부착된 칩의 상기 전극이 각각 상기 범프 위에 부착되도록 상기 제 1 기판 위에 상기 칩을 실장 하는 단계;
    (c) 제 2 절연층의 양면에 내층 회로패턴이 형성되고, 상기 칩이 실장 되는 홀이 형성된 제 2 기판을 준비하는 단계;
    (d) 상기 칩을 상기 제 2 기판의 홀에 실장하고 제 3 절연층과 동박으로 이루어진 제 3 기판을 상기 제 2 기판의 위에 올린 후 상기 제 1 기판, 제 2 기판 및 제 3 기판을 순차적으로 적층 하는 단계; 및
    (e) 상기 제 1 절연층 및 제 3 절연층에 각각 부착된 외층 동박을 이용하여 외부 회로패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 홀은 상기 제 2 기판을 관통하는 관통홀이거나 또는 상부에 관통되지 않은 상기 제 2 절연층이 존재하는 홈인 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
  6. 제 4 항에 있어서,
    상기 홀은 상기 칩보다 큰 너비로 형성되거나 상기 칩 너비와 동일한 너비로 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
KR1020060046627A 2006-05-24 2006-05-24 칩 내장형 인쇄회로기판의 제조방법 KR100797693B1 (ko)

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